ES2251519T3 - Dispositivo sensor para memoria de matriz pasiva y metodo de lectura correspondiente. - Google Patents

Abstract

Un dispositivo sensor (10) para leer datos almacenados en una memoria de matriz pasiva consistente en celdas de memoria en forma de condensadores ferroeléctricos, en el que el referido dispositivo sensor (10) detecte una respuesta de corriente correspondiente a los datos, típicamente un uno binario o un cero binario, y realice una integración de dos valores de lectura, caracterizado porque el dispositivo sensor (10) incorpore un circuito integrador (11) para detectar la respuesta de corriente y medios (16, 17, 18) para almacenar y comparar dos valores de lectura consecutivos obtenidos en una salida (15) del circuito integrador (11).

Description

Dispositivo sensor para memoria de matriz pasiva y método de lectura correspondiente.

La invención versa acerca de un dispositivo sensor para leer datos almacenados en una memoria de matriz pasiva que consta de celdas de memoria en forma de condensadores ferroeléctricos, en el que el referido dispositivo sensor detecta una respuesta de corriente que se corresponde con los datos, típicamente un uno binario o un cero binario, y efectúa una integración de dos valores de lectura.

La invención también versa sobre un método de lectura para su utilización con el dispositivo sensor en conformidad con la invención, en el que el dispositivo sensor es utilizado para leer datos almacenados en una memoria de matriz pasiva con líneas de palabra y de bit y que consiste en celdas de memoria en forma de condensadores ferroeléctricos en los cruces entre las líneas de palabra y de bit, en que el dispositivo sensor detecta una respuesta de corriente que se corresponde con los datos almacenados en una celda de memoria, típicamente un uno binario o un cero binario, y efectúa una integración de los valores de lectura, en que el método de lectura consiste en controlar en el tiempo los potenciales eléctricos de todas las líneas de palabra y de bit, fijando los potenciales de línea de palabra con potenciales seleccionados entre potenciales predefinidos de línea de palabra, y fijando los potenciales de línea de bit con potenciales seleccionados entre potenciales predefinidos de línea de bit, donde las líneas de bit en un ciclo de lectura están conectadas al dispositivo sensor para detectar una carga que fluye entre una línea de bit seleccionada y una celda de memoria en el cruce de la anterior y de una línea de palabra activada al estar enclavada con un potencial seleccionado para inicializar el ciclo de lectura.

Las memorias de matriz ferroeléctrica pueden dividirse en dos tipos, conteniendo un tipo elementos activos vinculados a celdas de memoria, y careciendo el otro tipo de elementos activos. En lo que sigue, se presta especial atención únicamente a las memorias de matriz pasiva sin elementos activos, tales como los diodos o los transistores que están asociados localmente con las celdas de memoria.

Una memoria de matriz ferroeléctrica puede tener celdas de memoria en forma de condensadores ferroeléctricos sin elementos activos de acceso tales como un transistor de acceso y consiste en una delgada capa ferroeléctrica con un conjunto de electrodos conductores paralelos ("líneas de palabra") puestos en una cara y en un juego esencialmente ortogonal de electrodos conductores ("líneas de bit") puestos en la otra cara. A esta configuración se la denomina "memoria de matriz pasiva". En la memoria de matriz pasiva, las celdas individuales de memoria están formadas en los puntos de cruce de los electrodos opuestos creando una matriz de memoria que consiste en celdas de memoria a las que se puede acceder eléctricamente de forma individual mediante la excitación selectiva de los electrodos apropiados desde el borde de la matriz.

Para escribir a una celda de memoria, se aplica un voltaje positivo o negativo a los electrodos, haciendo que el material ferroeléctrico se desplace a lo largo de su curva de histéresis hasta alcanzar un estado estable correspondiente al dato escrito, un uno binario o un cero binario. Para determinar los datos así almacenados en un condensador ferroeléctrico, se aplica un voltaje (típicamente en forma de un pulso de voltaje) entre las planchas del condensador, con lo que se capta una respuesta de corriente por medio de un dispositivo sensor, normalmente un amplificador sensor. El dispositivo sensor normalmente está conectado a una senda línea de bit, de forma directa o a través de un multiplexor o puerta.

Durante la detección, una de las dificultades es establecer una referencia que sea capaz de discriminar entre un cero binario y un uno binario. Una solución es introducir un voltaje de referencia en el amplificador sensor, lo que se describe, por ejemplo, en la patente US-A-5 905 671. Cualquier señal observada que esté por encima de la referencia se toma como uno de entre dos estados lógicos, mientras que cualquier señal por debajo de la referencia se toma como el otro estado lógico.

Sin embargo, hay varios límites e inconvenientes en el método de referencia descrito y en métodos similares de referencia directa, que se describirán más detenidamente con posterioridad.

Asumiendo condiciones estables y previsibles, en principio puede eliminarse una contribución parásita restando una cantidad fija de carga de la registrada por el amplificador sensor durante el ciclo de lectura. Sin embargo, en muchos casos la magnitud y variabilidad de la contribución parásita hacen que tal procedimiento resulte inapropiado. Por ello, aparte de las tolerancias de fabricación para el dispositivo, la fatiga y el historial magnético pueden variar dentro de amplios límites entre celdas diferentes en el mismo dispositivo de memoria y hasta en la misma línea de bit, y la corriente parásita puede depender mucho de la temperatura del dispositivo en el momento de la lectura. Además, la corriente parásita asociada con una celda no direccionada dada sobre la línea de bit activa puede depender del estado lógico real de dicha celda. En ese caso, la corriente parásita acumulada procedente de todas las celdas no direccionadas de la línea de bit activa depende del conjunto de datos almacenados en esas celdas, que deben entonces definir la predicción. Por ello, hay muchos inconvenientes en el empleo de una referencia directa.

También pueden obtenerse niveles de referencia a partir de celdas contiguas con el objetivo de superar los problemas indicados con anterioridad. Se cree que las celdas contiguas tienen las mismas condiciones que las celdas leídas. Sin embargo, esto no es siempre cierto, lo que origina problemas.

Otro ejemplo de realización es tener un único integrador de corriente que proporcione el nivel de señal correspondiente al cambio conocido de polarización. A continuación, un amplificador de ganancia no unitaria distribuye este potencial a modo de nivel de referencia a varios amplificadores sensores.

Todos los métodos descritos con anterioridad para obtener una referencia comparten el problema de las condiciones no previsibles, por lo que sigue existiendo una necesidad de otra solución para obtener una referencia verdade-
ra.

Por ello, es un objetivo primario de la invención mejorar la referencia del dispositivo sensor, con lo que el dispositivo sensor se vuelve inmune al ruido y a otras señales de interferencia de fondo. Otro objetivo de la invención es presentar un amplificador sensor que no se ve influido por las señales acumuladas procedentes de celdas no direccionadas durante la lectura de los datos almacenados, obtenidos, por ejemplo, en una así llamada "lectura de palabra parcial". Por último, hay también un objetivo de la invención de presentar un método de lectura para su uso con un dispositivo sensor de esta clase.

Los objetivos recién mencionados, al igual que otras características y ventajas, se realizan en conformidad con la presente invención con un dispositivo sensor, que se caracteriza porque el dispositivo sensor consta de un circuito integrador para detectar la respuesta de corriente y de un medio para almacenar y comparar dos valores de lecturas consecutivas obtenidos en una salida del circuito integrador.

En un ejemplo de realización ventajoso del dispositivo sensor en conformidad con la invención, el circuito integrador consta de un amplificador operacional y de un condensador conectado entre una entrada inversora del amplificador operacional y la salida del mismo. Preferentemente, el circuito integrador incorpora también un conmutador conectado en paralelo con el condensador.

En un ejemplo de realización ventajoso del dispositivo sensor en conformidad con la invención, el medio para efectuar dos lecturas consecutivas consiste en un primer circuito de muestreo/retención para muestrear/almacenar un valor de una primera lectura, en un segundo circuito de muestreo/retención para muestrear/almacenar un valor de una segunda lectura, y en un circuito comparador conectado a las salidas de los circuitos de muestreo/retención para determinar el estado de una celda de memoria direccionada.

Preferentemente, y en consecuencia, los circuitos de muestreo/retención pueden incorporar condensadores, e, idealmente, el circuito comparador puede ser un amplificador operacional.

Por último, entre el segundo circuito de muestreo/retención y la salida del circuito integrador puede conectarse un circuito corrector.

Los objetivos mencionados con anterioridad, junto con otras características y ventajas, se realizan también en conformidad con la presente invención con un método de lectura que se caracteriza por dos lecturas consecutivas de una celda de memoria, integrando cada lectura a lo largo de un lapso de tiempo predeterminado para generar, respectivamente, un primer y un segundo valor de lectura, almacenando dichos valores de lectura, comparando los valores de lectura almacenados, y determinando un valor lógico que depende de la carga detectada.

En un ejemplo de realización ventajoso del método de lectura en conformidad con la invención, se introduce un tiempo de retraso entre dos lecturas consecutivas en un ciclo de lectura.

A continuación se explicará con más detalle la invención de forma conjunta con las figuras de los dibujos adjuntos, en los que

la fig. 1 muestra el principio de la integración de pendiente dual tal como se usa en la invención,

la fig. 2 presenta el principio mostrado en la fig. 1 con más detalle,

la fig. 3a presenta un diagrama general del circuito de un dispositivo sensor en conformidad con la invención,

la fig. 3b presenta una variante del diagrama del circuito del dispositivo sensor de la fig. 3a, y

la fig. 4 presenta un diagrama del circuito de un dispositivo sensor con integración de pendiente dual en conformidad con un ejemplo de realización preferente de la invención.

La invención implementa una lectura dual que puede ser efectuada según dos esquemas principales, denominados a continuación (I) y (II).

(I) Lectura dual mediante una "lectura única" que consta de una operación dual de detección, con lo que a la línea de palabra WL se le aplica una señal pulsante elevada una vez después de un lapso prolongado de estabilización de la línea de bit seguido por dos lecturas (integraciones) sucesivas.

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(II) Lectura dual por la que se resta una segunda lectura de una primera lectura para determinar un valor almacenado. La ventaja es que se eliminan las desviaciones/desadaptaciones comunes. A la línea de palabra WL se le aplica dos veces una señal pulsante y la detección se realiza cuando cada línea de palabra WL está en posición elevada.

El método de lectura dual tiene el propósito de reducir el efecto de la corriente de fondo y también de proporcionar una auto-auto-referencia de una línea de bit concreta. En la fig. 1 se muestra un gráfico de carga integrada respecto al tiempo. La diferencia de magnitud de las corrientes de fondo y la carga que emana de la celda activa es, como se ilustra, la curva (i). La curva (ii) representa un "1" lógico almacenado en la celda, y la curva (iii) un "0" lógico. En este ejemplo concreto se realiza una primera lectura entre un primer instante temporal t_{1} y un segundo instante temporal t_{2}, y una segunda lectura entre el segundo instante temporal t_{2} y un tercer instante temporal t_{3}.

En la Fig. 2 puede verse una relación más detallada entre las cargas detectadas. Asumiendo una celda activa que contiene un "1" durante la primera lectura entre el primer punto temporal t_{1} y el segundo punto temporal t_{2}, se detecta primero un valor de lectura \DeltaQ_{1}("1") = Q_{4} - Q_{1}, y durante la segunda lectura entre el segundo punto temporal t_{2} y el tercer punto temporal t_{3}, se detecta de forma similar un segundo valor de lectura \DeltaQ_{2}("1") = Q_{5} - Q_{4}. El primer valor de lectura se almacena en un primer circuito de muestreo/retención, y la segunda lectura en un segundo circuito de muestreo/retención, como se mencionará más abajo. Éstos pueden constar, por ejemplo, de un condensador como elemento de almacenaje de carga. Por supuesto, son posibles otros elementos de almacenaje de carga. Esto se describirá con posterioridad en relación con una exposición de ejemplos de realización del dispositivo sensor de acuerdo con la invención.

De la misma manera, para una celda activa que contenga un "0", se obtiene \DeltaQ_{1}("0") = Q_{2} - Q_{1} y \DeltaQ_{2}("0") = Q_{3} - Q_{2}. Pero en este ejemplo \DeltaQ_{1} será mayor que \DeltaQ_{2} tanto para un "1" como para un "0". Por lo tanto, es preciso introducir un nivel de umbral para distinguir un "0" de un "1".

La Fig. 3 muestra esquemáticamente los componentes funcionales principales de un dispositivo sensor 10 de acuerdo a la invención, dispositivo que proporciona una doble lectura que abarca los dos sistemas sensores principales (I) y (II) descritos con anterioridad. En primer lugar se efectúa una lectura, típicamente una integración de la corriente I_{BL} de la línea de bit BL mediante un circuito integrador 11 (dentro de la línea discontinua) que consta de un amplificador integrador 12 con una entrada no inversora 13 y una entrada inversora 14, y de un condensador de realimentación C1 conectado en paralelo entre la entrada inversora 14 y la salida del amplificador 12. El primer y el segundo valor de lectura captados a la salida del circuito integrador 11 se almacenan en un primer y un segundo circuitos de muestreo/retención 16, 17, respectivamente. Cada circuito de muestreo/retención 16, 17 tiene una entrada para una señal de control CTRL1, CTRL2. Un comparador, preferentemente un amplificador operacional 18 va conectado al circuito de muestreo/retención 16 mediante su entrada no inversora 19 y mediante su entrada inversora 20 al circuito de muestreo/retención 17. El comparador compara dos valores almacenados de lectura captados en la lectura dual y genera la comparación a modo de señal de salida de datos en su salida D_{out}.

Si se introduce como nivel de umbral un valor hipotético, aquí designado V_{00-offset}, se obtienen las siguientes condiciones para la entrada.

\DeltaQ_{1} - \DeltaQ_{2} > V_{00-offset}, que es interpretado como un "1", y

\DeltaQ_{1} - \DeltaQ_{2} < V_{00-offset}, que es interpretado como un "0".

De esta manera, el error introducido por la corriente de fondo, la desviación y la variación de proceso de los transistores del amplificador integrador se manifestarán como un valor constante en el cálculo de \DeltaQ_{1} - \DeltaQ_{2}. Este error puede ser eliminado ajustando el valor hipotético V_{00-offset} en un circuito corrector. La fig. 3b muestra una variación del ejemplo de realización del dispositivo de la fig. 3a, pero con el circuito corrector 21 conectado entre el segundo circuito de muestreo/retención 17 y la salida 15 del circuito integrador 11.

A continuación se presentará la fig. 4, que ilustra un ejemplo de realización preferente de la invención. En este ejemplo de realización el dispositivo sensor 10 incorpora un circuito integrador 11 (dentro de la línea discontinua) con un amplificador operacional 12 dotado de una entrada no inversora 13, de una entrada inversora 14, de una salida 15 y de un condensador de retroalimentación C1 conectado entre la salida 15 y la entrada inversora 14 del amplificador operacional (integrador) 12. En paralelo al condensador de retroalimentación C1 hay un primer conmutador SW1, que puede cerrarse antes del inicio de la detección. El primer conmutador SW1 es capaz de conmutar entre al menos dos estados, un estado abierto y un estado cerrado, de los que se muestra el estado abierto.

El condensador de retroalimentación C1 está inicialmente cortocircuitado, permitiendo que la línea de bit BL se cargue al potencial de la entrada no inversora 13 a través de la fase de salida del amplificador operacional 12. El potencial de la línea de bit V_{BL} diferirá del nivel de conmutación V_{s} en la cantidad correspondiente a la desviación de entrada V_{offset} del amplificador operacional 12. Sin embargo, mientras la magnitud del voltaje de desviación de entrada V_{offset} sea pequeña comparada con el potencial total de conmutación V_{s} de una celda de memoria, puede ser despreciada.

Cuando se abre el primer conmutador SW1, se inyecta una pequeña cantidad de carga en la línea de bit BL procedente del condensador C1 que debe ser anulada en un comparador 18, que va conectado a la salida 15 del circuito comparador 11. Subsiguientemente, la corriente que fluye a la línea de bit BL debe fluir también a través del condensador de retroalimentación C1, lo que resulta en un cambio de potencial de Q/C, donde Q es la carga procedente de la celda activa de memoria que debe leerse y C es la capacitancia de retroalimentación. Puesto que el potencial de la línea de bit BL permanece casi constante, determinado por la ganancia del bucle abierto del amplificador operacional 12, la capacitancia total C_{BL} de la línea de bit BL no afecta al nivel observado de señal. La magnitud de la señal puede también ser establecida mediante una elección juiciosa del valor del condensador de retroalimentación C1.

La salida 15 del circuito integrador 11 está acoplada en corriente alterna al comparador 18 por medio de un condensador C2, que se corresponde con el circuito de muestreo/retención 16. Para proporcionar una referencia absoluta, un conmutador SW2 va conectado entre tierra y la cara de salida del condensador C2. Para anular un transitorio procedente del conmutador SW1, se abre un conmutador SW2 después de que comience la detección por parte del circuito integrador 11.

Es posible desarrollar un algoritmo de auto-referencia basado en la integración secuencial de una única línea de bit BL. En esta detección de dos fases, el circuito integrador 11 proporciona una auto-referencia para anular las corrientes de fuga y otros tipos de ruido de modo común en la línea de bit BL. Como se ilustra en la figura 4, se proporcionan con este objetivo un tercer conmutador SW3, conectado entre la salida 15 (por medio del segundo condensador C2, que funciona como el circuito de muestreo/retención 16 de la fig. 3a) y la entrada no inversora del comparador 18, y un cuarto conmutador SW4, conectado entre tierra y la entrada inversora del comparador 18. El lado superior del cuarto conmutador SW4 es mediante un tercer condensador C3 que actúa como circuito de muestreo/retención 17 en la fig. 3a, conectado a la salida 15. Durante la inicialización del circuito integrador 11, que incorpora el amplificador operacional 12, están cerrados el primer conmutador SW1, el segundo conmutador SW2, y el tercer y cuarto conmutadores SW3 y SW4. El primer conmutador SW1 se abre para dar comienzo a la integración, seguido por SW2 para fijar el error de desviación introducido por la apertura del primer conmutador SW1. Después de la terminación del primer lapso, se abre el tercer conmutador SW3, aislando el valor de integración del primer lapso (compárese con el periodo entre los puntos temporales t_{2} y t_{1} de la fig. 2) sobre el segundo condensador C2. El cuarto conmutador SW4 se abre (posiblemente con anterioridad a que se abra el tercer conmutador SW3) para comenzar la integración durante el segundo lapso. Cualquier corriente de fuga aparecerá como señal de modo común a las entradas del comparador 18 y, por ende, se anularán mutuamente, dejando únicamente el diferencial de carga que surge de un cambio de polarización. Los periodos de integración para el segundo y el tercer condensadores C2 y C3 pueden ajustarse, según convenga, para establecer márgenes apropiados para el comparador 18.

A continuación se describirá con cierto detalle el plan de direccionamiento para realizar una lectura de acuerdo a la invención empleando el inventivo dispositivo sensor.

Durante un ciclo de lectura los potenciales eléctricos de todas las líneas de palabra y de bit están controlados en el tiempo de acuerdo a un protocolo o secuencia temporal por el que los potenciales de la línea de palabra están fijados en una secuencia predefinida a los potenciales seleccionados entre potenciales predeterminados de línea de palabra, mientras que las líneas de bit están o bien fijadas en una secuencia predefinida a los potenciales seleccionados entre potenciales predeterminados de línea de bit o las referidas líneas de bit están conectadas durante un cierto periodo de la secuencia temporal a circuitería que detecta las cargas que fluyen entre la(s) línea(s) de bit y las celdas que se conectan a la(s) referida(s) línea(s) de bit. Durante el ciclo de lectura se efectúan dos lecturas consecutivas de las referidas celdas. Los dos valores de lectura obtenidos se almacenan en los circuitos de muestreo/retención y se comparan finalmente en el comparador del dispositivo sensor.

Entre las referidas lecturas consecutivas puede haber una demora temporal o de pausa. El resultado de una integración de la corriente detectada mediante el dispositivo sensor efectuada durante la primera de las dos lecturas de un ciclo de lectura para determinar el valor lógico de una celda direccionada (para determinar si la celda contiene un "0" lógico o un "1" lógico) se almacena en un primer circuito de muestreo/retención. La lectura es siempre una lectura destructiva que acaba en un "0" y, por lo tanto, la celda de memoria debe ser restaurada a su estado inicial (puesto que un "1" o un "0" siempre terminan en un "0" debido a la lectura destructiva). La demora de pausa se inserta para permitir que el material de la celda de memoria vuelva a una condición relajada. La segunda lectura se ejecuta empleando un protocolo de señal pulsante y de detección idéntico al empleado durante la primera lectura. El resultado de la segunda lectura se evalúa de la misma manera que la primera lectura y se almacena en el segundo circuito de muestreo/retención. Los valores almacenados en el primer y segundo circuitos de muestreo/retención son transferidos a continuación al comparador para determinar el estado de la celda direccionada. Dado que las lecturas consecutivas exponen las líneas de bit a las mismas condiciones en ambos casos, las corrientes de desviación casi se anulan. El empleo del mismo dispositivo sensor, típicamente, de manera similar, el mismo amplificador integrador, elimina la preocupación derivada de cuadrar con precisión los parámetros del circuito y los valores de los
componentes.

La integración de pendiente dual aborda de forma particular un número amplio de problemas potenciales en las memorias ferroeléctricas con un material de memoria polimérico. En primer lugar, puede establecerse la comparación con un margen cercano al cero. En consecuencia, en una celda de memoria con fatiga donde la carga se libere a un nivel más bajo y se dé con mayor lentitud, el dispositivo sensor distinguirá el estado, puesto que la carga total liberada en un primer lapso es mayor que la liberada en un lapso subsiguiente (equivalente). No existe necesidad alguna de un conocimiento a priori del nivel de fatiga para detectar debidamente el valor de la celda de memoria. De modo similar, tras la magnetización, la magnitud absoluta de la carga liberada en cualquier primer lapso se reduce debido al cambio en el campo coercitivo, pero el valor relativo sigue estando ordenado. Una vez más, el estado de la celda de memoria puede ser determinado con la integración de pendiente dual sin el conocimiento de la magnitud de la magnetización.

En un ejemplo de realización alternativo de la invención es posible emplear un ciclo de pre-lectura inmediatamente antes del ciclo de lectura difiriendo de éste en solamente un aspecto, a saber, que la línea de palabra activa no se cambia en absoluto. Acto seguido, el dispositivo sensor es activado en precisamente el mismo hueco temporal con respecto a los cambios de voltaje en la línea de bit, como ocurre en el ciclo subsiguiente de lectura. Así, el cambio acumulado detectado durante el ciclo de pre-lectura se corresponderá muy de cerca con las aportaciones de corriente parásita capturadas durante el ciclo de lectura, incluyendo las aportaciones procedentes de la celda activa. El cambio detectado a partir del ciclo de pre-lectura se almacena y se resta del registrado durante el ciclo de lectura, lo que da el cambio neto deseado a partir del transitorio conmutado o no conmutado de la celda de memoria activa.

Claims (9)

1. Un dispositivo sensor (10) para leer datos almacenados en una memoria de matriz pasiva consistente en celdas de memoria en forma de condensadores ferroeléctricos, en el que el referido dispositivo sensor (10) detecte una respuesta de corriente correspondiente a los datos, típicamente un uno binario o un cero binario, y realice una integración de dos valores de lectura,

caracterizado porque el dispositivo sensor (10) incorpore un circuito integrador (11) para detectar la respuesta de corriente y medios (16, 17, 18) para almacenar y comparar dos valores de lectura consecutivos obtenidos en una salida (15) del circuito integrador (11).

2. Un dispositivo sensor (10) en conformidad con la reivindicación 1,

caracterizado porque el circuito integrador (11) incorpora un amplificador operacional (12) y un condensador (C1) conectado entre una entrada inversora (14) del amplificador operacional (12) y la salida (15) del mismo.

3. Un dispositivo sensor (10) en conformidad con la reivindicación 2,

caracterizado porque el circuito integrador incorpora un conmutador (SW1) conectado en paralelo sobre el condensador (C1).

4. Un dispositivo sensor (10) en conformidad con la reivindicación 1,

caracterizado porque los medios (16, 17, 18) para dos lecturas consecutivas incluyen un primer circuito de muestreo/retención (16) para muestrear/almacenar un primer valor de lectura, un segundo circuito de muestreo/retención (17) para muestrear/almacenar un segundo valor de lectura, y un circuito comparador (18) conectado a las salidas de los circuitos de muestreo/retención (16, 17) para determinar el estado de una celda de memoria direccionada.

5. Un dispositivo sensor (10) en conformidad con la reivindicación 4,

caracterizado porque los circuitos de muestreo/retención (16, 17) incluyen condensadores (C2, C3).

6. Un dispositivo sensor (10) en conformidad con la reivindicación 4,

caracterizado porque el circuito comparador (18) es un amplificador operacional.

7. Un dispositivo sensor (10) en conformidad con la reivindicación 4,

caracterizado porque hay conectado un circuito corrector (21) entre el segundo circuito de muestreo/retención (17) y la salida (15) del circuito integrador (11).

8. Un método de lectura para su utilización con el dispositivo sensor en conformidad con la reivindicación 1, en el que el dispositivo sensor se usa para leer datos almacenados en una memoria de matriz pasiva con líneas de palabra y de bit y que consiste en celdas de memoria en forma de condensadores ferroeléctricos en los cruces entre las líneas de palabra y de bit, en el que el dispositivo sensor captura una respuesta de corriente correspondiente a los datos almacenados en una celda de memoria, típicamente un uno binario o un cero binario, y efectúa una integración de los valores de lectura, en el que el método de lectura conlleva el control en el tiempo de potenciales eléctricos en todas las líneas de palabra y de bit, fijando los potenciales de las líneas de palabra a potenciales seleccionados entre potenciales predeterminados de línea de palabra, y fijando los potenciales de las líneas de bit a potenciales seleccionados entre potenciales predeterminados de línea de bit, donde las líneas de bit en un ciclo de lectura están conectadas al dispositivo sensor para detectar una carga que fluye entre una línea de bit seleccionada y una celda de memoria en el cruce de la primera y una línea de palabra activada al ser fijada a un potencial seleccionado para iniciar el ciclo de lectura,

caracterizado por efectuar dos lecturas consecutivas de una celda de memoria, integrando cada lectura a lo largo de un lapso predefinido para generar, respectivamente, un primer y un segundo valor de lectura, almacenando dichos valores de lectura, comparando los valores de lectura almacenados, y determinando un valor lógico que depende de la carga detectada.

9. Un método de lectura, en conformidad con la reivindicación 8,

caracterizado por introducir una demora temporal entre dos lecturas consecutivas en un ciclo de lectura.