KR100736348B1 - 감지 회로 - Google Patents

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KR100736348B1
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Abstract

감지 회로는 판별기(6)와 직렬로 연결된 전하 적분 감지 증폭기(4)를 포함한다. 이 감지 회로는 강유전성 RAM을 포함한 랜덤 액세스 메모리(RAM) 시스템 내의 셀의 논리 상태를 감지하기 위해 사용될 수 있다. 전하 적분 감지 증폭기를 사용하여 RAM 회로 고유의 비트선 커패시턴스의 영향을 극복할 수 있고, 또한 효과적인 전하 대 전압 변환 이득을 제공할 수 있다.
판별기, 커패시터, 강유전성 RAM, 증폭기, 적분기 회로

Description

감지 회로{SENSING CIRCUIT}
도 1은 강유전성 커패시터의 일반적인 전하-전압 특성을 나타내는 도면.
도 2는 강유전성 메모리와 함께 사용하기 위한 전압 감지 증폭기를 나타내는 도면.
도 3은 본 발명에 따라 강유전성 메모리에 기억된 데이터의 검출을 위한 회로 및 통합된 감지 회로를 나타내는 도면.
도 4는 본 발명에 따른 감지 회로의 동작에 대한 파형 타이밍도.
도 5는 도 3에 예시된 회로에서 사용하기 위한 전하 적분기 회로의 다른 실시예를 나타내는 도면.
도 6은 감지 사이클동안 도 5에 예시된 전하 적분기의 출력 전압을 나타내는 도면.
※도면의 주요부분에 대한 부호의 설명※
4 적분기 회로
6 판별 회로
8 증폭기
10 피드백 커패시터
12 RAM
14 인에이블 회로
16 버퍼 회로
18, 32 출력 단자
20 활성 셀
22 비활성 셀
24, 26, 30 신호원
28 노드
34 출력부
본 발명은 감지 회로에 관한 것이다.
감지 회로는 통상 감지 증폭기의 형태로 폭넓게 사용된다. 감지 증폭기는 랜덤 액세스 메모리(RAM)의 핵심 성분으로 여겨지고 있으며, 그 기능은 메모리 셀로 된 매트릭스 내의 메모리 소자에 기억된 디지털 정보를 나타내는 전압 레벨의 인식 및 증폭을 제공한다.
메모리 셀로 된 매트릭스는 축적 커패시터의 매트릭스로 간주될 수 있으며, 대부분의 기존 감지 증폭기는 축적 커패시터에 축적된 전하의 전압 감지에 기초한다. 소정의 축적 커패시터 양단간의 전압 레벨은 커패시터에 기억된 정보('0' 또는 '1')인 논리 상태에 대응한다. 축적 커패시터 양단간의 전압 레벨은 가장 단순 한 형태의 감지 회로로 중간값과 비교되고, 그 차이는 커패시터에 기억된 논리 상태가 '0'인가 또는 '1'인가의 여부를 표시하기 위해 증폭된다. 그러나, 이 정보가 셀에 공급되면, 축적 커패시터에서 소량의 전하 재분포만이 발생하게 되므로, 메모리 셀 어레이의 소정의 축적 커패시터에 기억된 전압 레벨이 매우 낮게 된다. 따라서, 감지 증폭기가 소정의 셀에 기억된 논리 '0'과 논리 '1'간을 구별하는데 어려움이 있어서, 비용 상승의 부담을 가지면서도 고감도의 고이득 증폭기가 사용되어야 한다.
감지 회로의 개선된 형태로는 디지털 정보를 상보적 논리로서 기억하는 한 쌍의 메모리 셀의 전압이 비교되고, 이 셀쌍간에 발생하는 미세 전압차를 증폭하기 위해 사용되는 것이 제안되어 있다. 그러나, 전압차가 작기 때문에, 매우 민감한 고이득 감지 증폭기가 역시 사용되어야만 한다.
RAM 회로를 강유전성 메모리로서 구성하는 것도 또한 알려져 있는데, 여기서는 메모리 셀의 기존의 커패시터가 강유전성 커패시터로 구성되어 있다. 상기한 강유전성 RAM에서, 논리 상태 '0' 또는 '1'은 강유전성 커패시터 양단간에 인가되는 전압이 제로일 때 커패시터의 분극 상태에 대응한다.
강유전성 커패시터의 일반적인 특성을 도 1에 나타내었다. 도 1로부터 강유전성 커패시터가 2개의 분극 상태를 갖고 있고 또한 유전 히스테리시스를 나타내고 있음을 알 수 있다. 상기한 강유전성 커패시터를 하나의 분극 상태로부터 다른 분극 상태로 전환하기 위하여, 커패시터의 현재 분극 상태에 따라 전압 -Vc보다도 네거티브인 크기를 갖는 네거티브 전압 펄스, 또는 전압 Vc보다도 더 포지티브인 크기를 갖는 포지티브 전압 펄스가 셀에 인가되어야 한다. 따라서, 논리 상태 '1' 등의 정보를 셀에 기입하기 위해서, 전압 -Vc보다도 더 네거티브인 크기 Vw의 네거티브 기입 펄스가 인가되어, 셀에 전하 Q'1'이 기억된다. 셀의 분극 상태의 검출, 즉 어느 전하 Q'1' 또는 Q'0'가 기억되어 있는가의 검출은 전압 Vc보다도 더 포지티브인 크기 VR의 포지티브 판독 펄스를 인가하고, 셀의 분극 상태에 어떠한 전환이 있었는 가의 여부를 검사함으로써 행해진다. 예를 들면, 논리 상태 '1'이 초기에 셀에 기억되는 것으로 한다. 따라서, 강유전성 커패시터에 기억된 전하는 도 1에 나타낸 바와 같이 Q'1'이다. 판독 펄스 VR을 인가하게 되면 강유전성 커패시터가 분극 상태를 전환하게 되므로, 판독 펄스의 중단 후에 전하 Q'0'가 된다. 전하 Q'1'-Q'0'의 변화는 셀에 기억된 정보가 논리 상태 '1'임을 표시한다. 그러나, 논리 상태 '0'이 초기에 셀에 기억되면, 포지티브 판독 펄스 VR을 인가하여 강유전성 커패시터가 분극 상태를 변화시키지 않게 된다. 그러므로, 분극 상태의 변화가 발견되지 않기 때문에, 전하의 변화가 최소로 되고, 이것은 셀에 논리 상태 '0'이 기억되어 있음을 표시한다.
분극 상태의 전환을 통해서 감지 증폭기에 의해 검출된 전하의 흐름을 유도한다. 그러나, 도 1로부터 판독 펄스 VR이 인가되어, 분극의 변화가 발생했을 때, 강유전성 커패시터의 전하가 Q'1'에서 Q'0'으로 변화되었을 때, 적어도 -Vc보다도 더 네거티브인 크기의 네거티브 펄스가 인가되지 않는한, 전하가 Q'1'로 되돌아가지 않는다. 그러므로, 분극 상태의 변화가 발생한 경우, 초기에 기억된 논리 상태가 제거되어, 기억된 데이터가 사라지고, 이어서 필요하다면 다른 용도를 위해 다시 채워져야 한다. 기억된 논리 상태가 사라지므로, 셀 내의 정보의 상기한 판독은 소거된 판독으로서 알려져 있다.
전압 감지 증폭기를 변화시켜 강유전성 커패시터로부터 흘러나오는 소정의 전하를 감지하도록 하는 것이 제안되어 있고, 이러한 회로는 도 2에 개략적으로 나타내었다. 일반적으로, 강유전성 동적 DRAM 셀은 이 셀로부터 정보가 판독될 때의 전압은 셀 내에 기억된 논리 상태를 표시하는 비트선 BL, 및 판독 신호를 강유전성 커패시터의 행에 동시에 인가하기 위한 워드선 WL을 포함하고, 도 2에 나타낸 강유전성 커패시터 CFE는 커패시터의 상기 행 중 하나이다. 증폭기(2)는 비트선 BL과 연결되어, 셀이 판독될 때 분극 상태의 소정의 변화로부터 생기는 강유전성 커패시터로부터의 소정의 전하 흐름에 응답하여 출력 신호 O/P를 공급한다. 비트선 BL과 접속된 비트선 기준 커패시터 CBL이 제공되고, 강유전성 커패시터 분극의 전환으로 인한 전하의 변화는 기준 커패시터 CBL 양단간의 전압의 변화로서 반영된다. 이 전압은 비트선 BL에서 나타나며, 증폭기(2)에 의해 증폭되어 출력 신호 O/P를 공급한다.
합당한 크기의 출력 신호 O/P에서의 진동을 제공하기 위하여, 기준 커패시터 CBL의 값은 상대적으로 작게 유지되어야 한다. 상기한 감지 기술이 갖는 문제점은 강유전성 커패시터 CFE의 분극 전환이 있는 경우, 기준 커패시터 CBL에 기억된 전압이 워드선 WL과 비트선 BL간의 유효 전압을 감소시킬 수 있다. 이것에 의해, 도 1에 나타낸 바와 같이 작은 여기 또는 판독 전압 VR을 사용하여 셀 어레이의 전체 전력 소비를 감소시키도록 셀을 구성하는데 어려움이 있다. 기억 셀의 크기를 감소시킴으로써 기준 커패시터 CBL의 크기를 줄일 수 있지만, 분극 상태가 변화하면, 축적된 전하도 감소되므로, 증폭기(2)로의 출력부에서의 전압이 낮게 되고, 이것은 증폭기(2)가 더 민감하게 이루어져서 분극 상태의 변화와 함께 출력 신호 O/P에서의 충분한 변화를 제공하기 위하여 더 민감하게 이루어져야만 한다.
또한, 동적 RAM 셀은 메모리 셀 레이아웃에 고유한 비트선 커패시터로서, 축소될 수 없음이 알려져 있다. 기준 커패시터 CBL의 값이 비트선당 더 많은 셀과 더 큰 전체 메모리 용량을 갖기 위하여 셀 크기를 줄여서 작아지게 되면, 메모리 용량의 제한이 용이하게 이루어지는데, 그 이유는 비트선 용량이 기준 커패시터 CBL과 비교될 때 크고 우세하기 때문이다. 이것에 의해, 판독중인 비트선 전압의 진동의 큰 감소가 생겨서, 신뢰성있는 판독을 위해서 비용 상승의 부담을 가지면서도 고감도의 고이득 증폭기가 사용되어야 한다.
따라서, 본 발명은 바람직한 애플리케이션에서 RAM 시스템의 메모리 용량을 증가시키고, 또한 메모리 셀을 인에이블시킴으로써, 시스템의 전력 소비를 줄일 수 있는 개선된 형태의 감지 회로를 제공한다. 본 발명은 또한 감지 회로의 개선된 동작 방법을 제공한다.
본 발명의 제 1 양태에 따르면, 커패시터 소자에 축적된 전하를 감지하는 감지 회로로서, 커패시터 소자로부터 전하를 수신하도록 배열된 전하 적분기 회로와, 전하 적분기 회로와 직렬로 연결된 판별 회로를 포함하고, 상기 판별 회로는 적분기 회로로부터 출력 신호를 수신하도록 배열된 제 1 입력부 및 기준 전압 신호를 수신하도록 배열된 제 2 입력부를 포함하는 감지 회로가 제공된다.
상기 전하 적분기 회로는 증폭기, 이 증폭기의 입력 단자와 출력 단자 사이에 연결되어 상기 커패시터 소자로부터 수신된 전하를 축적하는 피드백 커패시터와, 상기 피드백 커패시터의 한쪽과 연결되어 상기 한쪽을 제 1 전원과 접속시키는 제 1 스위칭 수단, 및 상기 피드백 커패시터의 다른쪽에 연결되어 상기 다른쪽을 또 다른 전원에 접속하는 제 2 스위칭 수단을 포함할 수 있다.
다른 구성에서, 상기 판별 회로는 적분기 회로로부터의 출력 신호의 크기가 상기 기준 전압 신호를 넘을 경우, 제 1 레벨로부터 이 제 1 레벨과 다른 제 2 레벨로 변화하는 출력 신호를 공급하도록 배열된 인버터 회로를 포함한다.
본 발명의 제 2 양태에 따르면, 판별 회로와 직렬로 연결되고, 전하를 축적하기 위해 커패시터 소자들로 된 어레이의 커패시터 소자에 각각 축적된 전하를 수신하도록 배열된 전하 적분기 회로를 포함하는 감지 회로를 동작시키는 방법으로서, 제 1 펄스 신호를 상기 커패시터 소자 및 어레이 내에서 선택된 다른 커패시터 소자들에 인가하는 단계와, 제 2 펄스 신호를 커패시터 소자 및 어레이 내에서 선택된 다른 커패시터 소자들에 인가하는 단계와, 제 3 및 제 4 펄스 신호를 어레이 내에서 선택된 다른 커패시터 소자들에 인가하는 단계를 포함하고, 상기 제 1, 제 2, 제 3 및 제 4 펄스 신호는 커패시터 소자 내에 축적된 전하는 전하 적분기 회로로 이동시키지만, 다른 커패시터 소자들에 축적된 전하는 전하 적분기 회로로 이동시키지 않도록 배열되는 감지 회로 동작 방법이 제공된다.
본 발명은 또한 본 발명의 제 1 양태에 따른 감지 회로를 편입시키거나 또는 본 발명의 제 2 양태에 따른 방법에 의해 동작되는 랜덤 액세스 메모리 회로, 또는 DNA 센서, 지문 센서 등의 바이오 센서, 또는 카메라나 현미경 등의 전하 결합 장치(CCD)를 제공할 수 있다.
이하, 본 발명을 첨부된 도면을 참조하면서 다른 예를 통해서 설명한다.
도 3을 참조하면, 본 발명에 따른 감지 회로는 판별 회로(6)와 직렬로 연결된 적분기 회로(4)를 포함한다. 적분기 회로(4)는 피드백 커패시터(10)를 갖는 증폭기(8) 및 피드백 커패시터(10)와 병렬로 접속된 전환 수단 SAS를 포함한다.
증폭기(8)는 제 1 전환 수단 BLS를 통해 강유전성 RAM 셀(12)과 연결될 수 있는 제 1 반전 입력부, 및 접지와 접속된 제 2 비반전 입력부를 구비한다.
도시된 실시예에서의 판별기(6)는 전하 적분기(4)의 출력과 연결된 제 1 입력부, 및 기준 전압원 VREF와 접속된 제 2 입력부를 구비한 비교기를 포함한다. 판별 회로(6)의 출력부는 인에이블 회로(14)와 버퍼 회로(16)를 통해 출력 논리를 공급받는 출력 단자(18)에 연결된다.
인에이블 회로(14)는 판별기(6)로부터의 출력 신호를 수신하기 위해 접속된 한 입력부와, 인에이블 신호 SEN을 수신하기 위해 연결된 제 2 입력부를 구비한 AND 회로의 형태를 취한다.
RAM(12)은 행과 열로 배열된 메모리 셀로 된 매트릭스 어레이를 포함하고, 어레이의 소정 셀은 이 어레이의 셀과 선택적으로 접속되는 워드선과 비트선을 따라 적절한 신호를 인가함으로써 선택적으로 어드레스될 수 있다. 도 3에는 간략화를 위해서 상기 메모리 셀의 한 행만을 나타내었다. 도 3으로부터 어레이의 각 행이 비트선 BL과 접속된 복수의 강유전성 커패시터 CFE로 구성되고, 셀 고유의 레이아웃으로 인해 어레이의 각 행은 또한 비트선 커패시턴스 C1을 포함한다. 행의 각 셀은 또한 각 워드선 WL과 접속된다. RAM(12)의 각 셀은 이 각 셀에 기억된 논리 상태를 결정하기 위하여 직렬 방식으로 구성될 수 있으므로, 사용시, RAM(12)은 도 3에 나타낸 셀로 된 행 중 비활성 셀(22) 등의 복수의 비활성 셀과 함께 활성 셀(20)을 적재적소에서 포함하는 것으로 간주될 수 있다.
활성 셀(20)의 워드선 WL은 도 4에 나타낸 바와 같이 "워드 활성 판독" WAR 및 "워드 활성 기입" WAW를 공급할 수 있는 신호원(24)과 접속된다. 비활성 셀(22)은 그 각 워드선에 의해 "워드 비활성 판독" WIR 및 "워드 비활성 기입" WIW 신호를 비활성 셀(22)의 워드선에 공급할 수 있는 신호원(26)과 접속된다.
스위치 BLS와 RAM(12)간의 노드(28)는 미리 충전하거나 또는 데이터를 RAM(12)의 셀에 기입하기 위해 사용되는 신호원(30)의 형태로 다른 스위치 BLD를 통해 비트선 구동 회로에 연결된다. 신호원(30)은 "비트 비활성 판독" BIR, "비트 비활성 기입" BIW, "비트 활성 판독" BAR 및 "비트 활성 기입" BAW 신호를 스위치 BLD를 통해 RAM의 비트선 BL에 선택적으로 공급할 수 있다.
스위치 SAS, BLS 및 BLD는 도 3에 접촉 스위치로서 개략적으로 나타내었지만, 사실상 이 스위치들은 MOSFET 또는 박막 트랜지스터 등의 소정의 적절한 고체 상태의 스위칭 장치로 구성될 수 있다.
본 발명의 감지 회로는 활성 셀(20)로부터 받은 전하를 적분하는 연산 증폭기에 기초한다. 연산 증폭기의 한 입력부는 접지와 연결되기 때문에, 비트선 전압은 또한 가상 접지에서 효과적으로 클램프된다. 이것은 강유전체 커패시터 양단간의 전압 진동을 최대화하기 때문에, 활성 셀의 분극 전환이 있는 경우 전하가 활성 셀(20)로부터 출력된다. 비트선 BL상의 전압은 가상 접지에 효과적으로 고정되므로, 비트선 커패시턴스의 영향이 또한 감소되어 지배받지 않는다. 그러므로, 전하 적분기(4)의 피드백 커패시터(10)는 훨씬 적은 커패시턴스 값으로 선택될 수 있어서, 전하 대 전압 변환 이득을 증가시키고 양호한 회로 감도를 제공할 수 있다.
동작시, 우선 스위치 BLS는 열리고, 스위치 BLD는 닫히고, 비트 활성 기입 BAW 신호는 신호원(30)으로부터 비트선 BL로 공급된다. 동시에, 워드 비활성 기입 WTW 신호는 신호원(26)에 의해 비활성 셀(22)의 워드선에 공급되고, 워드 활성 기입 WAW 신호는 활성 셀(20)의 워드선에 공급된다. 활성 셀(20)의 워드선과 비트선 간에 공급되는 2개 기입 신호 BAW와 WAW를 결합한 전압 크기는 도 1에 나타낸 전압 -Vc보다도 더 네거티브이므로, 데이터가 활성 셀에 전하 Q'1'로서 기억되고, 신호 BAW와 WAW의 중단시 활성 셀 양단간에는 제로 전압이 인가된다.
일반적인 판독 사이클에 대한 타이밍도를 도 4에 나타내었다. 기억된 데이터를 판독하기 위하여, 스위치 SAS는 방전을 위해 닫히므로, 전하 적분기(4)의 피드백 커패시터(10)를 리셋한다. 스위치 SAS는 도 4에 나타낸 시각 A까지 닫혀있고, 도 4에 나타낸 기간 A 내지 B는 스위치 SAS를 열기 위해 필요한 시간이다. 요컨대, 시각 A 전, 시각 C에서, 신호원(30)을 RAM(12)에 연결하기 위해 닫힌 스위치 BLD는 신호원(30)으로부터 비트선을 단절하기 위해 열리고, 스위치 BLS는 증폭기(8)의 제 1 또는 비반전 입력부를 RAM(12)의 비트선 BL, 더 나아가서는 활성 셀(20)과 열결하기 위해 닫힌다. 스위치 SAS, BLS 및 BLD의 동작을 위한 상기 타이밍은 도 4로부터 알 수 있다.
전하 적분은 스위치 SAS가 열릴 때 시각 B로부터 개시할 수 있으며, 이것은 스위치 SAS가 커패시터(10)를 리셋하기 위해 다시 한번 닫힐 때까지 계속된다. 스위치 SAS를 닫는 상기 타이밍은 도 4에 시각 D로서 나타내었다. 그러나, 도 1에 나타낸 바와 같이 강유전성 커패시터 CFE의 특성을 고려하면, 스위치가 어떤 분극 상태에 있는 가의 여부를 판단하기 위하여 강유전성 커패시터를 여기시켜야 한다. 이것은 신호 WAR 및 BAR을 활성 셀(20)에 인가하고, 신호 WIR 및 BIR을 비활성 셀(22)에 인가함으로써 실현된다. 상기한 신호의 파형 및 타이밍은 또한 도 4에 나타내었다.
RAM은 사실상 메모리 셀의 매트릭스 어레이를 포함하고, 사실상 이 매트릭스 어레이의 한 행만을 도 3에 나타내었다. 따라서, 어레이의 비트선과 워드선이 임의의 특정한 지점과 시간에서 활성으로 이루어지면, RAM은 본질적으로 하나의 활성 셀과 3개 형태의 비활성 셀을 포함하게 된다.
활성 비트와 워드선의 교차점에서의 셀은 활성 셀로 된다. 일례로는 활성 워드선 WL과 활성 비트선 BL의 교차점에 있는 도 3에 나타낸 셀의 행에 대한 활성 셀(20)이 있다. 그러나, RAM은 또한 비활성을 유지하는 활성 비트선 상의 셀을 포함할 수 있는데, 그 이유는 그 각 워드선이 도 3에 나타낸 비활성 셀(22) 등의 비활성(비활성 비트선과 활성 워드선의 교차점에서의 비활성 셀)이기 때문이다. 또한, RAM은 활성 워드선과 연결되어 있지만 비활성을 유지하는 비활성 셀을 포함할 수 있는데, 그 이유는 그 비트선이 워드선 WL과 연결된 매트릭스의 다른 행에서의 셀 등의 비활성(활성 워드선과 비활성 비트선의 교차점에서의 비활성 셀)이기 때문이다. 그리고, RAM은 또한 비활성 워드선과 비활성 비트선의 교차점에 도 3에 나타낸 활성 워드선 WL과 연결되지 않은 매트릭스의 다른 행의 셀(도 3에는 도시하지 않음) 등의 비활성 셀을 포함한다.
활성 비트선과 비활성 워드선의 교차점에 있는 도 3에 나타낸 셀로 된 행 중 비활성 셀(22) 등의 RAM의 비활성 셀에 대해서, 신호 BAR 및 WIR은 상기 셀의 비트 및 워드선에 각각 인가된다.
비활성 비트선과 비활성 워드선의 교차점에 있는 RAM의 비활성 셀에 대해서, 신호 BIR 및 WIR은 각각 상기 셀의 비트선 및 워드선에 인가된다.
비활성 비트선과 활성 워드선의 교차점에 있는 RAM의 비활성 셀에 대해서, 신호 BIR 및 WAR은 각각 상기 셀의 비트선 및 워드선에 인가된다.
도 4로부터 신호 WIR이 감지 사이클동안 인가되는 일정한 레벨의 신호임을 알 수 있다. 신호 BIR은 전하 적분 기간, 즉 도 4에 기간 B 내지 D로 나타낸 스위치 SAS가 열려있는 기간동안 비활성 셀(22)에 인가되는 펄스이다. 도 4에 나타낸 예에서, 신호 BIR은 감지 사이클의 개시 후 약 30μS에서 시작해서 감지 사이클의 종료 전 약 20μS까지 약 100μS의 기간을 갖는다. 신호 BIR은 전하 적분 기간의 종료 직전에 인가되고 종료 직후에 중단되며, 비활성 셀의 비트선과 워드선간의 전압은 감지 사이클동안에는 안정적이다. 신호 BAR-WIR, BIR-WAR 및 BIR-WIR의 결합 각각은 도 4에 나타낸 바와 같이 크기 X의 전하 적분 기간동안 모든 비활성 셀의 비트와 워드선간의 전압을 공급하고, 상기 값 X는 도 1에 나타낸 전압 Vc보다 작아서, 상기 셀은 모두 전하 적분 기간 B 내지 D 동안 비활성을 유지한다.
신호 BAR과 마찬가지로, 신호 BIR은 또한 펄스 신호이고, 이 신호는 동시에 그리고 비활성 셀(22)에 인가되는 펄스 신호 BIR와 동일한 기간동안 활성 셀의 비트선에 인가된다. 그러나, 펄스 신호 BAR은 이 펄스 신호 BIR과 반대 분극으로 되어 있다. 그 이유는 펄스 신호 BIR 및 BAR은 동시에 그리고 동일한 기간동안 인가되기 때문이며, 이것은 편의상 상기 신호들이 공통 신호원(30)으로부터 공급되고, 이 펄스 신호들 중 하나가 인버터를 통과해서 반대 분극의 2개의 펄스 신호를 공급함을 의미한다. 이것은 감지 회로용 신호원에 필요한 회로를 최소화하는데 도움을 준다.
도 3에 나타낸 바와 같이, 활성 비트선 BL과 활성 워드선 WL의 교차점에 위치한 활성 셀(20)에 대해서, 펄스 신호 BAR은 신호원(30)으로부터 비트선에 인가되고, 펄스 신호 WAR은 신호원(24)으로부터 워드선에 인가된다. 신호 BAR은 전하 적분 기간동안, 즉 도 4에 기간 B 내지 D로 나타낸 적어도 스위치 SAS가 열려있는 기간동안 활성 셀(20)에 인가되는 약 100μS 기간의 펄스이다. 도 4에 나타낸 예에서, 신호 WAR은 약 50μS의 기간을 갖는다.
펄스 신호 WAR은 거의 스위치 SAS를 연 직후, 즉 전하 적분 기간의 개시시에 효과적으로 활성 셀(20)의 워드선에 인가된다. 신호 펄스 WAR은 약 50μS의 기간을 갖도록 배열되고, 신호 펄스 BAR은 스위치 SAS를 열기 전에 비트선 BL 상에 존재한다. 따라서, 신호 펄스 WAR-BAR의 결합은 도 4에 나타낸 바와 같이 전압 Y가 감지 사이클동안 신호 펄스 WAR의 기간동안 활성 셀(20)에 인가된다. 전압 Y는 도 1에 나타낸 전압 Vc를 넘으므로, 활성 셀의 강유전성 커패시터를 여기시키기에 충분해서, 커패시터가 분극 상태를 변화시키도록 한다. 신호 WAR은 거의 전하 적분 기간의 개시와 동시에 활성 셀에 인가되기 때문에, 강유전성 커패시터가 충분히 긴 기간동안 여기되어 전하 이동이 확실하게 완료될 수 있다. 도시된 예에서, 펄스 신호 WAR은 감지 인에이블 펄스 SEN을 인에이블 회로(14)에 인가하고, 스위치 SAS, LS 및 BLD를 동작시켜 다음 사이클에 대한 준비를 갖추기 위하여 감지 사이클동안 충분한 시간을 둔 50μS의 기간을 갖는다. 그러나, 소정의 특징한 타이밍 및 펄스 기간을 도 4에 나타내었지만, 이들은 단지 예시적일 뿐이며, 고속 타이밍과 이에 따른 더 간결한 사이클이 실현될 수 있다. 또한, 전하 적분기 회로(4) 내의 고속 증폭기 및/또는 고속 응답 타이밍을 갖는 강유전성 재료가 사용될 수도 있다.
펄스 타이밍에 관하여, 감지 펄스 SEN은 신호 펄스 WAR의 중단 직후 타이밍 N에서 발생하는 것으로 도 4에 나타내었다. 여기서는 분극의 변화가 있기 때문에, 도 1에 나타낸 전하 Q'0'-Q'1'에서의 변화와 동등한 순량(net amount)의 전하 Q가 적분기 회로(4)의 커패시터(10)로 흘러 들어간다. 전하 이동이 완료되고, 전하 적분기 회로(4)의 출력 단자(32)에서의 전압 VOUT이 정상 상태의 조건에 도달했을 때, 전압 VOUT은 이하의 공식에 의해 구해진다.
VOUT = VOS - Q/Cfb
여기서, VOS는 증폭기(8)의 비반전 입력부에서의 입력 오프셋 전압이고, Cfb는 피드백 커패시터(10)의 값이다. 상술한 바와 같이, VOS는 가상 접지에서 유지될 수 있고, 고유 비트선 커패시턴스의 값은 Cfb를 조절하지 못하고, 피드백 커패시터(10)의 값은 매우 작게 이루어질 수 있다. 그러므로, 비교적 작은 Q의 값일 때 출력 전압 VOUT에서 비교적 큰 진동이 얻어질 수 있다. 전하 적분기(4)의 출력 단자(32)에서 발생하는 전압 VOUT에서의 변화를 또한 도 4에 나타내었다. 전하 적분 기간의 개시시에, 전압 VOUT은 가상 접지에 있고, 활성 셀(20)로부터 공급되어 커패시터(10)로 흘러 들어가는 전하의 변화는 전하 적분기 출력 전압이 네거티브로 되도록 한다. 전하 적분기 출력 전압이 네거티브로 되는 한도는 활성 셀(20)에 논리 '1' 또는 논리 '0'이 기억되어 있는 가의 여부에 따라 좌우된다. 논리 '1'이 기억되어 있으면, 전압 VOUT은 논리 '0'이 기억되어 있는 경우보다도 더 네거티브로 되는데, 그 이유는 논리 '1'의 경우, 활성 셀의 분극 상태에 변화가 있고, 따라서 더 큰 순량의 전하가 커패시터(10)로 흘러 들어가서 이를 충전시킨다. 그러나, 전하 이동이 감지 사이클 중 비교적 빨리 완료되는 경우나, 출력 전압 VOUT이 2개의 정상 상태의 네거티브 값 중 하나를 적용한 경우에는, 도 4에 나타낸 바와 같이 기억된 논리 '0' 또는 논리 '1'에 따라 좌우된다. 따라서, 감지 펄스 SEN은 전하 이동이 완료된 후의 임의의 시간에 인가될 수 있고, 출력 전압 VOUT은 상기 정상 상태의 값 중 하나 또는 다른 하나를 적용한다. 따라서, 감지 펄스는 또한 도 4에서 타이밍 M으로 나타낸 바와 같이 감지 사이클동안의 시간주기에서 전체적인 감소를 일으킬 수 있는 신호 펄스 WAR의 종료 전에 인가될 수 있다.
출력 전압 VOUT은 판별기(6)의 비교 회로에서의 전압 VREF와 비교되고, 판별기(6)의 출력부(34)에서의 전압은 출력부(32)에서의 전압이 전압 VREF를 넘을 때는 +V볼트로 설정되고, 출력부(32)에서의 전압이 전압 VREF보다 작을 때는 -V볼트로 설정된다. 그러므로, 분극 상태의 변화가 발생할 때 활성 셀로부터 공급된 비교적 작은 값의 전하 Q에 대해서도 출력부(34)에서 전압의 매우 포지티브한 진동이 얻어질 수 있다.
출력부(34)에서의 +V볼트의 전압은 AND 회로의 형태인 인에이블 회로(14)의 한 입력부에 공급된다. AND 회로의 다른 입력부는 전압원 SEN으로부터의 신호를 수신하는데, 이 신호는 적분 기간동안에 발생하는 단 펄스(short pulse)의 형태로 되어 있다. 그러므로, 크기 +V볼트의 펄스가 버퍼 회로(16)를 통해 출력부(18)에 공급되는 인에이블 회로(14)의 출력부에서 발생한다.
AND 회로를 도 3에 나타내었지만, AND 기능은 또한 NOR 회로와 인버터의 결합 등의 다른 회로 구성에 의해 제공될 수도 있다.
상술한 설명으로부터 활성 셀의 분극 변화의 매우 포지티브한 표시 및 이에 따른 활성 셀의 논리 상태가 비교적 작은 값의 Q에 대해서도 출력부(18)에 제공된다. 또한, 전하 적분에 기초한 감지 증폭기가 사용되기 때문에, 분극 변화가 발생한 때 활성 셀의 워드선과 비트선간의 실효 전압의 감소가 없어서, 전력 소비를 감소하면서 비교적 작은 여기 전압이 사용될 수 있다. 또한, 비트선 전압이 사실상 가상 접지에서 크램프되기 때문에, 분극 전환이 있는 경우, 강유전성 커패시터 양단간의 전압 진동과 이에 따른 출력 전하가 최대화될 수 있다. 또한, 비트선 전압이 고정되어 있기 때문에, 고유 비트선 커패시턴스의 영향이 감소하게 되는데, 이것은 적분 감지 증폭기의 피드백 커패시터 값이 훨씬 적게 이루어져서 전하 대 전압 변환 이득을 최대화할 수 있다.
도 3에 나타낸 실시예에서, 전하 적분이 발생할 때 전하 적분기(4)의 출력 전압은 네거티브로 되고, 따라서 판별 회로(6)는 네거티브 입력 전압을 조정할 수 있도록 설계되어야 한다. 기준 전압 VREF는 또한 네거티브 전압으로 제공되어야 하고, 전체 회로 설계의 복잡성을 증가시키게 된다. 도 5는 전하 적분기의 출력부에 공급되는 포지티브 전압 VOUT을 공급하므로, 포지티브 전압이 항상 판별 회로(6)에 공급되는 전하 적분기(4)의 다른 실시예를 나타낸다. 이것은 또한 기준 전압 VREF가 포지티브 전압으로 제공되도록 하여 전체 회로 설계를 간이화시킬 수 있다.
도 5에 나타낸 전하 적분기(4)는 증폭기(8) 및 커패시터(10)를 포함한다. 증폭기(8)는 도 3에 나타낸 실시예와 같은 방식으로 회로의 워드선 및 비트선과 연결된다. 그러나, 상기 실시예에서는 리셋 스위치 SAS가 제공되지 않고, 대신에 커패시터(10)의 각 측면이 각 프리차지 스위치 VPRE1 및 VPRE2를 통해 연결되어 전하 적분기의 출력 및 이에 따른 포지티브 전압에 프리차지되는 판별기(6)의 비반전 입력을 인에이블시키는 전원을 사용한다. 편의상, VPRE1 및 VPRE2는 각각 감지 회로용의 가상 접지와 포지티브 공급 전압 VDD와 연결될 수 있다.
동작시, 도 5의 전하 적분기(4)가 감지 사이클 개시 전에 리셋되면, 스위치 VPRE1 및 VPRE2는 모두 닫힌다. 따라서, 커패시터(10)의 한쪽은 스위치 VPRE1을 통해 가상 접지와 접속되고, 커패시터의 다른쪽과 이에 따른 전하 적분기의 출력부는 포지티브 공급 전압 VDD와 연결된다. 따라서, 출력 전압은 본 실시예에서는 공급 전압 VDD에 프리차지된다.
도 6은 상기 실시예에서 감지 사이클동안의 전하 적분기의 출력부에서의 전 압 VOUT을 나타낸다. 스위치 VPRE1 및 VPRE2가 모두 열려있는 상태에서, 전하 적분 사이클이 개시되면, 커패시터(10)를 충전하는 활성 셀의 전하 변화가 전하 적분기(4)의 출력 전압 VOUT에서 네거티브 진동이 생기게 한다. 그러나, 전압 VOUT이 포지티브 공급 전압 VDD에 프리차지됐기 때문에, 출력 전압 VOUT은 도 6에 나타낸 바와 같이 감지 사이클동안 포지티브로 남게 된다. 본 실시예는 감지 회로가 포지티브 전압 신호 단독으로 동작하도록 허용해서 전체 회로 설계를 크게 단순화시키므로 특히 장점이 있는 것으로 생각된다.
본 발명은 RAM 어레이의 단일 비트선을 참조하여 설명하였다. 그러나, 적분 감지 증폭기가 또한 멀티플렉서 회로에 의해 제어되는 소정의 비트선의 선택과 함께 비트선 그룹과 접속될 수 있음을 이해하여야 한다. 따라서, 본 발명은 저전력 동작을 하면서 고용량의 비휘발성 메모리 회로와 함께 사용될 수 있다. 따라서, 특히 랩탑 컴퓨터 등의 필수적인 전원으로부터 동작하는 휴대용 경량의 장비와 함께 사용하면 적합하다. 또한, 적분 감지 증폭기는 능동 또는 수동 매트릭스 강유전성 RAM과 함께 사용될 수 있다.
본 발명은 매우 효과적인 전하 대 전압 변환을 제공하기 때문에, 전극상에 전하를 축적시키는 것에 따라 검출이 이루어지는 형태의 지문 센서 및 DNA 센서를 포함한 바이오 센서, CCD 카메라와 현미경 등의 전하 결합 장치 등의 전하 레벨의 매우 작은 변화를 감지하기 위해 필요로 하는 임의의 애플리케이션에 사용될 수도 있다.
상기한 설명은 예로서만 주어지며, 본 발명의 범주를 일탈하지 않는 범위내에서 변형이 이루어질 수 있음을 당업자는 이해할 수 있을 것이다. 예를 들면, 설명된 실시예에서, 판별기는 판별 회로를 포함한다. 그러나, 출력 신호가 기준 전압을 넘는 전하 적분기 회로로부터 수신될 때 인버터 출력이 전환되도록 배열된 인버터 회로가 사용될 수 있다. 인버터 출력은 기준값이 넘거나 또는 그 반대일 때 고 레벨에서 저 레벨로 출력이 전환되도록 배열될 수 있다.
본 발명에 의하면, 시스템의 전력 소비를 줄일 수 있는 개선된 형태의 감지 회로 및 그 동작 방법을 제공할 수 있는 효과가 있다.

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  24. 연산 증폭기(8), 피드백 커패시터(10) 및 스위치(SAS)를 포함하는 전하 적분기 회로(4)로서, 상기 피드백 커패시터(10)는 상기 연산 증폭기(8)의 출력 단자와 한 입력 단자 간에 접속되고, 상기 연산 증폭기(8)의 나머지 한 입력 단자는 접지되며, 상기 스위치(SAS)는 상기 연산 증폭기(8)의 피드백 경로의 단락(short circuit)을 제어하는, 전하 적분기 회로(4)와,
    상기 전하 적분기 회로(4)에 접속되어, 상기 전하 적분기 회로(4)의 출력 신호를 수신하는 제 1 입력부 및 기준 전압 VREF과 전기적으로 접속된 제 2 입력부를 갖는 판별 회로(6)와,
    상기 판별 회로(6)의 출력 신호에 따라서 동작하는 인버터 회로를 포함하는 감지 회로.
  25. 연산 증폭기(8), 피드백 커패시터(10) 및 스위치(SAS)를 포함하는 전하 적분기 회로(4)로서, 상기 피드백 커패시터(10)는 상기 연산 증폭기(8)의 출력 단자와 한 입력 단자 간에 접속되고, 상기 연산 증폭기(8)의 나머지 한 입력 단자는 접지되며, 상기 스위치(SAS)는 상기 연산 증폭기(8)의 피드백 경로의 단락을 제어하는, 전하 적분기 회로(4)와,
    상기 전하 적분기 회로(4)에 접속되어, 상기 전하 적분기 회로(4)의 출력 신호를 수신하는 제 1 입력부 및 기준 전압 VREF과 전기적으로 접속된 제 2 입력부를 갖는 판별 회로(6)와,
    상기 판별 회로(6)로부터의 출력 신호(34)를 수신하는 제 3 입력부 및 전원과 결합되는 제 4 입력부를 갖는 인에이블 회로(14)를 포함하는 감지 회로.
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  30. 제 25 항에 있어서,
    상기 전원은 단 펄스(short pulse)를 발생시키는 감지 회로.
  31. 제 25 항 또는 제 30 항에 있어서,
    상기 인에이블(enable) 회로는 AND 회로로서 기능하는 감지 회로.
  32. 제 24 항 또는 제 25 항에 있어서,
    상기 전하 적분기 회로에 결합된 적어도 하나의 강유전성 커패시터, 상기 전하 적분기 회로에 결합된 강유전성 게이트 트랜지스터 및 전하 결합 장치를 더 포함하는 감지 회로.
  33. 제 24 항 또는 제 25 항에 있어서,
    상기 전하 적분기 회로는 복수의 커패시터 소자에 결합된 감지 회로.
  34. 제 33 항에 있어서,
    상기 복수의 커패시터 소자는 강유전성 커패시터 소자를 포함하는 감지 회로.
  35. 제 24 항 또는 제 25 항에 따른 감지 회로를 포함하는 바이오센서.
  36. 제 35 항에 있어서,
    상기 바이오센서는 DNA용 센서로서 기능하는 바이오센서.
  37. 제 35 항에 있어서,
    상기 바이오센서는 지문용 센서로서 기능하는 바이오센서.
  38. 복수의 커패시터 소자에 결합된 전하 적분기 회로 및 판별 회로를 포함하는 감지 회로를 동작시키는 방법으로서,
    상기 복수의 커패시터 소자의 제 1 커패시터를 포함하는 제 1 그룹에 축적된 제 1 전하를 상기 전하 적분기 회로로 이동시키고,
    상기 제 1 전하를 이동시키는 동안, 상기 복수의 커패시터 소자의 제 2 커패시터를 포함하는 제 2 그룹에 축적된 제 2 전하는 상기 전하 적분기 회로로 이동되지 않는 감지 회로 동작 방법.
  39. 제 38 항에 있어서,
    제 1 전하를 이동시키는 적어도 일부의 제 1 기간동안 제 1 신호를 상기 제 1 커패시터에 공급하는 감지 회로 동작 방법.
  40. 제 39 항에 있어서,
    상기 적어도 일부의 제 1 기간동안 제 2 신호를 상기 제 2 커패시터에 공급하는 감지 회로 동작 방법.
  41. 제 40 항에 있어서,
    제 3 신호를 상기 제 1 커패시터와 상기 제 2 커패시터 중 적어도 하나에 공급하는 감지 회로 동작 방법.
  42. 제 41 항에 있어서,
    상기 제 2 커패시터의 분극 상태는 상기 제 2 신호와 상기 제 3 신호에 의해 제어되는 감지 회로 동작 방법.
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