TWI305360B - Sensing circuit, biosensor, and method of operating a sensing circuit - Google Patents

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1305360 ⑴ 玖、發明說明 【發明所屬之技術領域】 本發明係有關感測電路。 【先前技術】 形式通常爲感測放大器的感測電路正被廣泛地使用。 感測放大器被認爲是隨機存取記憶體（Random Access Memory ;簡稱 R A Μ )系統的一極重要組件’而 RAM 系統的功能是對一記憶單元矩陣內的一記憶位元中儲存的 用來代表數位資訊的電壓位準提供辨識及放大。 可將該記憶單元矩陣視爲一儲存電容矩陣，且大部分 現有的感測放大器係基於對該等儲存電容中儲存的電荷之 電壓感測。任何儲存電容兩端的電壓位準對應於電容中儲 存的邏輯狀態或資訊（‘ 0 ’或‘ 1 ’）。在最簡單的感測電 路形式中，係將儲存電容兩端的電壓與一中間値比較，並 將差異放大，以便指示是邏輯狀態‘ 〇 ’或‘ 1 ’儲存在 電容中。然而，當將該資訊傳送到記憶單元時，儲存電容 中只發生小量的電荷重分配，因而記憶單元陣列的任何儲 存電容中儲存在電壓位準是非常低的。因此，感測放大器 很難區分任何記憶單元中儲存的邏輯‘ 0’及邏輯‘ Γ， 且因而必須使用極敏感的高增益放大器，但此時又伴隨著 成本的提高。 也已有人提出一種改良形式的感測電路，其中係比較 以互補形式儲存數位資訊的一對記憶單元，並利用正回授 .-4 - (2) 1305360 來放大這對記憶單元之間發生的微小電壓差。然而，因爲 該電壓差是微小的，所以仍然必須使用極敏感的高增益感 測放大器。 也已知道將 RAM 電路配置爲一鐵電記憶體，其中 係以鐵電電容構成記憶單元的傳統電容。在此種鐵電 RAM 中，邏輯狀態‘ 0 ’或 ‘ 1 ’對應於施加到鐵電電容 兩端的電壓爲零時的電容之極化狀態。 一鐵電電容的一典型特性曲線係示於圖 1。如圖 1 所示，鐵電電容具有兩個極化狀態，且亦呈現介電滞後現 象。如要將此種鐵電電容自一極化狀態切換到另一極化狀 態，則根據該電容的目前極化狀態，必須將量比一電壓 -V〇更負的一負電壓脈波或量比一電壓 Ve更正的一正電 壓脈波施加到記憶單元。因此，若要將諸如邏輯狀態 “ 1 ” 等的資訊寫到該記憶單元，則施加比電壓 -V。更負的量 Vw 之一負寫入脈波，且造成一電荷 Q，！，被儲存在該 記憶單元。係施加量比電壓 Ve更正的一正讀取脈波 VR ，並檢查記憶單元的極化狀態是否有任何切換，而執行對 記億單元的極化狀態的偵測（亦即，儲存了 一電荷 Q，^， 或Q，cr。例如，假設開始時係將邏輯狀態 ‘ 1 ’儲存在記 憶單元中。如圖 1所示，鐵電電容中儲存的電荷因而是 Q，r。施加讀取脈波 VR時，將使該鐵電電容切換極化狀 態，因而.在該讀取脈波停止之後將造成一電荷 Q，<r。電 荷 Q，；，- Q，cr的改變指示了先前在該記憶單元中儲存的 資訊是邏輯狀態‘ 1’。然而，如果開始時係將邏輯狀態 (3) 1305360 ‘ (Γ 儲存在記憶單元中，則施加正讀取脈波 VR時，將 不會使該鐵電電容改變極化狀態。因此，因爲並未發生極 化狀態的改變，所以電荷的改變是極小的，且此種現象指 示先前在該記憶單元中儲存了邏輯狀態‘ 〇 ’。 極化狀態的切換將引起電荷的流出，而一感測放大器 將偵測到電荷的流出。然而，如圖1所示，當施加讀取 脈波 Vr且發生極化狀態的改變時，該鐵電電容中之電 荷已自 Q，！，改變爲 Q，〇,；除非施加量至少比-Vc更負 的一負脈波，否則電荷不會回到 Q ^，。因此，當發生極 化狀態的改變時，開始儲存的邏輯狀態被抹除了，且失掉 了所儲存的資料，且如果後來爲了另一目的而需要該資料 ，則必須再準備該資料。因爲失掉了所儲存的邏輯狀態， 所以此種對記憶單元中的資訊之讀取被稱爲破壞性讀出。 已有人提出將電壓感測感測放大器修改成可感測自鐵 電電容流出的任何電荷，且此種電路係示於圖2之示意 圖° 一般而言，一鐵電動態 Ram記憶單元包含：一位 元線 BL，當自該記憶單元讀取資訊時，該位元線 BL 上的電壓指示了該記憶單元中儲存的邏輯狀態；以及一字 線 WL，用以將讀取信號同時施加到一列的鐵電電容，而 圖 2所不的鐵電電容 Cfe是該列電容中之一個電容。 一放大器（2 )被稱合到位元線 BL，以便回應在讀取記 憶單元_時因極化狀態的任何改變而引起的自鐵電電容流出 的任何電荷，而提供一輸出信號 o/p。提供了被連接到 該位兀線 BL的一位元線基準電容 cBL，且因鐵電電容 (4) 1305360 極化狀態的切換而引起的電荷之改變係反映爲該基準電容 CBL兩端的電壓之改變。該電壓出現在位元線 BL上， 且被放大器（2 )放大，以便提供輸出信號 o/p。 爲了提供輸出信號 Ο/P的有合理量之一擺動，必須 使基準電容 CBL的値保持得較小。此種感測技術的問題 在於：如果鐵電電容 CFE的極化有一切換，則基準電容 Cbl中儲存的電壓將降低字線 WL與位元線 BL 間之 有效電壓。因而將很難如圖1所示之方式使用一較小的 激發或讀取電壓 VR來查詢記憶單元以減少記憶單元陣 列的整體電力消耗。可減小儲存單元的尺寸，而減少基準 電容 CBL的尺寸，但是如果極化狀態的確改變了，則所 儲存的電荷也減少，因而放大器（2 )輸出端上的電壓也 降低，此即意指必須將放大器（2 )作得更敏感，以便使 輸出信號 Ο/P隨著極化狀態的改變而有足夠的改變。 此外，我們知道動態 RAM記憶單元具有記億單元 佈局所固有的且無法降低的位元線電容。當以減小記億單 元的尺寸來減小基準電容 CBL的値，以便在每一位元線 中能獲得較多的記憶單元且獲得較大的整體記憶體容量時 ，可能易於達到記憶體容量的一限制，這是因爲當與基準 電容 CBL比較時，該位元線電容變得較大，且將處於支 配的地位。因而將在讀出期間造成位元線電壓的擺動大幅 減少，因而需要使用極敏感且極高增益的放大器，才能獲 致可靠的讀取，如此又會伴隨著產生較局的成本。 (5) 1305360 【發明內容】 因此，本發明嘗試提供一種改良形式的感測電路，而 在一較佳應用中，該感測電路可增加—RAM系統的記 憶體容量，且亦可減少記憶單元及系統的電力消耗。本發 明亦嘗試提供了一種操作一感測電路的改良式方法。 根據本發明的一第一觀點，提供了一種用來感測一電 容元件中儲存的電荷之感測電路’該感測電路包含被配置 成自一電容元件接收電荷之一電荷積分電路、以及以與該 電荷積分電路串聯之方式耦合的一鑑別電路，該鑑別電路 具有被配置成自該積分電路接收一輸出信號之一第一輸入 端、以及被配置成接收一基準電壓信號之一第二輸入端。 該電荷積分電路可包含：一放大器；被耦合於該放大 器的一輸入端與一輸出端間之一回授電容，用以儲存自該 電容元件接收的電荷；被耦合到該回授電容的一端之第一 切換裝置，用以將該一端連接到一第一電源；以及被耦合 到該回授電容的另一端之第二切換裝置，用以將該另一端 連接到一另外的電源。 在一替代配置中，該鑑別電路包含一反相電路，該反 相電路被配置成：當來自該積分電路的一輸出信號之量超 過一基準値時，提供自一第—位準改變至不同於該第一位 準的一第二位準之一輸出信號。 根據本發明的一第二觀點，提供了一種操作一感測電 路之方法’該感測電路包含一電荷積分電路，該電荷積分 電路係以串聯之方式與一鑑別電路耦合，且被配置成接收 (6) 1305360 分別係用來儲存一電荷的—陣列的電容元件的一電容元件 中儲存的一電荷，該方法包含‘下列步驟··將—第—脈波信 號施加到該陣列中之該電容元件及所選擇之其他電容元件 •’將一第二脈波信號施加到該陣列中之該電容元件及所選 擇之其他電容元件；以及將第三及第四脈波信號施加到該 陣列中之所選擇之其他電容元件；其中該第一、第二、第 三、及第四脈波信號被配置成使該電容元件中儲存的電荷 被傳輸到該電荷積分電路但並不會使該等其他電容元件中 儲存的電荷被傳輸到該電荷積分電路。 本發明亦提供了一種設有根據本發明的該第一觀點的 一感測電路或根據本發明的該第二觀點的一方法而操作之 隨機存取記憶體電路、或諸如一 DNA感測器或一指紋 感測器等的一生物感測器（b i 〇 s e n s 〇 r )、或諸如一相機或 顯微鏡等的一電荷耦合裝置。 【實施方式】 請參閱圖3 ’根據本發明的—感測電路包含一積分 電路（4)，該積分電路（4)係以串聯之方式與一鑑別電 路（6)耦合。積分電路（4)包含一放大器（8)，該放 大器（8)具有一回授電容（10)、以及以並聯方式與該 回授電容（10 )連接之切換裝置SAS。 放大器（8 )具有可經由第一切換裝置B L S而被親 α到一鐵電R A Μ目己憶單兀（1 2 )之一第一反相輸入端 、以及被連接到接地點之一第二非反相輸入端。 -9- (7) 1305360 在所示的實施例中，鑑別電路（6 )包含一比較器’ 該比較器具有被耦合到電荷積分器（4 )的輸出端之一第 —輸入端、以及被連接到一基準電壓源 VREF之一第二 輸入端。鑑別器（6 )的輸出端係經.由一起動電路（1 4 ) 及一緩衝電路（1 6 )而耦合到一設有輸出邏輯的輸出端（ 18) 〇 起動電路（14)的形式爲一邏輯“及”電路，該邏 輯“及”電路具有被連接成自鑑別器（6)接收一輸出信 號之一輸入端、以及被耦合成接收一起動信號SEN之一 第二輸入端。 RAM ( 12)包含一矩陣陣列的被配置成若干列及若干 行之記憶單元，且可沿著選擇性地連接到該陣列的記憶單 元之若干字線及位元線而施加適當的信號，而選擇性地定 址到該陣列的任何記憶單元。爲了簡化圖式，圖 3中只 示出一列的此種記憶單元。由此圖可看出，在本質上，該 陣列的每一列包含被連接到一位元線 B L的若干鐵電電 容 CFE，且由於記憶單元的固有佈局，所以該陣列的每一 列亦包含一位元線電容 C !。該列的每一記憶單元也被連 接到一各別的字線 WL。可以一種循序之方式查詢 RAM (1 2 )的每一記憶單元，以便決定每一記憶單元中儲存的 邏輯狀態，且因而在使用上’於任何時點上可將 Ram ( 12 )視爲包含一現用記憶單元（20 )、以及諸如圖3所 示該列的記憶單元中之非現用記億單元（2 2 )等的若干非 現用記憶單元。 -10 - (8) 1305360 如圖4所示’現用記憶單元（2 0 )的字線WL被 連接到一丨g號源（2 4 ) ’ is號源（24 )可供應‘‘字現用讀 取 W A R及“子現用易入” w A W信號。該等非現用記 1思單兀（2 2 )被其各別的字線連接到—信號源（2 6 )，信 號源（2 6 )可將“字非現用讀取” w〗R及“字非現用寫 入” WIW信號供應到該等非現用記憶單元（22 )的字線 〇 切換裝置BLS與RAM ( 12 )間之—節點（28 )係 經由另一切換裝置B L S而被耦合到形式爲—信號源（3 〇 )的一位元線驅動電路’係將該信號源（3 0 )用來預充電 或將資料寫到RAM ( 1 2 )的記憶單元。信號源（3 〇 )可 選擇性地將“位元非現用讀取” B I R、“位元非現用寫入” BIW、“位元現用讀取’’ BAR、及“位元現用寫入，，BAW 信號經由切換裝置 BLD而供應到該 ram的位元線 BL。 圖 3之示意圖中係將切換裝置 SAS、BLS、及 BLD示爲接觸開關，但是實際上係由諸如 MOSFET或 薄膜電晶體等的任何適用的固態切換裝置構成這些開關。 本發明之感測電路係基於將自現用記憶單元（20 )接 收的電荷積分之一運算放大器。因爲該運算放大器的輸入 端是被耦合到接地點，所以也有效地將位元線電壓箝位在 虛擬接地電壓。此種方式將鐵電電容兩端上的電壓擺動最 大化，且因而當現用記憶單元的極化有一切換時，會自現 用記憶單元（2 0 )輸出電荷。由於位元線 B L上的電壓被 -11 - (9) 13〇5360 有效地固定在虛擬接地電壓，所以位元線電容的效應降低 了，且不再處於支配的地位。因此，可將電荷積分器（4 )的回授電容（1 0 )選擇成具有極小的電容値，因而將電 荷增加到電壓轉換增益，並提供了良好的電路敏感度。 在作業中，首先該切換裝置 B L S將開啓，且該切換 裝置 BLD將閉合，而且位元現用寫入 BAW信號將自 信號源（3 0 )而被傳送到位元線 B L。在此同時，信號源 (26 )將字非現用寫入 WIW信號傳送到非現用記憶單 元（22 )的字線，且將字現用寫入 WAW信號傳送到現 用記憶單元（20 )的字線。在現用記憶單元（20 )的字線 與位元線之間施加的兩個寫入信號 BAW與 WAW的組 合之電壓量比圖1所示之電壓-Vc更負，因而係以一 電荷 Q，1，之形式將資料儲存在該現用記憶單元中，且在 信號 BAW及 WAW停止時係將零電壓施加到該現用記 億單元兩端。 一典型讀取週期的一時序圖係示於圖 4。爲了要讀 取所儲存的資料，首先將切換裝置 SAS閉合而進行放電 ，因而重定電荷積分器（4)的回授電容（1〇)。該切換 裝置 SAS保持閉合，直到圖 4所示之時間 A及圖 4 所示之長間長度 A至 B是開啓切換裝置 SAS所需之 時間長度爲止。在時間 A不久之前的時間 C上，先前 閉合而將信號源（3 0 )耦合到 RAM ( 12 )的切換裝置 B LD現在開啓了，而使該位元線自信號源（3 0 )斷開， 且現在切換裝置 BLS閉合，而將放大器（8)的第一或 -12- (10) 1305360 非反相輸入端耦合到 R a Μ ( 1 2 )的位元線 B L，且因而 耦I合到現用記億單元（2 0 )。圖 4中不出切換裝置 SAS、BLS'及 BLD的作業之這些時序。 電荷積分可自切換裝置 SAS開啓的時間 Β開始，. 且持續下去，直到切換裝置 SAS再度閉合而重定電容（ 1 〇 )的時間爲止。圖 4中係以時間 D之形式示出切換 裝置 S A S的閉合時序。然而’考慮到圖 1所示的鐵電 電容 CFE的特性曲線時，必須要激發該鐵電電容，以便 決定是否有極化狀態的一切換。將信號 WAR及 BAR 施加到現用記憶單元（20)，並將信號 WIR及 BIR施 加到非現用記憶單元（22 )，即可達到上述的目的。這些 信號的波形及時序亦係示於圖 4。 該 RAM實際上包含一矩陣陣列的記憶單元，且圖 3 中實際上只示出該矩陣陣列的一列。因此，當在任何 特定時點上使該陣列的一位元線及一字線成爲現用時，該 RAM將在本質上包含一現用記憶單元及三種形式的非現 用記憶單元。 在現用位元線與字線間之交越點上之記憶單元變成一 現用記億單元。一個例子是圖3所示的該列記憶單元之 現用記憶單元（2 0 )’該現用記憶單元（2 0 )是在現用字 線 WL與現用位元線 BL的交越點上。然而，該 RAM 亦包含在該現用位元線上保持非現用狀態的記憶單元’這 是因爲該等位元線的各別字線是非現用的（在一非現用位 元線與現用字線間之接越點上的非現用記億單元），例如 -13- (11) 1305360 圖 3所示之非現用記憶單元（22 )。此外，該 RAM 將包含被耦合到現用字線的非現用記億單元，這是因爲該 等記億單元的位元線是非現用的（在一現用字線與非現用 位元線間之接越點上的非現用記憶單元），例如該陣列的 另一列中被耦合到字線 WL之記憶單元（圖 3中未示 出）。此外’該 RAM將包含在一非現用字線與一非現 用位元線的交越點上之非現用記憶單元，例如該陣列的另 一列中並未被耦合到現用字線 W L 之記憶單元（圖 3 中未7Γ：出）。 對於該 RAM中在一現用位元線與一非現用字線的 交越點上之非現用記憶單元而言，例如對於圖 3所示的 該列記憶單元之非現用記憶單元（22 )而言，係將信號 BAR及 WIR分別施加到這些記憶單元的位元線及字線 〇 對於該 RAM 中在一非現用位元線與一非現用字線 的交越點上之非現用記憶單元而言，係將信號 BIR及 WIR分別施加到這些記憶單元的位元線及字線。 對於該 RAM 中在一非現用位元線與一現用字線的 交越點上之非現用記憶單元而言，係將信號 BIR 及 WAR分別施加到這些記憶單元的位元線及字線。 如圖 4所示，信號 W1R是在整個感測週期中被施 加的一固定位準之信號。信號 BIR是在電荷積分的整個 期間（亦即，在切換裝置 S A S保持開啓狀態的期間，而 在圖 4中係示爲期間 B至 D )中被施加到非現用記憶 -14 * (12) (12)l3〇S360 韋元（22 )的一脈波。在圖4所示之例子中，信號 BIR 具有大約 1 〇〇微秒的一持續時間，該持續時間係自感測 週期開始之後的大約 30微秒直到感測週期終止之前的 大約 2 0微秒。在電荷積分期間結束之前不久，即施加 該信號 BIR，且在電荷積分期間結束之後不久，即終止 該信號 BI，而在整個感測週期中，非現用記憶單元的位 元線與字線間之電壓是穩定的。如圖 4 所示，信號 BAR-WIR、BIR-WAR、及 BIR-WIR 的組合分別提供了 在整個電荷積分期間於所有非現用記憶單元的位元線與字 線間之量爲 X的一電壓’且該値 X係小於圖1所示 的電壓 v e，因而這些記憶單元在電荷積分期間 B至 D 的持續時間中都保持在非現用狀態。 信號 BAR與信號 BIR類似，也是一脈波信號， 且該脈波信號在同時且在與脈波信號 BIR被施加到非現 用記憶單元（22 )的位元線的相同持續時間中被施加到現 用記憶單元的位元線。然而，脈波信號 BAR與脈波信 號 BIR有相反的極性。因爲同時且在相同的持續時間中· 施加脈波信號 BIR及 BAR，所以此即意指：可方便地 自共同的信號源（3 0 )供應這些脈波信號，且係經由一反 相器而傳送其中一個脈波信號，以便提供相反極性的兩個 脈波信號。此種方式有助於儘量減少對該感測電路的信號 源之電路需求。 對於圖 3所示之位於一現用位元線 BL及一現用 字線 W L的交越點上之現用記憶單元（2 0 )而言’係將 (13) 1305360 脈波信號BAR自信號源（3 0 )施加到該位元線，並將 脈波信號 WAR自信號源（24 )施加到該字線。信號 BAR是在整個電荷積分期間（亦即，在至少爲切換裝置 SAS保持開啓狀態的期間，且圖4中示爲期間B至 D )被施加到現用記憶單元（2 0 )的持續時間大約爲！ 〇 〇 微秒的一脈波。在圖 4所示之例子中，信號 WAR具 有大約 5 0微秒的一期間。 在切換裝置 SAS開啓之後（亦即，實際上在電荷積 分期間開始時），幾乎立即將脈波信號 WAR施加到現 用記憶單元（20 )的字線。信號脈波 WAR被配置成具 有大約 5 0微秒的一持續時間，且在切換裝置 S A S開 啓之前’信號脈波 W A R係出現在位元線 B L上。信號 脈波 WAR-BAR 的組合因而在感測週期的信號脈波 W A R之持續時間中，使圖 4所示的一電壓 Y被施加 到現用記憶單元（2 0 )。電壓 Y超過圖 1所示之電壓 Vc，且因而足以激發該現用記憶單元的鐵電電容，並使該 電容改變極化狀態。因爲幾乎係在電荷積分期間開始的同 時將信號 WAR施加到該現用記憶單元，所以可在足夠 長的一期間中激發該鐵電電容，以便確保可完成電荷的轉 移。在所示的例子中，脈波信號 WAR具有 5 0微秒的 一持續時間，因而在感測週期中留有足夠的時間將一感測 起動脈波 SEN施加到起動電路（1 4 )，且有足夠的時間 以爲下一週期準備好之方式來操作切換裝置IAS、BLS、 及 BLD。然而，我們當了解，雖然圖 4中示出某些特 (14) 1305360 定的時序及脈波持續時間，但是這些只是舉例，且可能獲 致更快速的時序’並且因而可獲致一更簡潔的感測週期。 此外，亦可使用電荷積分電路（4 )中之一較快速的放大 器及（或）具有一較快速的響應時序之一鐵電材料。 至於各脈波時序’圖4中示出感測脈波S EN係發 生在信號脈波WAR停止之後不久的一時序N。因爲極 化有一改變’所以等於圖1所示電荷Q，〇，- Q，，，的改 變的電荷Q之一淨量流進了積分電路（4)的電容（10 )中。當電荷轉移完成了，且電荷積分電路（4 )的輸出 端（32 )上之電壓V0UT已達到了 一穩定狀態之情況時 ，係由下列公式表示該電壓 VOUT: 其中 是在放大器（8 )的非反相輸入端上的輸入補償 電壓’且 Cfb是回授電容（1 〇 )的値。如前文所述，可 將 保持在虛擬接地電壓，且固有的位元線電容的値 並不處於支配的地位，因而可將回授電容（10)的値 Cfb作得非常小。因此，對於較小的 Q値而言，可在 輸出電壓 ν〇υτ中得到一較大的擺動。圖 4 中亦示出 發生在電荷積分器（4)的輸出端（32)上之電壓 V0UT 的改變。在電荷積分期間開始時，電壓 V0UT係處於虛 擬接地電壓’且自現用記憶單元（2 0 )傳送出並流入電容 (]0 )的電荷之改變使電荷積分器的輸出電壓變爲負値。 -17- (15) 1305360 電荷積分器輸出電壓_變爲負値的程度係取決於現用記憶單 元（2 0 )中儲存的是〜邏輯‘〗，或一邏輯‘ 0，。如果一 邏輯‘ 1 ’被儲存’則電壓 V 〇 υ τ變得比一邏輯1 (T被 儲存時的電壓更負’這是因爲在邏輯 Μ，的情形中現用 記憶單元的極化狀態有一改變，且因而有一較大淨量的電 荷流到電容（10)並將電容（10)充電。然而，在任何一 種情形中，在感測週期中較快速地完成電荷轉移，且如圖 4所示，輸出電壓 νουι·根據一儲存的邏輯‘(Γ 或一 邏輯‘ 1 ’而採用兩個穩態負値中之一負値。因此，可在 完成電荷轉移之後的任何時間上施加感測脈波 S EN，且 輸出電壓 V0Ut已採用這些穩態値中之一·値或另一値。 因此，亦可在信號脈波 WAR終止之前（如圖 4 中之 時序 Μ所示）施加該信號脈波，因而可使感測週期的時 間長度有一整體的縮短。在鑑別器（6 )的比較電路中將 輸出電壓 V0Ut與電壓 VREF比較，且鑑別器（6 )的 輸出端（34)上之電壓被配置成：當輸出端（32)上的電 壓超過電壓 VREF時爲 +V伏’且當輸出端（32 )上 的電壓低於電壓 VREF時爲-V伏。因此’當發生極化 狀態的一改變時，縱使針對自現用記億單元傳送的電荷 Q之較小値，也會得到在輸出端（34)上的一極正之擺 動。 輸出端（34)上的 +V電壓被傳送到形式爲一邏輯 “及”電路的起動電路（〗4 )之一輸入端。該邏輯“及” 電路的另一輸入端自電壓源 SEN接收一信號’且該信號_ (16) 1305360 的形式爲在積分期間發生的一短脈波。因此，量爲 +V 的一脈波發生在起動電路（]4 )的輸出端，且該脈波係經 由緩衝電路（]6 )而被傳送到輸出端（；ι 8 ) ^ 雖然圖 3中示出一邏輯“及”電路，但是亦可以諸 如邏輯“反或”電路及反相器的一組合等的其他電路組 態來提供邏輯“及”的功能。 自前文中的說明將可了解，縱使針對極小的 Q 値， 也會在輸出端（1 8 )上提供現用記憶單元的極性改變及現 用記憶單元的邏輯狀態改變之一極正的指示。此外，因爲 使用了基於電荷積分的一感測放大器，所以當發生極性改 變時，現用記憶單元的字線與位元線間之有效電壓並不會 降低，且因而可使用一較低的激發電壓，而可降低電力消 耗。此外，因爲位元線電壓被有效地箝位在虛擬接地電壓 ，所以當發生極性切換時，可將鐵電電容兩端上的電壓擺 動最大化，並因而將輸出電荷最大化。此外，當位元線電 壓是固定的時，減小了固有的位元線電容之效應，此即意 指：可將積分感測放大器的回授電容之値作得小許多’以 便也將電荷至電壓之轉換增益最大化。 在圖 3所示之實施例中，當發生電荷積分時，電荷 積分器（4 )的輸出電壓變爲負値’因而必須將鑑別電路 (6 )設計成可處理負輸入電壓。必須也以一負電壓之方 式提供基準電壓 VREF，因而增加了整體電路設計的複雜 性。圖 5示出電荷積分器（4 )的一替代實施例’該電 荷積分器（4 )提供了將在該電荷積分器的輸出端上提供 -19 - (17) 1305360 的一正電壓 ν〇υτ，因而確保必然會將一正電壓施加到鑑 別電路（6 )。此種方式也能夠以一正電壓之方式提供基 準電壓 VREp，而簡化了整體電路的設計。 圖5所示之電荷積分器（4 )包含放大器（8 )及回 授電容（1 〇 )。放大器（8 )係以與圖3所示實施例相 同之方式被耦合到該電路的字線及位元線。然而’在此實 施例中’並未設有重定切換裝置 S A S，而是代之以將電 容（1 0 )的每—端經由各別的預充電切換裝置 V p R E 1及 V p R e 2而耦合到適當的供應電壓源’該等供應電壓源可將 電荷積分器的輸出端及鑑別器（6 )的非反相輸入端預充 電至一正電壓。可方便地將 VpREl及 VPRE2分別輔合 到虛擬接地端及該感測電路的正供應電壓 VDD。 在作業中，當在一感測週期開始之前即先重定圖 5 所示之電荷積分器（4)時’切.換裝置 VPRE1及 VpRE2 都閉合。電容（10)的一端經由切換裝置 VPRE)而連接 到虛擬接地端，且該電容的另一端及該電荷積分器的輸出 端係被耦合到該正供應電壓 v D D。在該實施例中，輸出 電壓因而被預充電至供應電壓 VDD。 圖6示出在本實施例的一感測週期中的電荷積分器 輸出端上之電壓 ν〇υτ。當切換裝置 VPREi及 vPRE2開 啓且電荷積分週期開始時’將電容（1 0 )充電的現用記憶 單元的電荷之改變造成電荷積分器（4)的輸出電壓 V0UT之一負擺動。然而’因爲已將電壓V0UT預充電至 正供應電壓 V D D，所以輸出電壓 V Ο U T如圖 6所示 (18) 1305360 的在整個感測週期中都保持正値。本實施例被視爲特別有 $女益’這是因爲該實施例可讓感測電路單獨在正電壓信號 T作業，因而大幅簡化了整體電路的設計。 . 已參照一 RAM陣列的一單一位元線而說明了本發 明。然而’我們當了解，亦可將該積分感測放大器連接到 一組位元線，且係由一多工器電路控制對任何位元線的選 擇。因而可配合高容量的非揮發性記憶體電路而使用本發 明’並同時提供低電力消耗。因此，特別適合配合諸如膝 · 上型電腦等利用整合式電壓源來操作的可攜式輕量設備而 使用本發明。此外，亦可配合主動式或被動式矩陣鐵電 RAM而使用積分感測放大器。 _ 因爲本發明提供了極有效率的電荷至電壓轉換，所以 亦可將本發明用於諸如其中包括偵測係基於將一電荷儲存 在一電極的這類指紋感測器及 DNA感測器的生物感測 器、以及諸如 CCD相機及顯微鏡等的電荷耦合裝置等 需要感測電荷位準的極小改變之任何應用。 φ 係以舉例之方式提供前文中之說明，且熟習此項技術 者當可了解，在不脫離本發明的範圍下，可作出各種修改 。例如’在所述之實施例中，該鑑別器包含一比較器電路 。然而，亦可使用一反相器電路，此時係將反相器的輸出 配置成··當自電荷積分器電路接收一超過一基準値的輸出 柄號時’該輸出係在兩個位準之間切換。可將_該反相器的 輸出配置成：當超過該基準値時，該輸出係自一高位準切 換到一低位準，反之亦然。 -21 - (19) 1305360 【圖式簡單說明〕 前文中已參照僅供舉例的各附圖而說明了本發明’這 些附圖有： 圖 1 示出一鐵電電容的一典型特性曲線； 圖 2示出配合一鐵電記憶體而使用的一電壓感測式 感測放大器；

圖 3示出用來偵測一鐵電記憶體中儲存的資料之一 電路，且該電路設有根據本發明的一感測電路； 圖4示出根據本發明的一感測電路的作業之波形時 序圖； 圖 5不出用於圖3所示電路的一電荷積分器電路 之一替代實施例；以及 圖 6不出在一感測週期中的圖 5所示電荷積分器 之輸出電壓。

【主要元件對照表】 2,8 放大器 4 積分電路 6 鑑別電路 1 0 回授電容 12 鐵電 RA 14 起動電路 1 6 緩衝電路 記憶單元 -22 - 1305360 (20) 1 8,32,34 輸出端 20 現用記憶單元 22 非現用記憶單元 24,26,3 0 信號源 28 節點

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Claims (1)

1305360 _____ 受月日修正替換頁 拾、申請專利範圍 附件4A 第92 1 1 7456號專利申請案 中文申請專利範圍替換本： 民國97年7月21日修正 1. 一種用來感測一電容元件中儲存的電荷之感測電 路’包含被配置成自一電容元件接收電荷之一電荷積分電 路、以及以與該電荷積分電路串聯之方式耦合的一鑑別電 路’該鑑別電路具有被配置成自該積分電路接收一輸出信 號之一第一輸入端、以及被配置成接收一基準電壓信號之 一第二輸入端。 2. 如申請專利範圍第 1項之感測電路，其中該電 荷積分電路包含：一放大器；被親合於該放大器的一輸入 端與一輸出端間之一回授電容，用以儲存自該電容元件接 收的電荷；被耦合到該回授電容的一端之第_切換裝置， 用以將該一端連接到一第一供應電源；以及被耦合到該回 授電容的另一端之第二切換裝置，’用以將該另一端連接到 一另外的供應電源。 3. 如申請專利範圍第 1項之感測電路，其中該鑑 別電路包含一比較電路，該比較電路具有被配置成自該積 分電路接收該輸出信號之一第一輸入端、以及被配置成接 收該基準電壓信號之一第二輸入端。 4.如申請專利範圍第 1項之感測電路，其中該鑑 1305360 年月曰修 _^7, 7. ---J 別電路包含一反相電路，該反相電路被配置成：當來自該 積分電路的該輸出信號之量超過該基準電壓信號時，提供 自一第一位準改變至不同於該第一位準的一第二位準之一 輸出信號。 5. 如申請專利範圍第 1項之感測電路，包含一起 動電路，該起動電路被配置成：在一第一輸入端上接收來 自該鑑別電路的一輸出信號，並回應在一第二輸入端上接 收的另一信號，而提供一用來指示該電容元件上的電荷之 ~輸出信號。 6. 如申請專利範圍第 1項之感測電路，其中該電 容兀件包含一鐵電電容、一鐵電鬧極電晶體、一電荷親合 裝置、或一用來儲存電荷之電極。 7. 一種生物感測器，其中當電容元件包含一用來儲 存電荷的電極時，該生物感測器包含一根據申請專利範圍 第 1至 6項中之任一項的感測電路。 8. 如申請專利範圍第 7項之生物感測器，包含一 DNA感測器。 9. 如申請專利範圍第 7項之生物感測器，包含一 指紋感測器。 1 0 . —種操作一感測電路之方法，該感測電路包含一 電荷積分電路，該電荷積分電路係以串聯之方式與一鑑別 電路耦合，且被配置成接收分別係用來儲存電荷的一電容 元件陣列的一電容元件中儲存的一電荷，該方法包含下列 步驟：將一第一脈波信號施加到該陣列中之該電容元件及 -2- 1305360 if.；：]日妗.「L暫埯頁ϊ 191». 7^_2.L…一^一—」 所選擇之其他電容元件；將一第二脈波信號施加到該陣列 中之該電容元件及所選擇之其他電容元件；以及將第三及 第四脈波信號施加到該陣列中之所選擇之其他電容元件； 其中該第一、第二、第三、及第四脈波信號被配置成使該 電容元件中儲存的電荷被傳輸到該電荷積分電路但並不會 使該等其他電容元件中儲存的電荷被傳輸到該電荷積分電 路。 1 1.如申請專利範圍第 10項之方法，其中係自一 共同的信號源提供該第二及第三脈波信號’且係經由—反 相電路而提供其中一個信號。 12.如申請專利範圍第 10項之方法，其中該第一 脈波信號具有比該第二脈波信號短的一持續時間。 i 3 .如申請專利範圍第 1 0項之方法，其中該等電 容元件被選擇成包含鐵電電容兀件’且該第一及弟一脈波 信號被配置成使該電容元件自一第一極化狀態改變至一第 二極化狀態，以便將電荷傳送到該電荷積分電路。 14.如申請專利範圍第10項之方法，其中該電荷 積分電路被選擇成包含一放大器’該放大器具有被耦合於 該放大器的一輸入端與一輸出端間之一回授電容’且其中 提供了用來將該回授電容的一端耦合到一第一供應電源之 第一切換裝置、以及用來將該回授電容的另一端稱合到一 另外的供應電源之第二切換裝置。 1 5 .如申請專利範圍第1 4項之方法，其中該第一 供應電源被選擇成係爲虛擬接地端，且該另外的供應電源 -3- 1305360 年月曰修正替換頁 Q7. 7. 2,1..…〜」 被選擇成係爲一正供應電壓，且其中該方法包含下列步驟 :在開始一感測週期之前，先閉合該第一及第二切換裝置 ，以便將該電荷積分電路的一輸出端預充電至該正供應電 壓。 1 6 ·如申請專利範圍第1 〇項之方法，其中該鑑別 電路被選擇成包含一比較電路，該比較電路具有被配置成 自該積分電路接收一輸出信號之一第一輸入端、以及被配 置成接收一基準電壓信號之一第二輸入端。 17.如申請專利範圍第10項之方法，其中該鑑別 電路被選擇成包含一反相電路，該反相電路被配置成：當 來自該積分電路的一輸出信號之量超過一基準値時，提供 自一第一位準改變至小於該第一位準的一第二位準之一輸 出信號。 1 8 ·如申請專利範圍第丨〇項之方法，包含下列步 驟：提供第一切換裝置，用以將該電荷積分電路的一輸入 端選擇性地稱合到該電容元件。 1 9.如申請專利範圍第1 〇項之方法，包含下列步 驟：提供另外的切換裝置，用以將該第一切換裝置耦合到 一位元線驅動電路。 20.如申請專利範圍第 1〇項之方法，包含下列步 驟：將一輸出信號自該鑑別電路傳送到一起動電路的一第 一輸入端’並將一另外的信號提供到該起動電路的一第二 輸入端’因而回應該另外的信號而提供用來指示該電容元 件上的電荷之一輸出信號。 -4- 1305360 年月曰修 21.如申請專利範圍第 20項之方法，包含下列步 驟：在將電壓脈波施加到鐵電電容兩端的期間，將該另外 的信號提供到該起動電路。