JP2005135558A - 強誘電体メモリ装置及び電子機器 - Google Patents

Abstract

【課題】 強誘電体キャパシタ特性の劣化が少ない強誘電体メモリ装置を提供する。
【解決手段】
リング状に直列に接続された複数の強誘電体キャパシタを有する第１の強誘電体キャパシタ群と、第１の強誘電体キャパシタ群のうちのいずれかの強誘電体キャパシタを、第１のビット線及び第１のプレート線に電気的に接続するか否かを切り換える切換手段とを備えた強誘電体メモリ装置。切換手段は、第１の強誘電体キャパシタ群のうちの第１の強誘電体キャパシタの一端との第１のビット線と間に設けられた第１のスイッチと、第１の強誘電体キャパシタに隣接する第２の強誘電体キャパシタの一端及び第１の強誘電体キャパシタの他端と第１のプレート線との間に設けられた第２のスイッチと、第２の強誘電体キャパシタの他端と第１のビット線との間に設けられた第３のスイッチとを有することが好ましい。
【選択図】 図２

Description

本発明は強誘電体メモリ装置及び電子機器に関する。

従来の強誘電体メモリとして、特開平４−４２４９８号公報（特許文献１）に開示されたものがある。
特開平４−４２４９８号公報

しかしながら特許文献１に開示された従来の強誘電体メモリでは、選択されたメモリセルと同じプレート線に接続された非選択のメモリセル内の強誘電体キャパシタに対して所定の電圧がかかってしまう。当該所定の電圧は、メモリセル内のセルトランジスタのジャンクション容量によっては、駆動電圧の５分の１程度といった大きさになる場合もある。したがって、従来の強誘電体メモリでは、当該非選択のメモリセル内の強誘電体キャパシタに記録された分極情報が徐々に劣化し、破壊されるという問題が生じていた。

よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記目的を達成するため、本発明の第１の形態によれば、第１のビット線と第１のプレート線とを備えた強誘電体メモリ装置であって、リング状に直列に接続された複数の強誘電体キャパシタを有する第１の強誘電体キャパシタ群と、前記第１の強誘電体キャパシタ群のうちのいずれかの強誘電体キャパシタを、前記第１のビット線及び前記第１のプレート線に電気的に接続するか否かを切り換える切換手段と、からなるブロックを備えたことを特徴とする強誘電体メモリ装置を提供する。

かかる構成によれば、選択強誘電体キャパシタは、ビット線およびプレート線に対して、残りの非選択強誘電体キャパシタと並列に接続されることとなる。また、当該残りの非選択強誘電体キャパシタは互いに直列に接続されるため、個々の非選択強誘電体キャパシタにかかる電圧はきわめて小さくなる。すなわち、強誘電体キャパシタを構成する強誘電体にかかる電界をきわめて小さくすることができるため、強誘電体キャパシタの劣化を抑えることができる。

また、選択強誘電体キャパシタに対する読み出し動作時及び／又は書き込み動作時に、プレート線に接続される強誘電体キャパシタの容量は、選択強誘電体キャパシタの容量と略等しい。したがって、プレート線の負荷をきわめて小さくすることができるため、強誘電体メモリ装置を高速に動作させることができる。

また、かかる構成によれば、選択強誘電体キャパシタに対してのみプレート線から電圧が供給されるため、所定の強誘電体キャパシタに対してランダムアクセスすることができる。したがって、不要な充放電電流を低減させることができるため、低消費電力な強誘電体メモリ装置を提供することができる。

なお、選択強誘電体キャパシタとは、データの読み出し動作時又は書き込み動作時に当該動作の対象となる強誘電体キャパシタをいい、非選択強誘電体キャパシタとは、データの読み出し動作時又は書き込み動作時に当該動作の対象にならない強誘電体キャパシタをいう。

また、前記複数の強誘電体キャパシタはそれぞれ一端と他端とを有しており、前記切換手段は、前記第１の強誘電体キャパシタ群のうちの第１の強誘電体キャパシタの前記一端との前記第１のビット線と間に設けられた第１のスイッチと、前記第１の強誘電体キャパシタに隣接する第２の強誘電体キャパシタの前記一端及び前記第１の強誘電体キャパシタの前記他端と前記第１のプレート線との間に設けられた第２のスイッチと、前記第２の強誘電体キャパシタの前記他端と前記第１のビット線との間に設けられた第３のスイッチとを有する前記ブロックを備えることが好ましい。この場合、当該強誘電体メモリ装置は、前記第１の強誘電体キャパシタを選択する場合に、前記第１のスイッチ及び前記第２のスイッチを導通させ、前記第２の強誘電体キャパシタを選択する場合に、前記第２のスイッチ及び前記第３のスイッチを導通させる手段を有する前記ブロックをさらに備えるのが好ましい。

かかる構成によれば、強誘電体キャパシタアレイにおける強誘電体キャパシタの数とスイッチの数が略同数となる。すなわち、強誘電体キャパシタの数に対するスイッチの数が、１トランジスタ１キャパシタの構成と略同じとなる。したがって、強誘電体キャパシタアレイの面積を小さくすることができるため、強誘電体メモリ装置を高集積化できるとともに、安価な強誘電体メモリ装置を提供することができる。

また、当該強誘電体メモリ装置は、第２のビット線をさらに備え、前記ブロックにおける前記切換手段は、前記第１の強誘電体キャパシタ群のうちのいずれかの強誘電体キャパシタを、前記第１のビット線及び前記第１のプレート線、又は前記第２のビット線及び前記第１のプレート線に電気的に接続するか否かを切り換えることが好ましい。ここで、前記切換手段は、前記第１の強誘電体キャパシタ群のうちの第３の強誘電体キャパシタの前記一端と前記第２のビット線とを電気的に接続するか否かを切り換える第４のスイッチと、前記第３の強誘電体キャパシタの前記他端と前記第１のプレート線とを電気的に接続するか否かを切り換える第５のスイッチとを有することが好ましい。

かかる構成によれば、リング状に直列に接続された強誘電体キャパシタを容易に構成できるとともに、ビット線の負荷を低減させることができる。

また、当該強誘電体メモリ装置は、複数の前記ブロックを有し、各々の前記ブロックを構成する各々の前記ビット線及び前記プレート線はそれぞれの前記ブロックごとに独立して、すなわちそれぞれ配置され、各々の前記ブロックにおいて、同一の前記プレート線に接続され、異なった前記ビット線に接続される２つの強誘電体キャパシタを同時に選択することが好ましい。

かかる構成によれば、それぞれのブロックにつき２つの強誘電体キャパシタのが２つのビット線に接続されるので、当該２つの強誘電体キャパシタに記録されたデータを相補のデータとし、当該２つのビット線を相補のビット線として安定な動作を実現することができる。

また、当該強誘電体メモリ装置は、複数の前記ブロックを有し、隣接する前記ブロックを構成する前記ビット線のうち１本ずつが共有され、前記プレート線はそれぞれの前記ブロックごとに独立して配置され、各１つの前記ブロックにつき、１つの強誘電体キャパシタのみを同時に選択することが好ましい。

かかる構成によれば、隣接するブロックにおける２本のビット線が共有される構成となる。したがって、強誘電体キャパシタアレイの面積をさらに低減させることができるとともに、容易にビット線を制御することができる。

本発明の第２の形態によれば、ビット線とプレート線とを備えた強誘電体メモリ装置であって、直列に接続された複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタの一端に直列に接続された第１のダミーキャパシタと、前記複数の強誘電体キャパシタの他端に直列に接続された第２のダミーキャパシタと、前記複数の強誘電体キャパシタのうちのいずれかの強誘電体キャパシタを、前記ビット線及び前記プレート線に電気的に接続するか否かを切り換える切換手段と、を備えたことを特徴とする強誘電体メモリ装置を提供する。

かかる構成によれば、選択強誘電体キャパシタは、ビット線またはプレート線に対して、残りの非選択強誘電体キャパシタ及びダミーキャパシタと並列に接続されることとなる。したがって、非選択強誘電体キャパシタの端部であっても、第１の形態に係る強誘電体メモリ装置と同様に、個々の非選択強誘電体キャパシタにかかる電圧はきわめて小さくなる。すなわち、強誘電体キャパシタを構成する強誘電体にかかる電界をきわめて小さくすることができるため、強誘電体キャパシタの劣化を抑えることができる。

また、当該強誘電体メモリ装置は、前記ダミーキャパシタが、互いに直列に接続された複数の強誘電体キャパシタであってもよい。

かかる構成によれば、ダミーキャパシタを、メモリセルの強誘電体キャパシタと全く同一の構造で作ることができる。

また、当該強誘電体メモリ装置は、一端が前記複数の強誘電体キャパシタに接続された、前記ダミーキャパシタの他端の電位を固定する電位固定部とをさらに備えることが好ましい。

かかる構成によれば、ダミーセル両端の電位を安定化することで、ダミーセルがノイズ源となることを防止することができる。

本発明の第３の形態によれば、第１のビット線と第１のプレート線とを備えた強誘電体メモリ装置であって、一端及び他端を有する第１の強誘電体キャパシタと、一端及び他端を有し、前記第１の強誘電体キャパシタの前記他端に当該一端が電気的に接続された第２の強誘電体キャパシタと、ソース及びドレインの一方が前記第１のビット線にのみ接続されるように、前記第１のビット線と前記第１の強誘電体キャパシタの前記一端との間に設けられた第１のＭＯＳトランジスタと、ソース及びドレインの一方が前記第１のプレート線にのみ接続されるように、前記第１のプレート線と前記第１の強誘電体キャパシタの前記他端及び前記第２の強誘電体キャパシタの前記一端との間に設けられた第２のＭＯＳトランジスタと、ソース及びドレインの一方が前記第１のビット線にのみ接続されるように、前記第１のビット線と前記第２の強誘電体キャパシタの前記他端との間に設けられた第３のＭＯＳトランジスタと、を備えたことを特徴とする強誘電体メモリ装置を提供する。

本発明の第４の形態によれば、上記の強誘電体メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係るメモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ，ＰＤＡ、電子手帳、ＩＣカード等、ＲＡＭまたはＲＯＭを必要とするあらゆる装置が含まれる。

以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係る強誘電体メモリ装置１００の構成を示すブロック図である。強誘電体メモリ装置１００は、複数の強誘電体キャパシタがアレイ状に設けられた強誘電体キャパシタアレイ１１０と、ビット線制御部１２０と、プレート線制御部１３０と、第１のワード線制御部１４０と、第２のワード線制御部１５０とを備えて構成される。

本例においてビット線制御部１２０及びプレート線制御部１３０は、互いに強誘電体キャパシタアレイ１１０を挟んで対向して配置されている。また、第１のワード線制御部１４０及び第２のワード線制御部１５０は、互いに強誘電体キャパシタアレイ１１０を挟んで対向して配置されている。また、強誘電体キャパシタアレイ１１０において、ビット線及びプレート線は互いに略並行に配置されており、ワード線はビット線及びプレート線に対して略垂直に配置されている。

図２は、強誘電体キャパシタアレイ１１０の回路構成の第１実施例を示す図である。強誘電体キャパシタアレイ１１０は、（２ｎ＋２）本（ｎは正の整数）のワード線ＷＬＬ１〜ＷＬＬｎ＋１及びＷＬＲ１〜ＷＬＲｎ＋１と、強誘電体キャパシタ群の一例であるｍ個（ｍは正の整数）の強誘電体キャパシタ群２００−１〜２００−ｍと、（ｍ＋１）本のビット線ＢＬ１〜ＢＬｍ＋１と、ｍ本のプレート線ＰＬ１〜ＰＬｍとを有して構成される。

本例において、第ｊの強誘電体キャパシタ群２００−ｊ（ｊは１からｍの整数）は、リング状に直列に接続された複数の強誘電体キャパシタＣを有して構成される。具体的には、強誘電体キャパシタ群２００−ｊは、第ｊのビット線ＢＬｊ及び第ｊのプレート線ＰＬｊにより制御されるｎ個の強誘電体キャパシタＣｊｊ１〜Ｃｊｊｎと、第ｊ＋１のビット線ＢＬｊ＋１及び第ｊのプレート線ＰＬｊにより制御されるｎ個の強誘電体キャパシタＣ（ｊ＋１）ｊ１〜Ｃ（ｊ＋１）ｊ１ｎとを有して構成される。そして、強誘電体キャパシタＣｊｊ１が強誘電体キャパシタＣ（ｊ＋１）ｊ１と、また、強誘電体キャパシタＣｊｊｎが強誘電体キャパシタＣ（ｊ＋１）ｊｎと直列に接続されることにより、リング状に直列に接続された強誘電体キャパシタ群２００−ｊが構成されている。

また、強誘電体キャパシタアレイ１１０は、強誘電体キャパシタ群２００−ｊを構成する所定の強誘電体キャパシタＣｊｊｋとビット線ＢＬｊ及びプレート線ＢＬｊとを電気的に接続するか否かを切り換えるスイッチの一例である複数のトランジスタＴＲｊｊ１〜ＴＲｊｊ（ｎ＋１）と、Ｃ（ｊ＋１）ｊｋとビット線ＢＬｊ＋１及びプレート線ＢＬｊとを電気的に接続するか否かを切り換える複数のトランジスタＴＲ（ｊ＋１）ｊ１〜ＴＲ（ｊ＋１）ｊ（ｎ＋１）とを有して構成される。

トランジスタＴＲｊｊ１〜ＴＲｊｊ（ｎ＋１）は、強誘電体キャパシタＣｊｊ１〜Ｃｊｊｎの一端とビット線ＢＬｊとを、また、強誘電体キャパシタＣｊｊ１〜Ｃｊｊｎの他端とプレート線ＰＬｊとを電気的に接続するように設けられている。具体的には、トランジスタＴＲｊｊ１〜ＴＲｊｊ（ｎ＋１）は、直列に接続された強誘電体キャパシタＣｊｊ１〜Ｃｊｊｎ間及び両端にソース又はドレインが接続され、ドレイン又はソースがビット線ＢＬｊ又はプレート線ＰＬｊに交互に接続されるように設けられている。

すなわち、トランジスタＴＲｊｊｋは、強誘電体キャパシタＣｊｊｋの一端とビット線ＢＬｊ（又はプレート線ＰＬｊ）との間に設けられており、強誘電体キャパシタＣｊｊｋの一端とビット線ＢＬｊ（又はプレート線ＰＬｊ）とを電気的に接続するか否かを切り換える。また、トランジスタＴＲｊｊ（ｋ＋１）は、強誘電体キャパシタＣｊｊｋの他端及び強誘電体キャパシタＣｊｊ（ｋ＋１）の一端とプレート線ＰＬｊ（又はビット線ＢＬｊ）との間に設けられており、強誘電体キャパシタＣｊｊｋの他端及び強誘電体キャパシタＣｊｊ（ｋ＋１）の一端とプレート線ＰＬｊ（又はビット線ＢＬｊ）とを電気的に接続するか否かを切り換える。また、トランジスタＴＲｊｊ（ｋ＋２）は、強誘電体キャパシタＣｊｊ（ｋ＋１）の他端及び強誘電体キャパシタＣｊｊ（ｋ＋２）の一端とビット線ＢＬｊ（又はプレート線ＰＬｊ）との間に設けられており、強誘電体キャパシタＣｊｊ（ｋ＋１）の他端及び強誘電体キャパシタＣｊｊ（ｋ＋２）の一端とビット線ＢＬｊ（又はプレート線ＰＬｊ）とを電気的に接続するか否かを切り換える。

トランジスタＴＲ（ｊ＋１）ｊ１〜ＴＲ（ｊ＋１）ｊ（ｎ＋１）は、トランジスタＴＲｊｊ１〜ＴＲｊｊ（ｎ＋１）と同様に、強誘電体キャパシタＣ（ｊ＋１）ｊ１〜Ｃ（ｊ＋１）ｊｎの一端とビット線ＢＬｊ＋１とを、また、強誘電体キャパシタＣ（ｊ＋１）ｊ１〜Ｃ（ｊ＋１）ｊｎの他端とプレート線ＰＬｊとを電気的に接続するように設けられている。

本例では、リング状に構成された強誘電体キャパシタ群２００−ｊにおいて、ビット線ＢＬｊに接続され、互いに直列接続された複数の強誘電体キャパシタＣｊｊ１〜Ｃｊｊｎの一端と、ビット線ＢＬｊ＋１に接続され、互いに直列接続された複数の強誘電体キャパシタＣ（ｊ＋１）ｊ１〜Ｃ（ｊ＋１）ｊｎの一端との間に２つのトランジスタ、ＴＲｊｊ１及びＴＲ（ｊ＋１）ｊ１が設けられているが、他の例ではトランジスタＴＲが１つだけ設けられてもよい。同様に、これらの他端間にＴＲｊｊ（ｎ＋１）及びＴＲ（ｊ＋１）ｊ（ｎ＋１）の２つのトランジスタが設けられているが、１つだけ設けられた構成でもよい。すなわち、強誘電体キャパシタ群２００-ｊを構成する強誘電体キャパシタＣと同数のトランジスタＴＲが、強誘電体キャパシタ群２００−ｊに接続されるよう構成されてもよい。

本例において強誘電体メモリ装置１００は、第１のワード線制御部１４０及び第２のワード線制御部１５０を有して構成される。ワード線ＷＬＬ１〜ＷＬＬｎ＋１及びワード線ＷＬＲ１〜ＷＬＲｎ＋１は、それぞれ所定のトランジスタＴＲのゲートに電気的に接続されている。そして、第１のワード線制御部１４０は、ワード線ＷＬＬ１〜ＷＬＬｎ＋１を制御し、また、第２のワード線制御部１５０は、ワード線ＷＬＲ１〜ＷＬＲｎ＋１を制御する。すなわち、第１のワード線制御部１４０及び第２のワード線制御部１５０は、強誘電体キャパシタＣ１１１〜Ｃ（ｍ＋１）ｍｎの一端または他端を、ビット線ＢＬ１〜ＢＬｍ＋１、又はプレート線ＰＬ１〜ＰＬｍに電気的に接続するか否かを制御する。

ワード線ＷＬＬ１〜ＷＬＬｎ＋１は、強誘電体キャパシタ群２００−ｊを構成する複数の強誘電体キャパシタのうち、ビット線ＢＬｊ及びプレート線ＰＬｊにより制御される強誘電体キャパシタＣｊｊ１〜Ｃｊｊｎに接続されたトランジスタＴＲのゲートに接続されている。また、ワード線ＷＬＲ１〜ＷＬＲｎ＋１は、ビット線ＢＬｊ＋１及びプレート線ＰＬｊにより制御される強誘電体キャパシタＣ（ｊ＋１）１〜Ｃ（ｊ＋１）ｎを制御するトランジスタＴＲのゲートに接続されている。

本例では、１つの強誘電体キャパシタ群２００−ｊに対して、２本のビット線ＢＬｊ及びＢＬｊ＋１、並びに１本のプレート線ＰＬｊが設けられている。また、ビット線ＢＬ１〜ＢＬｍ＋１のうち、ビット線ＢＬ２〜ＢＬｍは、それぞれ複数の強誘電体キャパシタ群により共有されている。すなわち、ビット線ＢＬ２〜ＢＬｍは、所定の強誘電体キャパシタ群及び当該強誘電体キャパシタ群に隣接する他の強誘電体キャパシタ群を構成する強誘電体キャパシタに対して電圧を供給可能に構成されている。

ビット線ＢＬ１〜ＢＬｍ＋１及びプレート線ＰＬ１〜ＰＬｍは、互いに並行に配置されるのが望ましい。また、ワード線ＷＬＬ１〜ＷＬＬｎ＋１及びＷＬＲ１〜ＷＬＲｎ＋１は、ビット線ＢＬ１〜ＢＬｍ＋１及びプレート線ＰＬ１〜ＰＬｍに対して略垂直に配置されるのが望ましい。

図３は、強誘電体キャパシタＣ１１１に対して読み出し動作及び書き込み動作を行う場合の等価回路を示す図である。本例では第１の強誘電体キャパシタ群２００−１は、リング状に直列に接続された強誘電体キャパシタＣ１１１〜Ｃ１１ｎ及びＣ２１１〜Ｃ２１ｎにより構成されている。このうち、強誘電体キャパシタＣ１１１を取り去った、残りの強誘電体キャパシタＣ１１１〜Ｃ１１ｎ及びＣ２１１〜Ｃ２１ｎを直列接続したものを、等価的に１つの強誘電体キャパシタＣ０とする。このとき、第１のビット線ＢＬ１と第１のプレート線ＰＬ１に対して、強誘電体キャパシタＣ１１１は、強誘電体キャパシタＣ０と並列に接続された構成となる。

次に、図１乃至図３を参照して、本例に係る強誘電体キャパシタアレイ１１０の動作の一例について説明する。以下において、第１の強誘電体キャパシタ群２００−１に含まれる強誘電体キャパシタＣ１１１に書き込まれたデータを読み出す読み出し動作、及び強誘電体キャパシタＣ１１１にデータを書き込む（再）書き込み動作を例に説明する。

強誘電体キャパシタＣ１１１に書き込まれたデータを読み出す場合、まず、ビット線制御部１２０及びプレート線制御部１３０が、それぞれ第１のビット線ＢＬ１及び第１のプレート線ＰＬ１を０Ｖにプリチャージする。次に、第１のワード線制御部１４０がワード線ＷＬＬ１及びＷＬＬ２の電位をＶＣＣ以上の電位にチャージすることにより、トランジスタＴＲ１１１及び１１２を導通させる。これにより、強誘電体キャパシタＣ１１１の一端及び他端は、それぞれ０Ｖにプリチャージされる。また、強誘電体キャパシタＣ１１１の一端及び他端が０Ｖにチャージされることに伴い、強誘電体キャパシタＣ０の両端も０Ｖにチャージされる。

次に、ビット線制御部１２０が、第１のビット線ＢＬ１を浮遊状態にした後、プレート線制御部１３０が第１のプレート線ＰＬ１の電位を０ＶからＶＣＣに変化させる。これにより、強誘電体キャパシタＣ１１１の両端の電位差は、０ＶからＶＣＣに変化するため、強誘電体キャパシタＣ１１１に書き込まれたデータに基づいて、第１のビット線ＢＬ１の電位が上昇、すなわち変化する。すなわち、強誘電体キャパシタＣ１１１に書き込まれたデータが“１”である場合の第１のビット線ＢＬ１の電位の上昇量、すなわち、変化量は、当該データが“０”である場合の第１のビット線ＢＬ１の電位の上昇量より大きい。

ビット線制御部１２０は、第１のビット線ＢＬ１の電位の上昇量に基づいて、強誘電体キャパシタＣ１１１に書き込まれたデータが“１”であるか“０”であるかを判断する。この場合、ビット線制御部１２０は、当該上昇量を増幅してデータを判断するのが望ましい。ビット線制御部１２０の構成については、図６において後述する。

ここで、強誘電体キャパシタＣ１１１の両端の電位差が０Ｖから最大、ＶＣＣに変化した場合、強誘電体キャパシタＣ０の両端の電位差も０Ｖから最大、ＶＣＣに変化する。しかしながら、強誘電体キャパシタＣ１１２〜１１ｎ及びＣ２１ｎ〜２１１は直列に接続されているため、それぞれの強誘電体キャパシタの容量が略等しい場合には、各強誘電体キャパシタの両端には、最大でもＶＣＣ／（２ｎ−１）の電位差が生じるだけであり、ｎが大きい場合には、強誘電体キャパシタＣ１１２〜１１ｎ及びＣ２１ｎ〜２１１にほとんど電位差が生じないとみなすことができる。

もちろん、上述のように、ビット線ＢＬ１の電位は０Ｖより上昇しているので、強誘電体キャパシタＣ０の両端の電位差はＶＣＣより小さくなる。また、各強誘電体キャパシタの両端の電位差が小さい場合、各強誘電体キャパシタに書き込まれたデータが“１”であるか“０”であるかにかかわらず、それぞれの強誘電体キャパシタの容量は略等しい。

ここで、上記それぞれの強誘電体キャパシタの容量をＣｆとすると、強誘電体キャパシタＣ０の容量はＣｆ／（２ｎ−１）と極めて小さくなる。そのため、誘電体キャパシタＣ０は上記読出し動作にほとんど影響を及ぼさない。同じく、誘電体キャパシタＣ０の容量は、ビット線ＢＬ１とプレート線ＰＬ１にとっての負荷容量としても、ほぼ無視することができる。したがって、Ｃ０はビット線ＢＬ１とプレート線ＰＬ１の電位の変更を遅らせる要因とならず、高速な読出し動作が実現できる。

次に、第１のプレート線ＰＬ１の電位をＶＣＣから０Ｖに変化させることにより、読み出し動作により読み出されたデータと同一のデータを強誘電体キャパシタＣ１１１に書き込む。この場合においても、強誘電体キャパシタＣ１１１の両端には、書き込むデータに応じて、０Ｖ又はＶＣＣの電位差が生じるが、残りの強誘電体キャパシタＣ１１２〜１１ｎ及びＣ２１ｎ〜２１１の両端には、０Ｖ又はＶＣＣ／（２ｎ−１）の電位差が生じるだけである。したがって、残りの強誘電体キャパシタＣ１１２〜１１ｎ及びＣ２１ｎ〜２１１に書き込まれたデータを破壊させることなくデータの書き込みを行うことがでる。また、Ｃ０は容量が小さいため、読出し動作と同様に、高速な再書き込み動作を実現できる。

また、本例によれば、所定のリング状強誘電体キャパシタ群２００−ｊにおいて、いずれの強誘電体キャパシタＣｊｊｋを選択した場合であっても、リング状強誘電体キャパシタ群２００−ｊの残りの強誘電体キャパシタの個数は常に２ｎ−１個であるため、選択した強誘電体キャパシタの位置に依存しない安定した読み書き動作を実現することができる。

図４は、強誘電体キャパシタアレイ１１０の回路構成の第２実施例を示す図である。以下において、第１実施例と異なる点を中心に第２実施例の強誘電体キャパシタアレイ１１０について説明する。なお、第１実施例と同一の符号を付した構成については、第１実施例と同様の機能を有する。

本例の強誘電体キャパシタアレイ１１０は、一端及び他端を有する、直列に接続された複数の強誘電体キャパシタＣｊｊ１〜Ｃｊｊｎ及びＣ（ｊ＋１）ｊ１〜Ｃ（ｊ＋１）ｊｎからなる２ｍ個の強誘電体キャパシタ群２００−１〜２００−２ｍを有する。強誘電体キャパシタ群２００−１〜２００−２ｍの一端及び他端は、それぞれ第ｊのビット線ＢＬｊ若しくは第ｊ＋１のビット線ＢＬｊ＋１、又は第ｊのプレート線ＰＬｊに、それぞれトランジスタＴＲを介して電気的に接続されている。また、第ｊのビット線ＢＬｊ及び第ｊのプレート線ＰＬｊにより、強誘電体キャパシタ群２００−（２ｊ−１）が制御され、第ｊ＋１のビット線ＢＬｊ＋１及び第ｊのプレート線ＰＬｊにより強誘電体キャパシタ群２００−２ｊが制御されるように構成されている。

また、本例の強誘電体キャパシタアレイ１１０は、強誘電体キャパシタ群２００−１〜２００−２ｍのそれぞれについて、強誘電体キャパシタＣｊｊ１〜Ｃｊｊｎ又はＣ（ｊ＋１）ｊ１〜Ｃ（ｊ＋１）ｊｎに対して直列に接続されたｉ個（ｉは２以上の整数）のダミー強誘電体キャパシタＤ１〜Ｄｉを有する。ダミー強誘電体キャパシタＤは、強誘電体キャパシタＣｊｊ１〜Ｃｊｊｎ及びＣ（ｊ＋１）ｊ１〜Ｃ（ｊ＋１）ｊｎの両端にそれぞれ設けられる。

直列に接続されたダミー強誘電体キャパシタＤ１〜Ｄｉは、一端が強誘電体キャパシタ群に接続されており、他端が所望の電圧に制御されている。例えば、当該他端は０Ｖに固定される。

図５は、Ｃ１１１に対して読み出し動作及び書き込み動作を行う場合の等価回路を示す図である。本例では第１の強誘電体キャパシタ群２００−１は、直列に接続された強誘電体キャパシタＣ１１１〜Ｃ１１ｎ及びその両端に接続されたダミー強誘電体キャパシタＤ１〜Ｄｉにより構成されている。このうち、強誘電体キャパシタＣ１１１を取り去ったときの片側に存在する、直列接続されたダミー強誘電体キャパシタＤ１〜ＤｉをＣ１とし、反対側に存在する、直列接続された残りの強誘電体キャパシタＣ１１２〜Ｃ１１ｎ及びダミー強誘電体キャパシタＤ１〜ＤｉをＣ２とする。このとき、ビット線ＢＬ１からトランジスタＴＲ１１１を介して強誘電体キャパシタＣ１１１とＣ１とは並列に接続されており、プレート線ＰＬ１からトランジスタＴＲ１１２を介して強誘電体キャパシタＣ１１１とＣ２とは並列に接続されている。

ここで、ダミー強誘電体キャパシタの数ｉが十分大きい数であれば、Ｃ１、Ｃ２は、第１実施例におけるＣ０と同様に容量値が小さくなるため、読み出し、書き込み動作には影響を及ぼさない。このとき、Ｃ１、Ｃ２を構成する個々の強誘電体キャパシタにかかる電圧も、第１実施例と同様に小さくなるため、Ｃ１、Ｃ２内にデータを保持している強誘電体キャパシタが含まれていたとしても、当該データが破壊されることは無い。

本例において、ダミーキャパシタは直列接続された複数の強誘電体キャパシタであるとしたが、Ｃ１、Ｃ２の容量値を小さくすることと、Ｃ１、Ｃ２に含まれる個々の強誘電体キャパシタにかかる電圧を小さくすること、という２つの目的を達することができればよいので、ダミーキャパシタは、例えば１つあるいは複数、直列接続された常誘電体キャパシタであってもかまわない。ダミーキャパシタが、直列接続された複数の強誘電体キャパシタであれば、本体メモリセル強誘電体キャパシタと同一構造で形成することができる。一方、ダミーキャパシタが常誘電体キャパシタであれば、ダミーキャパシタの占有面積を著しく減少させることができる。

同様に、上記目的を達成するという点では、本例においてダミーキャパシタの一端を０Ｖに固定したところを、オープン状態としてもよい。ダミーキャパシタの一端を０Ｖに固定した場合、ダミーキャパシタで発生したノイズが０Ｖ電位配線に吸収されるため、安定な動作が期待できる。一方、ダミーキャパシタの一端をオープン状態とした場合、Ｃ１、Ｃ２に含まれる個々の強誘電体キャパシタにかかる電圧を、さらに減少させることができ、非選択の強誘電体キャパシタのデータ破壊を、より強力に防止することができる。

図６は、ビット線制御部１２０の構成の一例を示す図である。図６（ａ）に示す例では、ビット線制御部１２０は、ビット線ＢＬ１〜ＢＬｍ＋１のそれぞれに対して、当該ビット線の電位を所定の電位にプリチャージするための電源に接続されたトランジスタ１２４と、当該ビット線の電位を判断するセンスアンプ１２２とを有して構成される。センスアンプ１２２には、選択された強誘電体キャパシタに書き込まれたデータが“０”であるか“１”であるかを判断するための参照電圧Ｖｒｅｆが供給されており、センスアンプ１２２は当該ビット線の電位と参照電圧Ｖｒｅｆとを比較することにより、強誘電体キャパシタに書き込まれたデータを判断する。

図６（ｂ）に示す例では、ビット線制御部１２０は、複数のビット線ＢＬを１つのセンスアンプ１２２に接続可能に構成されている。具体的には、ビット線制御部１２０は、センスアンプ１２２と、複数のビット線ＢＬのうちのいずれかをセンスアンプ１２２に電気的に接続する手段１２６とを有して構成される。ビット線制御部１２０は、センスアンプ１２２に対して、強誘電体キャパシタアレイ１１０に含まれるすべてのビット線ＢＬが接続可能に構成されてもよく、また、複数のセンスアンプ１２２を有して構成されてもよい。本例によれば、１つのセンスアンプ１２２に対して複数のビット線ＢＬが接続可能に構成されているため、強誘電体メモリ装置１００におけるセンスアンプ１２２の占有面積をきわめて小さくすることができる。また、センスアンプ１２２の占有面積を小さくすることができるため、大型で感度のよいセンスアンプを設けることができる。

図６（ｃ）に示す例では、ビット線制御部１２０は、ビット線ＢＬ及びプレート線ＰＬの双方の電位に基づいて、当該プレート線ＰＬ及び当該ビット線ＢＬにより制御される強誘電体キャパシタに書き込まれたデータを判断する。具体的には、本例ではビット線ＢＬ及びプレート線ＰＬの双方がビット線制御部１２０に電気的に接続されており、ビット線制御部１２０は、センスアンプ１２２と、ビット線ＢＬ及びプレート線ＰＬをそれぞれ所定の電位にチャージするための電源に接続された複数のトランジスタ１２４及び１２５と、ビット線ＢＬ及び／又はプレート線ＰＬとセンスアンプ１２２とを電気的に接続するか否かを切り換える複数のトランジスタ１３４及び１３５と、ビット線ＢＬの電位に基づいて電荷を蓄積する第１のコンデンサ１３２と、プレート線ＰＬの電位に基づいて電荷を蓄積する第２のコンデンサ１３３と、ビット線ＢＬと第１のコンデンサ１３２及びプレート線ＰＬと第２のコンデンサ１３３とをそれぞれ電気的に接続するか否かを切り換える複数のトランジスタ１３６及び１３７と、ビット線ＢＬ及び／又はプレート線ＰＬの電位を例えば接地電位等の所定の電位にするか否かを切り換えるトランジスタ１３８及び１３９とを有して構成される。

次に、図６（ｃ）に示すビット線制御部１２０が、強誘電体キャパシタＣに書き込まれたデータを読み出す動作について説明する。まず、トランジスタ１２４、１２５、並びに１３６及び１３７を非導通とし、トランジスタ１３４、１３５、１３８、及び１３９を導通させることにより、ビット線ＢＬ及びプレート線ＰＬの双方の電位を０Ｖとする。次に、トランジスタ１３８及び１３９を非導通とし、トランジスタ１３７を導通させた後、トランジスタ１２４を導通させることによりビット線ＢＬの電位をＶＣＣとする。これにより、当該ビット線ＢＬ及び当該プレート線ＰＬに電気的に接続された強誘電体キャパシタＣに書き込まれたデータに基づいて、プレート線ＰＬの電位が上昇する。そして、当該上昇量に基づいて、第２のコンデンサ１３３に電荷が蓄積される。

なお、強誘電体キャパシタＣに書き込まれていたデータが“１”データである場合には、この最初の読出し動作は破壊読出しとなり、読出し動作と同時に、強誘電体キャパシタＣに“０”データが書き込まれようとする。しかしながら、プレート線ＰＬの電位が上昇した分、強誘電体キャパシタＣへの書き込み電位は低下し、その結果、強誘電体キャパシタＣには“０”データと“１”データとの間のデータが書き込まれる。強誘電体キャパシタＣに書き込まれていたデータが“０”データである場合には、非破壊読出しとなるため強誘電体キャパシタＣに書き込まれていたデータは変化しない。

次に、トランジスタ１２４及び１３７を非導通とし、トランジスタ１３８及び１３９を導通させることにより、ビット線ＢＬ及びプレート線ＰＬの電位を０Ｖとする。そして、トランジスタ１３８及び１３９を非導通とし、トランジスタ１３６を導通させた後、トランジスタ１２５を導通させることによりプレート線ＰＬの電位をＶＣＣとする。これにより、当該強誘電体キャパシタＣに書き込まれたデータに基づいて、ビット線ＢＬの電位が上昇する。そして、当該上昇量に基づいて、第１のコンデンサ１３２に電荷が蓄積される。

この２回目の読出し動作では、最初の読出し動作に対し、読み出す向きを逆転させているので、最初の読出し動作で“０”データが読み出された強誘電体キャパシタＣからは“１”データに相当する電荷が読み出される。一方、最初の読出し動作で“１”データが読み出された強誘電体キャパシタＣには“０”データと“１”データとの間のデータが書き込まれているので、読み出す向きが逆転していても、“０”データと“１”データとの間のデータが読み出される。

そして、センスアンプ１２２が、第１のコンデンサ１３２に蓄積された電荷量と第２のコンデンサ１３３に蓄積された電荷量とを比較することにより、当該強誘電体キャパシタＣに書き込まれていたデータを判断する。

図７は、強誘電体キャパシタアレイ１１０の回路構成の第３実施例を示す図である。以下において、第１実施例及び第２実施例と異なる点を中心に第３実施例の強誘電体キャパシタアレイ１１０について説明する。なお、第１実施例及び／又は第２実施例と同一の符号を付した構成については、当該実施例と同様の機能を有する。

強誘電体キャパシタアレイ１１０は、リング状に直列に接続された複数の強誘電体キャパシタＣを有する強誘電体キャパシタ群２００−１〜２００−ｍと、ｍ本のプレート線ＰＬ１〜ＰＬｍと、２ｍ本のビット線ＢＬ１〜ＢＬ２ｍと、ｎ本のワード線ＷＬ１〜ＷＬｎとを備えて構成されている。本例では、１つの強誘電体キャパシタ群２００−ｊに対して、１本のプレート線ＰＬｊ並びに２本のビット線ＢＬ２ｊ−１及びＢＬ２ｊが設けられている。すなわち、本例の強誘電体キャパシタアレイ１１０において、ビット線ＢＬ２ｊ−１及びＢＬ２ｊは、強誘電体キャパシタ群２００−１〜２００−ｍのうちの複数により共有されない。

また、本例では、強誘電体キャパシタ群２００−ｊにおいて、強誘電体キャパシタＣｊｊｋに対して強誘電体キャパシタＣ（ｊ＋１）ｊｋが対応して設けられており、強誘電体キャパシタＣｊｊｋに対して所定のデータが保持されている場合、強誘電体キャパシタＣ（ｊ＋１）ｊｋには、当該所定のデータと反対のデータが保持される。すなわち、強誘電体キャパシタアレイ１１０は、２トランジスタ２キャパシタの構成を有している。

具体的には、強誘電体キャパシタＣｊｊｋの一端とビット線ＢＬ２ｊ−１との間にトランジスタＴＲｊｊｋが設けられており、また、強誘電体キャパシタＣ（ｊ＋１）ｊｋの一端とビット線ＢＬ２ｊとの間にトランジスタＴＲ（ｊ＋１）ｊｋが設けられている。さらに、強誘電体キャパシタＣｊｊｋの他端とプレート線ＰＬｊとの間にトランジスタＴＲｊｊ（ｋ＋１）が設けられており、また、強誘電体キャパシタＣ（ｊ＋１）ｊｋの他端とプレート線ＰＬｊとの間にトランジスタＴＲ（ｊ＋１）ｊ（ｋ＋１）が設けられている。

また、トランジスタＴＲｊｊｋ及びトランジスタＴＲ（ｊ＋１）ｊｋのゲートには、ワード線ＷＬｋが電気的に接続されている。すなわち、ワード線ＷＬｋにＶＣＣ以上の電位が供給されると、トランジスタＴＲｊｊｋ及びトランジスタＴＲ（ｊ＋１）ｊｋの双方が導通するため、強誘電体キャパシタＣｊｊｋの一端及び強誘電体キャパシタＣ（ｊ＋１）ｊｋの一端が、それぞれビット線ＢＬ２ｊ−１及びビット線ＢＬ２ｊに電気的に接続される。

また、トランジスタＴＲｊｊ（ｋ＋１）及びトランジスタＴＲ（ｊ＋１）ｊ（ｋ＋１）のゲートには、ワード線ＷＬｋ＋１が電気的に接続されている。すなわち、ワード線ＷＬ（ｋ＋１）にＶＣＣ以上の電位が供給されると、トランジスタＴＲｊｊ（ｋ＋１）及びトランジスタＴＲ（ｊ＋１）ｊ（ｋ＋１）の双方が導通するため、強誘電体キャパシタＣｊｊｋの他端及び強誘電体キャパシタＣ（ｊ＋１）ｊｋの他端が、プレート線ＰＬｊに電気的に接続される。

そして、読み出し動作時において、所定のプレート線ＰＬｊにＶＣＣが供給されると、強誘電体キャパシタＣｊｊｋが保持するデータに応じてビット線ＢＬ２ｊ−１の電位が変化し、また、強誘電体キャパシタＣ（ｊ＋１）ｊｋが保持するデータに応じてビット線２ｊの電位が変化する。そして、ビット線制御部１２０は、ビット線ＢＬ２ｊ−１の電位とビット線ＢＬ２ｊの電位とを比較することにより、強誘電体キャパシタＣｊｊｋ及び強誘電体キャパシタＣ（ｊ＋１）ｊｋに保持されたデータを判断することができる。以上のように、本例においてはデータの記憶、読出しに相補のデータを用いることができるので、動作の安定性を格段に向上させることができる。

上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の一実施形態に係る強誘電体メモリ装置１００の構成を示すブロック図である。 強誘電体キャパシタアレイ１１０の回路構成の第１実施例を示す図である。 Ｃ１１１に対して読み出し動作及び書き込み動作を行う場合の等価回路を示す図である。 強誘電体キャパシタアレイ１１０の回路構成の第２実施例を示す図である。 Ｃ１１１に対して読み出し動作及び書き込み動作を行う場合の等価回路を示す図である。 ビット線制御部１２０の構成の一例を示す図である。 強誘電体キャパシタアレイ１１０の回路構成の第３実施例を示す図である。

符号の説明

Ｄ・・・ダミー強誘電体キャパシタ、ＴＲ・・・トランジスタ、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＬ・・・ワード線、Ｖｒｅｆ・・・参照電圧、１００・・・強誘電体メモリ装置、１１０・・・強誘電体キャパシタアレイ、１１２・・・センスアンプ、１２０・・・ビット線制御部、１２２・・・センスアンプ、１２４、１２５・・・トランジスタ、１３０・・・プレート線制御部、１３２、１３３・・・コンデンサ、１３４〜１３９・・・トランジスタ、１４０、１５０・・・ワード線制御部、２００・・・強誘電体キャパシタ群

Claims (14)

1. 第１のビット線と第１のプレート線とを備えた強誘電体メモリ装置であって、
   リング状に直列に接続された複数の強誘電体キャパシタを有する第１の強誘電体キャパシタ群と、
   前記第１の強誘電体キャパシタ群のうちのいずれかの強誘電体キャパシタを、前記第１のビット線及び前記第１のプレート線に電気的に接続するか否かを切り換える切換手段と、を備えたことを特徴とする強誘電体メモリ装置。
2. 前記複数の強誘電体キャパシタはそれぞれ一端と他端とを有しており、
   前記切換手段は、
   前記第１の強誘電体キャパシタ群のうちの第１の強誘電体キャパシタの前記一端との前記第１のビット線と間に設けられた第１のスイッチと、
   前記第１の強誘電体キャパシタに隣接する第２の強誘電体キャパシタの前記一端及び前記第１の強誘電体キャパシタの前記他端と前記第１のプレート線との間に設けられた第２のスイッチと、
   前記第２の強誘電体キャパシタの前記他端と前記第１のビット線との間に設けられた第３のスイッチと
   を有することを特徴とする請求項１に記載の強誘電体メモリ装置。
3. 前記第１の強誘電体キャパシタを選択する場合に、前記第１のスイッチ及び前記第２のスイッチを導通させ、前記第２の強誘電体キャパシタを選択する場合に、前記第２のスイッチ及び前記第３のスイッチを導通させる手段をさらに備えたことを特徴とする請求項２に記載の強誘電体メモリ装置。
4. 第２のビット線をさらに備え、
   前記切換手段は、前記第１の強誘電体キャパシタ群のうちのいずれかの強誘電体キャパシタを、前記第１のビット線及び前記第１のプレート線、又は前記第２のビット線及び前記第１のプレート線に電気的に接続するか否かを切り換えることを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置。
5. 前記切換手段は、
   前記第１の強誘電体キャパシタ群のうちの第３の強誘電体キャパシタの前記一端と前記第２のビット線とを電気的に接続するか否かを切り換える第４のスイッチと、
   前記第３の強誘電体キャパシタの前記他端と前記第１のプレート線とを電気的に接続するか否かを切り換える第５のスイッチと
   を有することを特徴とする請求項４に記載の強誘電体メモリ装置。
6. 前記強誘電体キャパシタ群、及び前記切換手段を含む複数のブロックを備え、
   前記第１のビット線及び前記第２のビット線、並びに前記第１のプレート線は、前記ブロック毎にそれぞれ配置されたことを特徴とする請求項４又は５に記載の強誘電体メモリ装置。
7. 前記強誘電体キャパシタ群、及び前記切換手段を含む複数のブロックを備え、
   前記第１のビット線及び第２のビット線の少なくとも一方は隣接する複数の前記ブロックにより共有され、前記第１のプレート線は前記ブロック毎にそれぞれ配置されたことを特徴とする請求項４又は５に記載の強誘電体メモリ装置。
8. ビット線とプレート線とを備えた強誘電体メモリ装置であって、
   直列に接続された複数の強誘電体キャパシタと、
   前記複数の強誘電体キャパシタの一端に直列に接続された第１のダミーキャパシタと、前記複数の強誘電体キャパシタの他端に直列に接続された第２のダミーキャパシタと、
   前記複数の強誘電体キャパシタのうちのいずれかの強誘電体キャパシタを、前記ビット線及び前記プレート線に電気的に接続するか否かを切り換える切換手段と、
   を備えたことを特徴とする強誘電体メモリ装置。
9. 前記ダミーキャパシタが、互いに直列に接続された複数の強誘電体キャパシタであることを特徴とする請求項８に記載の強誘電体メモリ装置。
10. 一端が前記複数の強誘電体キャパシタに接続された前記ダミーキャパシタの他端の電位を固定する電位固定部と
    をさらに備えたことを特徴とする請求項８または請求項９に記載の強誘電体メモリ装置。
11. 第１のビット線と第１のプレート線とを備えた強誘電体メモリ装置であって、
    一端及び他端を有する第１の強誘電体キャパシタと、
    一端及び他端を有し、前記第１の強誘電体キャパシタの前記他端に当該一端が電気的に接続された第２の強誘電体キャパシタと、
    ソース及びドレインの一方が前記第１のビット線にのみ接続されるように、前記第１のビット線と前記第１の強誘電体キャパシタの前記一端との間に設けられた第１のＭＯＳトランジスタと、
    ソース及びドレインの一方が前記第１のプレート線にのみ接続されるように、前記第１のプレート線と前記第１の強誘電体キャパシタの前記他端及び前記第２の強誘電体キャパシタの前記一端との間に設けられた第２のＭＯＳトランジスタと、
    ソース及びドレインの一方が前記第１のビット線にのみ接続されるように、前記第１のビット線と前記第２の強誘電体キャパシタの前記他端との間に設けられた第３のＭＯＳトランジスタと、
    を備えたことを特徴とする強誘電体メモリ装置。
12. リング状に直列に接続された複数の強誘電体キャパシタを有する強誘電体キャパシタと
    前記強誘電体キャパシタに電気的に接続されたビット線及びプレート線と
    を備え、
    前記ビット線及び前記プレート線は、前記強誘電体キャパシタ群毎にそれぞれ配置されたことを特徴とする強誘電体メモリ装置。
13. リング状に直列に接続された複数の強誘電体キャパシタを有する強誘電体キャパシタと
    前記強誘電体キャパシタに電気的に接続されたビット線及び複数のプレート線と
    を備え、
    前記ビット線は隣接する複数の前記強誘電体キャパシタ群により共有され、前記プレート線は前記強誘電体キャパシタ群毎にそれぞれ配置されたことを特徴とする強誘電体メモリ装置。
14. 請求項１から１３のいずれか１項に記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
    

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