KR100567971B1 - 강유전 메모리로부터의 판독을 위한 기준전압 발생용 회로 - Google Patents

강유전 메모리로부터의 판독을 위한 기준전압 발생용 회로 Download PDF

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Abstract

본 발명은 일정한 기판 전압(VP)을 이용하여 강유전 메모리의 메모리 셀(C1, C2)로부터 비트라인(B1, B2; BLt, bBLt)을 통해 판독된 판독 신호를 판독 및 평가하기 위한 기준 전압을 발생시키기 위한 회로에 관한 것이다. 본 발명의 회로에서, 기준 전압 장치는 상보 신호의 동작에 따르는 두 개의 기준 셀(DC1, DC0)로 이루어진다. 기준 셀은 선택 및 평가 장치(10)에서 기준 전압을 발생시키기 위해서 동시에 판독될 수 있다.

Description

강유전 메모리로부터의 판독을 위한 기준전압 발생용 회로{CIRCUIT FOR GENERATING A REFERENCE VOLTAGE FOR READING OUT FROM A FERROELECTRIC MEMORY}
본 발명은, 기준 전압 장치 및 비트라인에 접속된 선택 및 평가 장치를 포함하면서 일정한 기판 전압을 이용하여 강유전 메모리의 메모리 셀로부터 비트라인을 통해 판독된 판독 신호를 판독 및 평가하기 위한 기준 전압을 발생시키기 위한 회로에 관한 것이다.
동적 기록/판독 메모리(DRAM)에서 판독 신호는 알려진 바와 같이 0 값을 갖는 기준 전위의 위 또는 아래에 놓이게 된다. 도8에 이것이 개략적으로 도시되어 있는데, 여기서는 판독신호 "1" 또는 판독신호 "0"의 시간에 따른 파형이 도시되어 있다. 여기서 "1"에 대한 전압값 V는 VREF보다 크며 "0"에 대한 전압값은 VREF보다 작다. 여기서, OV 또는 OV에 근접한 기준 신호(VREF)를 발생시키는 것은 비교적 간단하다.
이에 반해, 강유전 메모리(FeRAM)의 경우에는 이보다 더 복잡해 지는데, "1"과 "0"에 대한 판독 신호 양자가 0V 보다 높게 되고 도7에 개략적으로 도시된 바와 같이 시간 t의 함수로서 전압 V 곡선을 갖게된다. "1"과 "0"에 대한 판독 신호 양자가 이와 같이 동일 방향 곡선을 갖기 때문에, 항상 "0"과 "1" 사이에 놓이는 기준 신호(VREF)를 발생시키기가 DRAM의 경우에 비해 어렵다.
이러한 문제를 해결하기 위하여, FeRAM에서 각각 하나의 트랜지스터(T)와 하나의 커패시터(C)를 포함하는 두 개의 셀로 이루어진 이중셀(소위 2T2C-셀)이 사용되었다. 이 경우 첫 번째 셀에는 기억 신호가 기록되는 한편, 두 번째 셀에는 이 신호의 반대 신호인 상보(complement) 신호가 입력된다. 상기 두개의 신호가 판독시 이용된다. 이 기술의 문제점은 한 편으로는 상대적으로 넓은 면적이 요구되면서, 다른 한 편으로는 소위 "임프린트(imprint)" 효과로 인해 신호대잡음비가 감소한다는데 있다.
넓은 면적이 요구되는 문제점은 단일 트랜지스터와 단일 커패시터를 갖는 단일 셀(1T1C)을 통해 해결될 수 있다. 1T1C 셀은 DRAM과 원리적으로 유사한 메모리 밀도에 도달할 수는 있지만, 기준 신호를 발생시키기 위한 기준 셀을 필요로 한다(H. Koike 외 공저: "비구동 셀 플레이트 라인 기록/판독을 하는 60ns 1-Mb 비휘발성 강유전 메모리", IEEE J. of solid-state circuits, 31권, 11호, 1996년 11월, 1625-1634 페이지" 참조). 이러한 DRAM 셀과 유사한 방식의 공지된 1T1C 셀이 사용된다면, 기준 셀의 셀 커패시턴스(Cr)가 본래의 메모리 셀의 커패시턴스(Cs)와 다르게 설계도어야 한다. "1" 또는 "0"에 대한 양쪽 전압 V1과 V0 사이의 산술 평균으로서 정확한 기준 전압(VREF)을 얻기 위해서, 셀 커패시턴스(Cr)의 미세조정이 필수적으로 요구된다는 데 문제점이 있으며, 이것은 기술적인 편차와 다른 영향들로 인해 항상 평가기에서 판독 신호 손실을 야기한다. 이것은 무엇보다도 낮은 공급전압의 경우에 불리하게 작용한다. 또한, 메모리 셀 및 기준 셀의 열화 효과(aging effect)가 상이하다는 것도 단점이 될 수 있다.
이러한 단점은 상기 문제점의 다른 해결책(H. Hirano 외 공저: "비트라인 구동 판독 구조...를 갖는 2V/100ns 1T/1C 비휘발성 강유전 메모리 구조, 32권, 5호, 1997년 5월, 649-654 페이지, 참조)에 의해 회피될 수 있다. 이 문헌에서는 메모리 셀이 항상 0V에서 분극 상태로 유지되지 않도록 함으로써 메모리 셀의 열화를 회피한다. 이것은 기준 셀의 리세팅시 소정의 설정 전압이 프리세팅(presetting)됨으로써 이루어진다. 그러나, 획득가능 기준 전압의 정확성은 상기 설정 전압과 그 온도에 의존하게 된다.
일반적으로 강유전 메모리에서 판독될 메모리 셀은 예를 들어 비스무스 바륨 탄탈레이트(SBT) 또는 납 지르코늄 티타네이트(BZT)로 이루어진 강유전 유전체를 갖는 커패시터의 형태로 선택 트랜지스터에 의해 비트라인에 접속된다. 커패시턴스 비로 인해 비트라인 상에 수 백 mV 크기의 필요 신호가 발생한다. 상대적으로 작은 이들 필요 신호는 판독 증폭기에서 "1" 또는 "0"에 대한 완전한 논리 레벨로 증폭된다. 그러나, 전술한 바와 같이 이러한 판독 증폭기는 이상적으로는 메모리 셀로부터 "0" 또는 "1"의 판독시 얻어지는 전압들의 평균값이어야 하는 기준 전압을 필요로 한다(도7을 다시 참조).
이러한 기준 전압(VREF)은 인버스(inverse) 정보를 갖는 두 개의 기준 셀이 비트라인쌍 상에서 판독됨으로써 발생될 수 있다. 이어서 상기 비트라인 쌍이 단락됨으로써 이전에 얻어진 두 개의 판독신호의 산술 평균이 생성된다. 기준 신호가 두개의 비트라인 중 하나상에 유지되는 한편, 다른 비트라인 상에서는 판독될 메모리 셀이 활성화된다. 그런 다음 판독 증폭기에서 판독 전압이 기준 전압과 비교되며 완전한 논리 레벨로 증폭된다.
이러한 과정을 통해 비교적 정확한 기준 신호의 발생은 가능하나, 개별 신호들이 연속적으로 발생됨으로 인하여 상대적으로 긴 시간이 요구된다.
두 개의 기준 셀에 의한 기준 전압의 순차적 발생과 그에 이은 메모리 셀의 판독이 도9에 개략적으로 도시되어 있다. 이 도면에서, 판독 사이클은 예를들어 t=10ns일 때 샘플링 신호 또는 스트로브(STB) 신호의 네가티브 에지에서 시작한다. 그 다음, 시간(A) 동안 기준 전압이 발생된다. 이것을 위해, 먼저 두 개의 비트라인이 0볼트로 방전되고("pre"), 그 다음에 인버스 정보를 갖는 두 개의 기준 셀이 판독되며("ref"), 마지막으로 두 개의 비트라인의 단락에 의해 산술 평균이 생성된다("short"). 다음 시간 "B" 동안에, 판독될 비트라인이 0V로 방전되고("prerd"), 그리고나서 메모리 셀이 판독된다("read"). 메모리 셀의 메모리 내용에 따라 각각 기준 전압보다 작거나 큰 전압이 판독될 비트라인에 인가된다. 뒤따르는 증폭 단계에서, 시간 "C" 동안에 상기 작은 전압차가 완전한 논리 레벨로 증폭된다. 판독 사이클이 시작되고 약 60ns후인 약 t=70ns에서, 비트라인 BL 또는 BBL 상에서 판독 정보가 후속처리를 위해 제공된다. 그 다음, 시간 "D" 동안에 기준 셀로 정보가 재기록되고 휴지상태로 복귀된다.
본 발명의 목적은 판독 사이클의 축소에도 불구하고 정확한 레벨을 갖는 기준 전압을 제공할 수 있는 기준 전압 발생용 회로를 제공하는 데 있다.
이러한 목적은 기준 전압 장치가 상보 신호를 제공받을 수 있는 두 개의 기준 셀로 이루어지고, 상기 기준 셀은 동시에 기준 전압 발생을 위해 선택 및 평가 장치로 판독되는 본 발명에 따른 회로에 의해 달성된다.
또한, 본 발명에 따른 회로에서는 동시에 두 개의 기준 셀이 사용된다. 이들 두 개의 기준 셀은 판독 과정의 시작 전에 두 개의 라인을 통해 "1" 또는 "0"으로 예비충전되어, 하나의 기준 셀에는 "1"에 대응되는 전압이, 다른 기준 셀에는 "0"에 대응되는 전압이 저장된다. 그리고나서, 판독 과정의 시작시에 두 개의 기준 셀이 동시에 기준 비트라인에 출력됨으로써, 기준 비트라인에서 정확한 기준 전압(VREF)이 설정된다.
본 발명의 한 바람직한 실시예에서, 기준 셀로의 "1" 또는 "0"의 재기록이 특별히 제공된 공급 라인에 의해 수행된다.
본 발명의 또다른 한 바람직한 실시예에서는, 기준 셀들이 각각 비트라인 자체에 의해 재충전된다. 이것을 위한 회로 기술은 다음과 같다. 즉, 각 기준 셀은 각각 워드라인에 의해 트리거된 선택 트랜지스터에 의해 비트라인 쌍의 두 개의 비트라인에 각각 접속된다.
본 발명의 또다른 바람직한 실시예에서, 두 개의 기준 셀은 또다른 비트라인 쌍에 접속되며 각각의 선택 트랜지스터에 의해 선택 및 평가 장치로 판독될 수 있다.
그 결과, 메모리 셀로부터 판독 신호 또는 필요 신호가 기준 전압이 발생한 다음에 발생되지 않고 기준 전압과 동시에 발생되는 것이 가능해진다. 즉, 기준 전압은 판독될 메모리 셀이 트리거되는 비트라인 쌍에서는 발생되지 않는다. 오히려, 기준 전압 발생을 위해 인버스 정보를 갖는 두 개의 기준 셀이 판독될 수 있는, 다른 어레이(array)의 비트라인 쌍이 이용된다. 그리고나서, 비트라인 쌍의 단락에 의해 두 개 신호의 산술 평균이 얻어진다. 이러한 기준 전압의 발생과 동시에, 기준 셀 어레이와는 다른 어레이의 메모리 셀이 판독된다. 적합하게 트리거되는 선택 트랜지스터에 의해 판독 신호와 기준 신호가 판독 증폭기의 입력으로 인가되어 증폭된다.
이러한 판독 과정의 "병렬화"에 의해 판독 엑세스가 상당히 단축된다. 또한, 기준 전압의 발생을 위해 다른 어레이의 비활성 비트라인 쌍이 이용될 수 있기 때문에, 추가 비트라인이 요구되지 않는다.
도1은 본 발명의 제 1 실시예에 따른 회로도이다.
도2는 도1의 실시예의 신호 파형을 설명하기 위한 도면이다.
도3은 본 발명의 제 2 실시예에 따른 회로도이다.
도4는 도3의 실시예의 신호 파형을 설명하기 위한 도면이다.
도5는 본 발명의 제 3 실시예에 따른 회로도이다.
도6은 도5의 실시예의 신호 파형을 설명하기 위한 도면이다.
도7은 FeRAM에서 기준 전압 VREF의 설정을 설명하기 위한 도면이다.
도8은 DRAM에서 기준 전압 VREF을 설명하기 위한 도면이다.
도9는 종래 회로에서 신호 파형을 설명하기 위한 도면이다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하고자 한다.
도7 내지 도9는 이미 도입부에서 설명하였다. 이 도면들에서 서로 대응되는 부품 및 신호 파형에 대하여 각각 동일한 도면부호를 표기하였다.
도1의 회로에서, 비트라인(B1 및 B2)은 시점(t0)에서(도2 참조) 예비충전 도선(VE 및 VL)에 의해 공급전압 전위의 절반(VCC/2)으로 유지된다. 여기서 비트라인(B1 또는 B2)은 트랜지스터(T7, T8 및 T9)를 통하여 도선(VL 또는 VE)에 접속된다.
시점(t1)에서, 도선(VE)이 0V로 되면서 비트라인(B1 및 B2)이 0V로 예비충전된다.
시간(t2)에서, 워드라인(Wi와 DW1 및 DW2)이 비트라인(B2)에 접속되어 기판 전압(VP)이 인가되는 메모리 셀(C1)의 셀 내용이 트랜지스터(T5)를 통해 출력되는 한편, 상기 워드 라인이 기준 비트라인(B1)에 접속됨으로써 기판 전압(DVP)을 이용하여 기준 셀(DC0, DC1)의 내용이 트랜지스터(T3 및 T4)를 통해 출력된다. 따라서, 기준 비트라인(B1)의 "1" 신호 및 "0" 신호 사이의 평균으로서 기준전압이 산출된다. 이 시점에서 기준 셀(DCO, DC1)의 재충전을 위한 공급라인(S1, S2)은 트랜지스터(TS1, TS2)를 통해 비활성화된다.
비트라인과 기준 비트라인이 바뀌는 경우, 즉 B1이 비트라인을 형성하고 B2가 기준 비트라인을 형성하면, 워드라인(Wi+1 및 DW3 및 DW4)이 활성화된다. 위에서 설명한 방식으로 나머지 동작들이 뒤따른다. 이러한 경우에 메모리 셀이 메모리 커패시터(C2)에 의해 형성된다.
시점(t3)에서, 평가 신호(VBEWERTER)에 의해 선택 및 평가 장치(10)가 활성화된다. 도시된 경우 비트라인(B2)에서 판독된 "1"이 전압(VCC)으로 증폭되고, 기준 비트라인(B1)이 0V로 내려간다. "0"의 판독시에는 위의 과정이 역으로 진행된다.
시점(t4)에서 공급라인(S1)이 VCC로, 도선(Vp)이 VCC로, 도선(Vn)이 0V로 설정됨으로써, 기준 셀(DC1 및 DCO)이 "1" 또는 "0"으로 분극될 수 있다.
시점(T5)에서 모든 워드라인(DW1, DW2, DW3, DW4, Wi, Wi+1)이 비활성화되고 도선(VL)의 신호가 VCC로 설정되고 도선(VE)의 신호가 VCC/2로 설정됨으로써, 비트라인(B1, B2)에 VCC/2가 인가된다. 도선(S1)에 VCC가 인가되고 도선(Vp 및 Vn)에 VCC/2가 인가됨으로써, 기판 전압(VP)에 VCC/2가 인가되기 때문에 기준 셀(DC0, DC1)의 전압이 0V로 설정된다.
비트라인(B2)과 기준 비트라인(B1)의 커패시턴스가 달라지는 것을 막기 위해서, 기준 셀(DCO, DC1)의 커패시턴스는 메모리 셀의 커패시턴스(CB)의 절반이 되도록 선택된다. 레이아웃 때문에 기준 셀(DC0, DC1)의 커패시턴스를 절반으로 하는 것이 가능하지 않다면, 셀 기판 전압(VP)은 용량 불균형이 보상되도록 조정된다.
도1 및 도2의 실시예의 회로는 다음과 같은 특별한 장점을 갖는다.
- 회로가 기존의 기준 전압 회로에 비하여 매우 속도가 빠르다.
- 기준 전압(VREF)이 정확하게 "1"과 "0" 사이에 놓인다.
- 기준 전압(VREF)이 온도 변화에 대해 상대적으로 둔감하다.
- 기준 전압(VREF)이 열화 영향과 피로에 대해 상대적으로 둔감하다. 이점은 기준 셀(DC0, DC1)이 일반적으로 보통 메모리 셀 보다 더 빈번하게 재프로그래밍 때문에 유용한 것이다.
- 기판 전압 VP 및/또는 DVP의 이동에 의해, 예를 들어 FeRAM의 검사시에 기판 전압(VP)의 설정을 위해 예컨대 레이져 접합을 통해 기준 전압이 조정될 수 있다.
- 본 실시예에서는, 기준전압을 발생시키기 위해 메모리 신호의 판독과 동시에 두 개의 기준 셀(DC0, DC1)이 비트라인(B1)에 제공된다. 판독이 신속하고 정확하게 수행될 수 있다는 점이 특히 유리하다. 기준 셀로의 "1"과 "0"의 재기록이 특별히 제공된 공급 도선을 통해 이루어진다. 그러므로, 나머지 강유전 메모리 셀에 "1"과 "0"을 갖는 두 개의 기준 셀이 부가되며, 상기 기준 셀들은 정확한 기준 전압(VREF)이 제공되도록 스위칭된다.
도3 및 도4에는 본 발명의 또다른 실시예에 따른 회로가 도시되어 있다. 이 실시예에서도 시간(t0)에서 비트라인(B1, B2)에 충전 도선(VE 또는 VL)을 통해 공급 전압의 절반(VCC/2)이 인가된다.
시점(t1)에서, 비트라인(B1 및 B2)에 0V가 예비충전되도록 하기 위해 예비충전 도선(VE)에 OV가 제공된다.
시점(t2)에서, 워드라인(Wi과 DW1 및 DW3)이 비트라인(B2)으로 접속됨으로써 메모리 셀(C1)의 메모리 셀 내용이 트랜지스터(T5)를 통해 출력되고, 상기 워드 라인이 기준 비트라인(B1)에 접속됨으로써 기준 셀(DCO, DC1)의 기준 셀 내용이 출력되며, 그 결과 "1" 신호와 "0" 신호 사이의 평균으로서 기준 전압이 기준 비트라인(B2)에서 얻어진다.
도1 및 도2의 예에서와 같이, 라인 B1이 비트라인을 형성하고 라인 B2가 기준 비트라인을 형성하도록 비트라인과 기준 비트라인이 바뀌는 경우에, 워드라인(Wi+1과 DW2 및 DW4)이 활성화된다.
시점(t3)에서, 평가 신호(VBEWERTER)에 의해 선택 및 평가 장치(10)가 활성화된다. 이 경우 비트라인(B2)에서 판독된 "1"이 전압(VCC)으로 증폭되는 한 편, 기준 비트라인(B1)은 0V로 내려간다. "0"의 판독시에는 위의 동작이 역으로 진행된다.
시점(t4)에서, 기준 셀(DC1)로 올바른 신호를 재기록하기 위해 워드 라인(DW3)이 비활성화되고, 워드 라인(DW4)이 활성화된다. B1이 비트라인을 형성하고 B2가 기준 비트라인을 형성하도록 비트라인과 기준 비트라인이 반대가 되는 경우에, 워드라인(DW1)이 비활성화되고, 워드라인(DW2)가 활성화된다.
시점(T5)에서, 예비충전 도선(VE)에 VCC/2가 인가되는 한편, 워드라인(Wi)이 비활성화되고, 예비충전 도선(VL)이 VCC로 설정된다. 이에 의해 비트라인(B1, B2)에 VCC/2가 인가된다. 워드라인(DW1 및 DW4)이 활성화되면서, 기판 전압(VP)에 VCC/2가 인가되기 때문에 기준 셀(DC0, DC1)에서의 전압이 0V로 설정된다. 그 다음에, 모든 워드라인(DW1, DW2, DW3, DW4, Wi, Wi+1)이 비활성화된다.
기준 셀(DCO, DC1)의 충전 및 방전을 위해서 각각의 워드라인(DW1, DW2, DW3, DW4)에 의해 스위칭 트랜지스터(T11, T12, T13, T14)가 트리거되며, 상기 스위칭 트랜지스터는 기준 셀을 비트라인(B1 또는 B2)에 접속시키거나 상기 비트 라인으로부터 분리시킨다.
비트라인(B2)과 기준 비트라인(B1)(또는 그 반대)의 커패시턴스의 불균형을 방지하기 위해서, 도1 및 도2의 실시예에서와 유사하게, 기준 셀(DC0 및 DC1)이 메모리 셀(CB)의 절반 크기를 갖도록 선택된다. 이 경우에도 레이아웃 때문에 기준 셀(DC0, DC1)의 커패시턴스를 절반으로 하는 것이 불가능하다면, 기판 전압(VP 및/또는 DVP)은 용량 불균형이 보상되도록 설정된다.
도1 및 도2의 실시예에서와 유사하게, 도3 및 도4의 실시예는 다음과 같은 특별한 장점을 갖는다.
- 회로가 기존 기준 전압 회로에 비하여 매우 속도가 빠르다. 또한, 이 경우 부가로 필요한 시간(t4)은 액세스 시간에 들어가지 않는다.
- 기준 전압(VREF)이 정확하게 "1"과 "0" 사이에 놓인다.
- 기준 전압이 온도 변화에 대해 상대적으로 둔감하다.
- 기준 전압이 열화 영향과 피로에 대해 상대적으로 둔감하다. 이점은 기준 셀(DC0, DC1)이 일반적으로 보통 메모리 셀보다 더 빈번하게 재프로그래밍되기 때문에 유용한 것이다.
- 기판 전압(VP)의 이동에 의해, 예를 들어 FeRAM의 검사시에 기판 전압(VP)의 조정을 위해 예컨대 레이져 접합을 통해 기준 전압이 조정될 수 있다.
- 도1 및 도2의 제 1 실시예에서와 같이, 비트라인 쌍 당 단지 두 개의 기준 셀이 요구된다.
도2의 실시예에서는 도1의 실시예에서와 달리 비트라인(B1 및 B2)으로부터의 재기록에 의한 특히 적합한 회로 조치(트랜지스터(T11 내지 T14) 참조)에 의해 기준 셀의 재충전이 일어난다.
도5 및 도6에는 본 발명의 또다른 실시예에 따른 회로가 도시되어 있다.
이 실시예에서 선택 및 평가 장치(10)로서의 판독 증폭기는 DRAM에서와 유사하게 두개의 메모리 어레이(21, 22) 사이에 배치되어 상기 메모리 어레이(21, 22)에 의해 이용된다. 기준 셀(DC0 및 DC1)과 판독될 메모리 셀이 상이한 비트라인 쌍(BLb/bBLb) 또는 (BLt/bBLt)에 접속된다. 선택 트랜지스터 쌍(MUXb 또는 MUXt)이 선행기술과 달리 분리되므로, 판독 증폭기의 앞에 접속된 두개의 비트라인 쌍에 대해 총 네 개의 선택 트랜지스터가 제공된다. 이러한 선택 트랜지스터의 분리에 의해 기준 전압의 동시 발생(도5의 우측 절반부 참조)과 메모리 셀의 판독(도5의 좌측 절반부 참조)이 회로 장치(11, 12)를 통해 가능해진다. 이것을 위해, 메모리 셀 및 기준 셀의 선택 트랜지스터와 선택 트랜지스터(MUXb 또는 MUXt)는 워드라인(WL)과 제어 도선(SL)에 의해 제어된다.
판독 과정은 예를 들어 시점 t=10ns에서 스트로브 신호 또는 샘플링 신호의 네가티브 에지에서 시작한다. 시간(A) 동안의 기준 전압의 발생과 시간(B) 동안의 메모리 셀의 판독이 전기적으로 접속되지 않은 비트라인 쌍(BLb/bBLb 또는 BLt/bBLt)에서 동시에 시작한다. 그리고나서, 시간(C) 동안에, 네 개의 선택 트랜지스터중 두 개에 의해, 예를들어 도5에서 트랜지스터들(MUXb)중 상부 트랜지스터와 도5 트랜지스터들(MUXt)중 하부 트랜지스터에 의해 판독 신호와 기준 신호가 판독 증폭기에 인가되고 차이 신호가 증폭된다. 판독 사이클이 시작되고 약 40ns 후인 대략 t=50ns에서, 비트라인 상에서 판독된 정보가 후속 처리를 위해 제공된다. 그리고나서, 시간(D) 동안에 기준 셀로의 정보 재기록과 휴지 상태로의 복귀가 뒤따른다.
도9와의 비교에서 나타나는 바와 같이, 병렬 판독 방법에 의해 유효 데이터의 제공까지의 시간이 약 60ns에서 약 40ns로 단축될 수 있다.

Claims (7)

  1. 일정한 기판 전압을 이용하여 강유전 메모리의 메모리 셀로부터 제 1 비트라인 쌍(BLt, bBLt)을 통해 판독된 판독 신호를 판독 및 평가하기 위한 기준 전압을 발생시키기 위한 회로로서,
    기준 전압 장치(DC1, DCO; 22) 및, 상기 제 1 비트라인 쌍에 접속된 선택 및 평가 장치(10)를 포함하며,
    상기 기준 전압 장치는 상보 신호가 제공될 수 있는 두 개의 기준 셀(DCO, DC1)로 이루어지며, 상기 기준 셀은 동시에 기준 전압 발생을 위해 상기 선택 및 평가 장치(10)내로 판독될 수 있으며,
    상기 두 개의 기준 셀(DC0, DC1)이 또다른 비트라인 쌍(BLb, bBLb)의 각각의 비트 라인(BLb, bBLb)에 접속되며, 각각 선택 트랜지스터(MUXb)를 통해 상기 선택 및 평가 장치(10)로 판독될 수 있는 기준 전압 발생 회로.
  2. 제 1 항에 있어서, 상기 기준 셀(DC0, DC1)이 각각 별도의 공급라인(Vp)을 통해 재충전될 수 있는 것을 특징으로 하는 기준 전압 발생 회로.
  3. 제 1 항 또는 2 항에 있어서, 상기 기준 셀(DC0, DC1)의 커패시턴스가 메모리 셀(21)의 커패시턴스에 상응하는 것을 특징으로 하는 기준 전압 발생 회로.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19844101A1 (de) 1998-09-25 2000-03-30 Siemens Ag Schaltungsanordnung zur Generierung einer Referenzspannung für das Auslesen eines ferroelektrischen Speichers
JP4405094B2 (ja) * 2001-01-29 2010-01-27 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ
US6785629B2 (en) * 2002-07-02 2004-08-31 Agilent Technologies, Inc. Accuracy determination in bit line voltage measurements
US6898104B2 (en) * 2002-11-12 2005-05-24 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor memory with sense amplifier
US6856535B2 (en) 2003-01-21 2005-02-15 Texas Instruments Incorporated Reference voltage generator for ferroelectric memory
CN100375195C (zh) * 2003-10-24 2008-03-12 上海宏力半导体制造有限公司 光刻式只读存储器的感测放大器
US7200027B2 (en) * 2004-12-29 2007-04-03 Texas Instruments Incorporated Ferroelectric memory reference generator systems using staging capacitors
US7342819B2 (en) * 2006-03-03 2008-03-11 Infineon Technologies Ag Methods for generating a reference voltage and for reading a memory cell and circuit configurations implementing the methods
JP5060403B2 (ja) * 2008-06-19 2012-10-31 株式会社東芝 半導体記憶装置
KR101783873B1 (ko) * 2010-10-12 2017-10-11 삼성전자주식회사 데이터 감지를 위한 반도체 메모리 장치
US9042150B2 (en) * 2013-01-09 2015-05-26 Cypress Semiconductor Corporation Programmable and flexible reference cell selection method for memory devices
US9715919B1 (en) 2016-06-21 2017-07-25 Micron Technology, Inc. Array data bit inversion

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713877B2 (ja) 1988-10-19 1995-02-15 株式会社東芝 半導体メモリ
US5621680A (en) * 1996-04-01 1997-04-15 Motorola, Inc. Data storage element and method for reading data therefrom
KR100224673B1 (ko) * 1996-12-13 1999-10-15 윤종용 불휘발성 강유전체 메모리장치 및 그의 구동방법
KR100234877B1 (ko) * 1997-01-13 1999-12-15 윤종용 강유전체 랜덤 억세스 반도체 메모리 장치 및 그 동작 방법
KR100268444B1 (ko) * 1997-08-30 2000-10-16 윤종용 강유전체 랜덤 액세스 메모리 장치
DE19844101A1 (de) 1998-09-25 2000-03-30 Siemens Ag Schaltungsanordnung zur Generierung einer Referenzspannung für das Auslesen eines ferroelektrischen Speichers
KR100316241B1 (ko) * 1998-11-26 2002-04-24 오길록 비휘발성 강유전체 메모리

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