KR100403444B1 - 집적 메모리의 작동 방법 - Google Patents

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Abstract

본 발명은, 강유전성 메모리 효과를 갖는 메모리 커패시터(C0, C255) 및 선택 트랜지스터(T0, T255)를 각각 하나씩 갖는 메모리 셀(MC0; MC255)을 포함하는 집적 메모리의 작동 방법에 관해 기술한다. 상기 메모리는, 개별 메모리 셀(MC0)의 메모리 커패시터(C0)의 및 선택 트랜지스터(T0)의 직렬 회로를 통해 하나의 열 라인(BLt)에 연결된 플레이트 라인(PL)을 포함한다. 하나의 메모리 액세스는 소위 "펄스화된 플레이트 컨셉"에 따라 실행된다. 본 발명에 따른 방법에서 시간적인 진행은, 선택될 메모리 셀(MC0)의 메모리 커패시터(C0)의 하나의 액세스 사이클 동안 각각 동일한 값만큼 충전 및 방전되도록 조절된다. 그럼으로써, 활성화되지 않은 선택 트랜지스터의 소스-드레인-누설 전류에 의해 야기되는, 메모리 셀내에 저장된 정보의 약화 또는 파괴가 방지된다.

Description

집적 메모리의 작동 방법 {METHOD FOR OPERATING AN INTEGRATED MEMORY}
본 발명은, 열 라인 및 행 라인을 갖는 메모리 셀 필드, 강유전성 메모리 효과를 갖는 메모리 커패시터 및 선택 트랜지스터를 각각 하나씩 갖는 메모리 셀, 및 개별 메모리 셀의 메모리 커패시터의 및 선택 트랜지스터의 직렬 회로를 통해 하나의 열 라인에 연결된 플레이트 라인을 포함하며, 상기 메모리 셀의 선택 트랜지스터의 제어 단자들이 각각 하나의 행 라인에 연결되도록 구성된, 집적 메모리를 작동시키기 위한 방법에 관한 것이다.
강유전성 메모리 효과를 갖는 소위 FeRAM-메모리 셀을 갖춘 집적 메모리는 예를 들어 DRAM 메모리와 유사하게 구성된다. 상기 집적 메모리에서 메모리 셀들은 통상적으로 매트리스 형태의 하나의 메모리 셀 필드내에서 열 라인 및 행 라인의 단위로 집중된다. 상기 메모리 셀들은 선택 트랜지스터 및 메모리 커패시터를 각각 하나씩 포함한다. 이 경우 상기 메모리 셀의 개별 선택 트랜지스터의 제어 단자들은 각각 하나의 행 라인에 연결된다. 열 라인은 일반적으로 판독 증폭기에 연결되며, 상기 증폭기에서는 평가되고 증폭된 데이터 신호가 분기될 수 있다.
강유전성 메모리 효과를 갖는 메모리 셀에서는, 데이터 신호가 공지된 바와 같이 재료를 구별할 수 있는 분극 상태의 형태로 메모리 셀의 메모리 커패시터내에 저장된다. 상기 메모리의 작동 중에는 메모리 셀이 일반적으로 용량성 특성을 갖는다. 이와 같은 방식의 메모리 셀을 갖는 집적 메모리는 예를 들어 소위 FeRAM으로 공지되어 있다. 메모리 셀, 또는 선택 트랜지스터 및 메모리 커패시터로 이루어진 상기 메모리 셀의 직렬 회로는 통상적으로 소위 "플레이트"로서도 표기되는 하나의 플레이트 라인과 하나의 열 라인 사이에 접속된다. 상기 플레이트 라인은 대부분 드라이버 회로에 연결되며, 상기 회로에 의해서 플레이트 라인이 예정된 전위에 인가된다.
집적 메모리의 작동 중에는, 상기 메모리의 열 라인 및 플레이트 라인이 각각 활성 작동 모드 또는 비활성 작동 모드를 취한다. 예를 들어 하나의 메모리 셀의 내용이 판독 출력되는 활성 작동 모드에서는, 상응하는 선택 트랜지스터가 활성화되어 상응하는 열 라인이 판독 증폭기에 연결된다. 플레이트 라인은 예정된 전위에 인가된다. 그렇기 때문에 플레이트 라인과 상응하는 열 라인 사이에는 차동 전압이 인가된다. 비활성 작동 모드에서는, 상응하는 열 라인 및 플레이트 라인이 일반적으로 공통의 공급 전위를 위한 하나의 단자에 연결된다.
선택되지 않은 메모리 셀의 활성화되지 않은 선택 트랜지스터의 개별 소스-드레인-구간을 통해서는, 하나의 액세스 사이클 동안 개별 열 라인과 플레이트 라인 사이에도 마찬가지로 차동 전압이 인가된다. 상기 소스-드레인-전압은 개별 선택 트랜지스터내에서 소위 누설 전류를 야기한다. 각각의 액세스 사이클 동안에는 선택되지 않은 메모리 셀의 관련 메모리 커패시터가 소정의 전하량만큼 충전 및/또는 방전된다. 그럼으로써, 매번의 액세스 사이클마다 각 메모리 커패시터의 전압이 변동될 수 있다.
강유전성 메모리에서는 하나의 메모리 셀에 있는 정보가 보자성 분극의 량으로 저장되며, 이 때 메모리 커패시터의 단자들 사이에는 전압이 인가되지 않는다. 정보의 판독 출력은, 전압이 커패시터의 단자들에 단시간 동안 인가됨으로써 이루어진다. 누설 전류로부터 기인되는 메모리 커패시터의 전술한 충전 또는 방전에 의해서 및 그와 연관된 커패시터에서의 전위 변동에 의해서, 메모리 셀에 저장된 정보는 시간에 따라 또는 다수의 액세스 사이클 후에 약화되거나 또는 파괴될 수 있다.
본 발명의 목적은, 선택 트랜지스터의 소스-드레인-누설 전류에 의해서 야기되는, 메모리 셀내에 저장된 정보의 약화 또는 파괴가 방지될 수 있는, 서문에 언급한 방식의 집적 메모리를 작동시키기 위한 방법을 제공하는 것이다.
도 1은 강유전성 집적 메모리의 개략도.
도 2는 상기 집적 메모리의 판독 사이클을 보여주는 시간 흐름도.
도 3은 본 발명의 방법에 따른 판독 사이클을 보여주는 시간 흐름도.
* 도면의 주요 부분에 대한 부호의 설명 *
BL : 비트 라인 C : 메모리 커패시터
ILECK: 누설 전류 MC : 메모리 셀
PL : 플레이트 라인 PLD : 드라이버 회로
SA : 판독 증폭기 T : 선택 트랜지스터
WL : 워드 라인
상기 목적은, 하나의 메모리 셀에 대한 액세스가 하나의 액세스 사이클 동안에 이루어지는, 서문에 언급한 방식의 집적 메모리 작동 방법에 의해서 달성되며, 상기 방법은
- 액세스 전에는, 선택될 메모리 셀에 연결된 열 라인 및 플레이트 라인이 출력 전위를 갖고,
- 액세스 동안에는, 선택될 메모리 셀에 연결된 행 라인이 활성화됨으로써, 상기 메모리 셀의 선택 트랜지스터는 도전 접속되고, 플레이트 라인에는 열 라인의 전위와 상이한 전위가 인가되며,
- 상기 열 라인에 인가되는 전위는 제 1 시점에서 평가 및 증폭되고,
- 그 다음에는 출력 전위가 제 2 시점에서 플레이트 라인에 인가되며,
- 그 다음에는 출력 전위가 제 3 시점에서 열 라인에 인가되고,
- 상기 제 1 시점, 제 2 시점 및 제 3 시점은, 선택될 메모리 셀의 메모리 커패시터가 하나의 액세스 사이클 동안 각각 동일한 량만큼 충전 및 방전되도록 선택되는 특징을 갖는다.
상기 강유전성 메모리는 플레이트 라인이 펄스화된 신호를 갖는 소위 "펄스화된 플레이트 컨셉"에서 기술된다. 선택되지 않은 메모리 셀내에서의 정보 손실을 피하기 위해 액세스 사이클의 시간에 따른 진행이 적절하게 조절된다. 이 목적을 위해서, 선택된 메모리 커패시터가 각각 동일한 량만큼 충전 및 방전되도록 상기 제 1 시점, 제 2 시점 및 제 3 시점이 선택되면, 상기 효과는 소스-드레인-누설 전류의 결과로 충·방전되는, 선택되지 않은 메모리 커패시터에서도 달성된다. 액세스 사이클이 본 발명의 방법에 따라 시간적으로 조절되면, 플레이트 라인과 관련 행 라인간의 차동 전압의 직류 전압부는 거의 0이 된다. 상기 직류 전압부는 또다른 순수한 교류 전압부를 갖는다. 즉, 연결된 메모리 커패시터가 하나의 액세스 동안 각각 동일한 량만큼 충전 및 재방전된다.
이미 존재하는 직류 전압부는 산술적으로, 즉 플레이트 라인과 상응하는 열 라인간의 차동 전압을 시간에 대해 적분함으로써 산출될 수 있다. 상기 적분이 액세스 사이클의 마지막에 거의 0에 가까운 값을 가지면, 상기 차동 전압의 직류 전압부는 존재하지 않게 된다.
제 1 시점과 제 3 시점 사이의 시간격으로서는 예를 들어 기술적으로 가급적 최단의 시간격이 선택된다. 다시 말해서, 하나의 메모리 액세스 동안의 시간적인 흐름의 진행은 다만 상기 제 1 시점을 상응하게 선택함으로써만 이루어질 수 있다.
바람직한 추가의 실시예 및 개선예는 종속항의 대상이다.
본 발명은 도면 설명이 부가된 실시예를 참조하여 하기에서 자세히 설명된다.
도 1은 강유전성 집적 메모리의 일 실시예를 개략적으로 도시한다. 상기 메모리는 소위 1-트랜지스터/1-커패시터-메모리 셀(MC)을 포함하며, 상기 메모리 셀은 워드 라인(WL0 내지 WL255)과 한 쌍의 비트 라인(BLt, BLc)의 교차점에 배치된다. 상기 2개의 비트 라인(BLt 또는 BLc) 사이에서는 하나의 플레이트 라인(PL)이 뻗는다. 상기 비트 라인(BLt, BLc) 또는 열 라인은 판독 증폭기(SA)에 연결된다. 상기 플레이트 라인(PL)은 드라이버 회로(PLD)에 연결되며, 상기 회로에 의해서 플레이트 라인(PL)이 예정된 전위에 인가된다. 상기 메모리 셀(MC)은 선택 트랜지스터(T0 내지 T255) 및 메모리 커패시터(C0 내지 C255)를 각각 하나씩 포함한다. 메모리 커패시터로서는 강유전성 메모리 효과를 갖는 메모리 커패시터가 다루어진다. 플레이트 라인(PL)은 예를 들어 메모리 셀(MC0)의 메모리 커패시터(C0)의 및 선택 트랜지스터(T0)의 직렬 회로를 통해 열 라인(BLt)에 연결된다. 메모리 셀(MC)의 선택 트랜지스터(T0 내지 T255)의 제어 단자는 각각 하나의 행 라인 또는 워드 라인(WL0 내지 WL255)에 연결된다.
하기에서는, 도 1에 도시된 메모리의 판독 액세스가 하나의 예로서 자세하게 설명된다. 본 발명에 따른 방법은 집적 메모리의 기록 사이클에도 적절하게 적용될 수 있다.
메모리의 판독 액세스 동안, 비트 라인(BLt) 및 플레이트 라인(PL)상에서는 도 2에 도시된 전위 곡선(VBLt 및 VPL)이 나타난다. 이 경우에는, 메모리 셀(MC0)이 활성화된다는 사실이 가정된다. 판독 액세스 전에는, 선택될 메모리 셀(MC0)에 연결된 열 라인(BLt) 및 플레이트 라인(PL)이 출력 전위를 갖는다. 상기 출력 전위는 본 실시예에서 집적 메모리의 기준 전위이다. 선택 트랜지스터(T0)는 판독액세스가 시작될 때 워드 라인(WL0)에 인가되는 양의 전위에 의해서 도전 접속된다. 이 목적을 위해 행 라인(WL0)이 활성화된다. 그와 동시에 플레이트 라인(PL)에는, 열 라인(BLt)의 전위(VBLt)와 상이한 양의 전위(VPL)가 인가된다. 상기 시점은 시점(t0)으로 표시된다.
비트 라인(BLt)상에는 상기 메모리 셀(MC0)에 저장된 정보에 상응하는 판독 전압이 세팅된다. 상기 판독 신호는 기준 전압과 비교되고, 연결된 판독 증폭기(SA)내에서 워드화 및 증폭된다. 상기 시점은 시점(t1)으로 표시된다. 상기 정보를 메모리 셀(MC0)내에 역기록하기 위해서 필요한 소정의 시간격 후에는, 플레이트 라인(PL)이 재차 출력 전위로 인가된다. 상기 시점은 시점(t2)으로 표시된다. 추가의 대기 시간 후에는 시점(t3)에서 비트 라인(BLt)도 또한 출력 전위로 인가된다. 판독 사이클의 마지막에는 워드 라인(WL0)이 비활성화됨으로써 선택 트랜지스터(T0)가 재차 폐쇄된다. 강유전성 메모리의 상기와 같은 작동 방식은 "펄스화된 플레이트 컨셉"으로도 표기된다. 도 2는 상기와 같은 액세스에 대한 전형적인 신호 곡선을 보여준다.
비트 라인(BLt) 및 플레이트 라인(PL)에는 추가의 메모리 셀(MC)이 연결되며, 상기 메모리 셀은 전술한 액세스 사이클에서는 활성화되지 않는다. 다시 말해서, 워드 라인(WL)이 활성화되지 않음으로써, 관련 선택 트랜지스터가 폐쇄된다. 상기 선택 트랜지스터의 개별 소스-드레인-구간을 통해 상기 액세스 사이클 동안에는 도 1에 도시된 차동 전압(VPL - VBLt)이 인가된다. 상기 소스-드레인-전압은, 관련 메모리 커패시터를 충전 또는 방전시키는 누설 전류를 야기할 수 있다.
차동 전압이 시간에 대해 적분됨으로써, 상기 차동 전압이 기술된 본 경우에는 직류 전압부를 갖는다는 것을 알 수 있다(도 2에는 차동 전압의 적분에 의해 액세스 사이클의 마지막에는 integ(VPL-VBLt) ≠ 0이 되는 상태가 도시되어 있다). 상기 직류 전압부는, 모든 액세스 사이클에서 선택되지 않은 메모리 커패시터가 누설 전류에 의해서 소정의 충전량만큼 충전되도록 영향을 미친다. 상기 충전량(ΔQ)은 플레이트 라인(PL)과 비트 라인(BLt)간의 전위차를 시간에 대해 적분한 값에 누설 전류(ILeck)를 곱한 값과 비례한다.
그럼으로써 매번의 액세스 사이클 후에 개별 메모리 커패시터의 단자에 인가되는 전압은, 마찬가지로 차동 전압을 시간에 대해 적분한 값에 누설 전류(ILeck)를 곱한 값과 비례하는 값(ΔV ~ ILeck·integ(VPL-VBLt))만큼 증가한다. 예를 들어 메모리 커패시터(C3)에서 나타나는 상기와 같은 전위 증가(ΔV)는 선택 트랜지스터(T3)의 누설 전류(ILeck) 때문에 시간에 따라, 예를 들어 다수의 액세스 사이클을 거쳐 메모리 셀(MC3)에 저장된 정보를 약화시키거나 파괴한다.
도 3에는, 본 발명의 방법에 따라 실행되는 판독 사이클의 시간적인 진행을 한 예로 보여준다. 도 3에서 알 수 있는 바와 같이 상기 시간적인 진행은, 플레이트 라인(PL)과 비트 라인(BLt)간의 전위차를 시간에 대해 적분한 값이 대략 0이 되는 방식으로 변형된다. 다시 말해서, 차동 전압(VPL - VBLt)의 직류 전압부는 거의 0이다. 따라서 상기 차동 전압은 또다른 순수한 교류 전압부를 포함한다. 이것이 의미하는 것은, 비활성화 메모리 커패시터들 중에서 하나의 커패시터는 하나의 액세스 사이클 동안 기존의 소스-드레인-누설 전류에 의해서 비록 소정의 값만큼은 충전되지만, 동일한 사이클내에서 동일한 값만큼 재차 방전된다는 사실이다.
도 3에서 메모리의 작동은, 신호를 상응하게 처리하기 위해서, 시점(t1)과 시점(t3) 사이의 시간격이 기술적으로 가급적 최단의 시간격이 되도록 선택되었다. 도 2에 따른 곡선에 비해 상기 시점(t1)은, 시점(t0)과 시점(t1) 사이의 시간격이 상응하게 연장되도록 선택되었다.
도 2 및 도 3에 도시된 시간 및 개별 전압의 절대값들은 예로 든 값들이다. 개별 메모리 셀에서의 전압값 및 전하값이 디자인 및 기술에 강하게 의존하기 때문에, 상기 값들은 비교적 큰 범위내에서 변동될 수 있다.
본 발명에 따른 방법에 의해, 선택 트랜지스터의 소스-드레인-누설 전류에 의해서 야기된, 메모리 셀내에 저장된 정보의 약화 또는 파괴가 방지될 수 있다.

Claims (3)

  1. - 열 라인(BLt, BLc) 및 행 라인(WL)을 갖는 메모리 셀 필드,
    - 강유전성 메모리 효과를 갖는 메모리 커패시터(C0, C255) 및 선택 트랜지스터(T0, T255)를 각각 하나씩 갖는 메모리 셀(MC0; MC255),
    - 개별 메모리 셀(MC0)의 메모리 커패시터(C0)의 및 선택 트랜지스터(T0)의 직렬 회로를 통해 하나의 열 라인(BLt)에 연결된 플레이트 라인(PL)을 포함하며,
    - 상기 메모리 셀의 선택 트랜지스터(T0, T255)의 제어 단자들이 각각 하나의 행 라인(WL0, WL255)에 연결되고,
    - 하나의 액세스 사이클 동안 하나의 메모리 셀(MC0)에 대한 액세스가 이루어지도록 구성된, 집적 메모리의 작동 방법에 있어서,
    - 액세스 전에는, 선택될 메모리 셀(MC0)에 연결된 열 라인(BLt) 및 플레이트 라인(PL)이 출력 전위를 갖고,
    - 액세스 동안에는, 선택될 메모리 셀(MC0)에 연결된 행 라인(WL0)이 활성화됨으로써, 상기 메모리 셀의 선택 트랜지스터(T0)는 도전 접속되고, 플레이트 라인(PL)에는 열 라인(BLt)의 전위(VBLt)와 상이한 전위(VPL)가 인가되며,
    - 상기 열 라인(BLt)에 인가되는 전위(VBLt)는 제 1 시점(t1)에서 평가 및 증폭되고,
    - 그 다음에는 출력 전위가 제 2 시점(t2)에서 플레이트 라인(PL)에 인가되며,
    - 그 다음에는 출력 전위가 제 3 시점(t3)에서 열 라인(BLt)에 인가되고,
    - 상기 제 1 시점(t1), 제 2 시점(t2) 및 제 3 시점(t3)은, 선택될 메모리 셀(MC0)의 메모리 커패시터(C0)가 하나의 액세스 사이클 동안 각각 동일한 량만큼 충전 및 방전되도록 선택되는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 출력 전위는 집적 메모리의 기준 전위인 것을 특징으로 하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    하나의 메모리 셀(MC0)에 대한 액세스는 상기 메모리 셀(MC0)의 하나의 데이터 신호를 판독 출력하기 위한 판독 액세스인 것을 특징으로 하는 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040119105A1 (en) * 2002-12-18 2004-06-24 Wilson Dennis Robert Ferroelectric memory
US20050081190A1 (en) * 2003-09-30 2005-04-14 International Business Machines Corporation Autonomic memory leak detection and remediation
US7733682B2 (en) * 2007-12-13 2010-06-08 Texas Instruments Incorporated Plateline driver for a ferroelectric memory
JP2022148858A (ja) * 2021-03-24 2022-10-06 キオクシア株式会社 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4420822A (en) * 1982-03-19 1983-12-13 Signetics Corporation Field plate sensing in single transistor, single capacitor MOS random access memory
JPH056653A (ja) * 1991-06-28 1993-01-14 Casio Comput Co Ltd メモリ−素子
JP2854166B2 (ja) * 1991-07-25 1999-02-03 ローム株式会社 強誘電体メモリ
US5241266A (en) 1992-04-10 1993-08-31 Micron Technology, Inc. Built-in test circuit connection for wafer level burnin and testing of individual dies
US6330178B1 (en) * 1996-02-28 2001-12-11 Hitachi, Ltd. Ferroelectric memory device
KR100206713B1 (ko) * 1996-10-09 1999-07-01 윤종용 강유전체 메모리 장치에서의 비파괴적 억세싱 방법 및 그 억세싱 회로
JP3813715B2 (ja) * 1997-11-18 2006-08-23 株式会社東芝 半導体記憶装置及びそのデータ読み出し方法
DE19832994C2 (de) * 1998-07-22 2003-02-13 Infineon Technologies Ag Ferroelektrische Speicheranordnung

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US20010036100A1 (en) 2001-11-01

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