JPH056653A - メモリ−素子 - Google Patents
メモリ−素子Info
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- JPH056653A JPH056653A JP3183605A JP18360591A JPH056653A JP H056653 A JPH056653 A JP H056653A JP 3183605 A JP3183605 A JP 3183605A JP 18360591 A JP18360591 A JP 18360591A JP H056653 A JPH056653 A JP H056653A
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- type semiconductor
- ferroelectric layer
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Abstract
(57)【要約】
【目的】電圧印加の有無の情報と、電圧印加方向の情報
とを記憶し、読み出すことができるメモリ−素子を提供
することを目的とする。 【構成】強誘電体層１１と、その両側に設けられた一対
の第１導電型の半導体５，１０と、これら第１導電型の
半導体の強誘電体層側と反対側に絶縁層３，８を介して
設けられた一対の電極４，９と、各第１導電型の半導体
５，１０を挟むように、強誘電体層１１の上に設けられ
た２対の第２導電型の半導体１，２，６，７とを有する
メモリ−素子。
とを記憶し、読み出すことができるメモリ−素子を提供
することを目的とする。 【構成】強誘電体層１１と、その両側に設けられた一対
の第１導電型の半導体５，１０と、これら第１導電型の
半導体の強誘電体層側と反対側に絶縁層３，８を介して
設けられた一対の電極４，９と、各第１導電型の半導体
５，１０を挟むように、強誘電体層１１の上に設けられ
た２対の第２導電型の半導体１，２，６，７とを有する
メモリ−素子。
Description
【０００１】
【産業上の利用分野】この発明は、電圧印加の有無、及
び電圧印加の方向を記憶するメモリ−素子に関する。
び電圧印加の方向を記憶するメモリ−素子に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
メモリ−素子としては、例えば、図２に示すものが用い
られている。この素子は第１導電型の半導体基板２０
と、この半導体基板２０の表面領域に相互に離隔して形
成された第２導電型の第１及び第２の半導体領域２１，
２２と、これら領域２１，２２に挟まれた領域上に形成
された強誘電体層２３と、この強誘電体層２３の上に形
成された電極２４とで構成される。第１導電型の半導体
としてｐ型半導体を使用する場合には、第２導電型の半
導体としてｎ型半導体が用いられ、その逆に、第１導電
型の半導体にｎ型半導体を用いる場合には、第２導電型
半導体としてｐ型半導体が用いられる。
メモリ−素子としては、例えば、図２に示すものが用い
られている。この素子は第１導電型の半導体基板２０
と、この半導体基板２０の表面領域に相互に離隔して形
成された第２導電型の第１及び第２の半導体領域２１，
２２と、これら領域２１，２２に挟まれた領域上に形成
された強誘電体層２３と、この強誘電体層２３の上に形
成された電極２４とで構成される。第１導電型の半導体
としてｐ型半導体を使用する場合には、第２導電型の半
導体としてｎ型半導体が用いられ、その逆に、第１導電
型の半導体にｎ型半導体を用いる場合には、第２導電型
半導体としてｐ型半導体が用いられる。
【０００３】以下、第１導電型の半導体がｐ型半導体の
場合の動作について説明する。
場合の動作について説明する。
【０００４】電極２４とｐ型半導体基板２０との間に、
電極２４が＋となるような方向に強誘電体層２３が分極
するに十分な電圧を印加すると、強誘電体層２３はｐ型
半導体基板２０側が＋となる方向に分極する。この後、
電極２４と半導体基板２０との間の電圧印加を停止した
後も、強誘電体層２３の分極は保持される。この時ｐ型
半導体基板２０の強誘電体層２３側に負の電荷が誘起さ
れてチャンネルが形成され、２つのｎ型半導体２１，２
２間に電流が流れる（オン状態）。一方、始めに、電極
２４と半導体基板２０間に電圧印加を行わず、強誘電体
層２３も分極していない状態では、ｐ型半導体基板２０
にはチャンネルが形成されず、２つのｎ型半導体２１，
２２間には、ほとんど電流が流れない（オフ状態）。従
って、２つのｎ型半導体２１，２２間に流れる電流のオ
ン・オフによって、電極２４とｐ型半導体基板２０間に
電圧を印加したのか印加していないのかの情報を読み出
すことができる。
電極２４が＋となるような方向に強誘電体層２３が分極
するに十分な電圧を印加すると、強誘電体層２３はｐ型
半導体基板２０側が＋となる方向に分極する。この後、
電極２４と半導体基板２０との間の電圧印加を停止した
後も、強誘電体層２３の分極は保持される。この時ｐ型
半導体基板２０の強誘電体層２３側に負の電荷が誘起さ
れてチャンネルが形成され、２つのｎ型半導体２１，２
２間に電流が流れる（オン状態）。一方、始めに、電極
２４と半導体基板２０間に電圧印加を行わず、強誘電体
層２３も分極していない状態では、ｐ型半導体基板２０
にはチャンネルが形成されず、２つのｎ型半導体２１，
２２間には、ほとんど電流が流れない（オフ状態）。従
って、２つのｎ型半導体２１，２２間に流れる電流のオ
ン・オフによって、電極２４とｐ型半導体基板２０間に
電圧を印加したのか印加していないのかの情報を読み出
すことができる。
【０００５】次に、始めに、電極２４とｐ型半導体基板
２０との間に、電極２４が−となる方向に強誘電体２３
が分極するに充分な電圧を印加し、強誘電体層２３がｐ
型半導体基板２０側が−となる方向に分極する場合につ
い考える。この後、電極２４と半導体基板２０との間の
電圧印加を停止した後も、強誘電体層２３の分極は保持
される。この時、ｐ型半導体２０の強誘電体層２３側に
は正の電荷が誘起される。
２０との間に、電極２４が−となる方向に強誘電体２３
が分極するに充分な電圧を印加し、強誘電体層２３がｐ
型半導体基板２０側が−となる方向に分極する場合につ
い考える。この後、電極２４と半導体基板２０との間の
電圧印加を停止した後も、強誘電体層２３の分極は保持
される。この時、ｐ型半導体２０の強誘電体層２３側に
は正の電荷が誘起される。
【０００６】しかしながら、この状態は、負のゲ−ト電
圧が印加されたｎ−チャンネルＭＯＳＦＥＴ（ＭＯＳ型
電界効果型トランジスタ）と同様にチャンネルは形成さ
れず、２つのｎ型半導体２１，２２間にはほとんど電流
が流れない（オフ状態）。従って、２つのｎ型半導体２
１，２２間に流れる電流のオン・オフでは、逆方向に電
極２４とｐ型半導体基板２０との間に電圧を印加したの
か、電圧を印加していないのかっという情報を区別して
読み出すことが困難であるという欠点がある。
圧が印加されたｎ−チャンネルＭＯＳＦＥＴ（ＭＯＳ型
電界効果型トランジスタ）と同様にチャンネルは形成さ
れず、２つのｎ型半導体２１，２２間にはほとんど電流
が流れない（オフ状態）。従って、２つのｎ型半導体２
１，２２間に流れる電流のオン・オフでは、逆方向に電
極２４とｐ型半導体基板２０との間に電圧を印加したの
か、電圧を印加していないのかっという情報を区別して
読み出すことが困難であるという欠点がある。
【０００７】この発明は、上記のような実情に鑑みてな
されたものであって、電圧印加の有無の情報と、電圧印
加方向の情報とを記憶し、読み出すことができるメモリ
−素子を提供することを目的とする。
されたものであって、電圧印加の有無の情報と、電圧印
加方向の情報とを記憶し、読み出すことができるメモリ
−素子を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、強誘電体層と、その両側に設けられた一
対の第１導電型の半導体と、これら第１導電型の半導体
の強誘電体層側と反対側に絶縁層を介して設けられた一
対の電極と、前記各第１導電型の半導体を挟むように、
前記強誘電体層の上に設けられた２対の第２導電型の半
導体とを有することを特徴とするメモリ−素子を提供す
る。
成するために、強誘電体層と、その両側に設けられた一
対の第１導電型の半導体と、これら第１導電型の半導体
の強誘電体層側と反対側に絶縁層を介して設けられた一
対の電極と、前記各第１導電型の半導体を挟むように、
前記強誘電体層の上に設けられた２対の第２導電型の半
導体とを有することを特徴とするメモリ−素子を提供す
る。
【０００９】
【作用】この発明においては、電極間への電圧印加の有
無が強誘電体層の分極で記憶され、また電圧印加の方向
は、強誘電体層の分極方向で記憶される。従って、電圧
印加の有無の情報と、電圧印加方向の情報とを記憶し、
読み出すことができる。
無が強誘電体層の分極で記憶され、また電圧印加の方向
は、強誘電体層の分極方向で記憶される。従って、電圧
印加の有無の情報と、電圧印加方向の情報とを記憶し、
読み出すことができる。
【００１０】
【実施例】以下、添付図面を参照して、この発明の実施
例について説明する。
例について説明する。
【００１１】図１は、この発明の実施例に係るメモリ−
素子を示す断面図である。強誘電体層１１の一方の面に
は、ｐ型半導体５が形成されており、ｐ型半導体５の強
誘電体層１１と反対側の面には、絶縁膜３を介して電極
４が形成されている。また、強誘電体１１の同じ面に
は、ｐ型半導体５を挟むようにｎ型半導体１，２が設け
られている。
素子を示す断面図である。強誘電体層１１の一方の面に
は、ｐ型半導体５が形成されており、ｐ型半導体５の強
誘電体層１１と反対側の面には、絶縁膜３を介して電極
４が形成されている。また、強誘電体１１の同じ面に
は、ｐ型半導体５を挟むようにｎ型半導体１，２が設け
られている。
【００１２】一方、強誘電体層１１の反対側の面には、
ｐ型半導体１０が形成されており、ｐ型半導体１０の強
誘電体層１１と反対側の面には、絶縁膜８を介して電極
９が形成されている。また、強誘電体１１の半導体１０
側の面には、ｐ型半導体１０を挟むようにｎ型半導体
６，７が設けられている。
ｐ型半導体１０が形成されており、ｐ型半導体１０の強
誘電体層１１と反対側の面には、絶縁膜８を介して電極
９が形成されている。また、強誘電体１１の半導体１０
側の面には、ｐ型半導体１０を挟むようにｎ型半導体
６，７が設けられている。
【００１３】なお、強誘電体層１１としては、ポリフッ
化ビニリデン／三フッ化エチレンの共重合体等の有機材
料、チタン酸バリウム等のセラミックス等を用いること
ができる。
化ビニリデン／三フッ化エチレンの共重合体等の有機材
料、チタン酸バリウム等のセラミックス等を用いること
ができる。
【００１４】次に、このように構成される素子の動作に
ついて説明する。先ず、電極４と電極９との間に電圧が
印加されない場合、強誘電体層１１は、分極していない
状態を保持している。この時、ｎ型半導体１，２間及び
ｎ型半導体６，７間のどちらにもほとんど電流は流れな
い（オフ状態）。
ついて説明する。先ず、電極４と電極９との間に電圧が
印加されない場合、強誘電体層１１は、分極していない
状態を保持している。この時、ｎ型半導体１，２間及び
ｎ型半導体６，７間のどちらにもほとんど電流は流れな
い（オフ状態）。
【００１５】電極４と電極９との間に、電極４側が＋と
なる方向に、強誘電体層１１を分極させるに充分な大き
さの電圧を印加した場合、強誘電体１１は電極４側が−
となる方向に分極する。この分極は電圧印加停止後も保
持される。この時、ｐ型半導体５の強誘電体１１側に＋
の電荷が有機されるがチャンネルは形成されず、ｎ型半
導体１，２の間には電流はほとんど流れない（オフ状
態）。これに対して、ｐ型半導体１０の強誘電体１１側
には−の電荷が誘起され、電子チャンネルが形成され、
ｎ型半導体６、７の間には、オフ状態に比較して大きい
電流が流れる（オン状態）。
なる方向に、強誘電体層１１を分極させるに充分な大き
さの電圧を印加した場合、強誘電体１１は電極４側が−
となる方向に分極する。この分極は電圧印加停止後も保
持される。この時、ｐ型半導体５の強誘電体１１側に＋
の電荷が有機されるがチャンネルは形成されず、ｎ型半
導体１，２の間には電流はほとんど流れない（オフ状
態）。これに対して、ｐ型半導体１０の強誘電体１１側
には−の電荷が誘起され、電子チャンネルが形成され、
ｎ型半導体６、７の間には、オフ状態に比較して大きい
電流が流れる（オン状態）。
【００１６】一方、電極４と電極９との間に、電極４側
が−となる方向に、強誘電体層１１を分極させるに充分
な大きさの電圧を印加した場合、強誘電体層１１は電極
４側が＋となる方向に分極する。この分極は電圧印加停
止後も保持される。この時、ｐ型半導体５の強誘電体層
１１側に−の電荷が誘起され、電子チャンネルが形成さ
れ、ｎ型半導体１，２の間には電流が流れる（オン状
態）。これに対して、ｐ型半導体１０の強誘電体層１１
側には＋の電荷が誘起されるが、チャンネルは形成され
ず、ｎ型半導体６，７間には電流はほとんど流れない
（オフ状態）。
が−となる方向に、強誘電体層１１を分極させるに充分
な大きさの電圧を印加した場合、強誘電体層１１は電極
４側が＋となる方向に分極する。この分極は電圧印加停
止後も保持される。この時、ｐ型半導体５の強誘電体層
１１側に−の電荷が誘起され、電子チャンネルが形成さ
れ、ｎ型半導体１，２の間には電流が流れる（オン状
態）。これに対して、ｐ型半導体１０の強誘電体層１１
側には＋の電荷が誘起されるが、チャンネルは形成され
ず、ｎ型半導体６，７間には電流はほとんど流れない
（オフ状態）。
【００１７】以上のように、このメモリ−素子では、電
極４と電極９への電圧印加の有無が強誘電体層１１の分
極で記憶され、また電圧印加の方向は、強誘電体層１１
の分極方向で記憶される。その記憶の読出しは、ｎ型半
導体１，２の間に流れる電流Ｉ1 、及びｎ型半導体６，
７に流れる電流Ｉ2 のオン・オフにより読み出される。
すなわち、電極４と電極９との間に電圧が印加されてい
ない時は、Ｉ1 ，Ｉ2 ともオフ状態であり、電圧が印加
された場合は、Ｉ1 ，Ｉ2 の一方がオン状態であり、他
方がオフ状態である。また、電圧の印加方向は、流れる
電流がオン状態である２つのｎ型半導体に近いほうの電
極が＋極となるような方向である。
極４と電極９への電圧印加の有無が強誘電体層１１の分
極で記憶され、また電圧印加の方向は、強誘電体層１１
の分極方向で記憶される。その記憶の読出しは、ｎ型半
導体１，２の間に流れる電流Ｉ1 、及びｎ型半導体６，
７に流れる電流Ｉ2 のオン・オフにより読み出される。
すなわち、電極４と電極９との間に電圧が印加されてい
ない時は、Ｉ1 ，Ｉ2 ともオフ状態であり、電圧が印加
された場合は、Ｉ1 ，Ｉ2 の一方がオン状態であり、他
方がオフ状態である。また、電圧の印加方向は、流れる
電流がオン状態である２つのｎ型半導体に近いほうの電
極が＋極となるような方向である。
【００１８】以上の実施例では、第１導電型半導体をｐ
型半導体で構成したが、第１導電型半導体をｎ型半導体
で構成してもよい。この場合にも、電極間への電圧印加
の有無が強誘電体層の分極の有無として記憶され、電圧
印加の方向は強誘電体層の分極の向きとして記憶され
る。この情報の読出しは、２つのｐ型半導体間に流れる
電流Ｉ1 と他の２つのｐ型半導体間に流れる電流Ｉ2の
オン・オフで読み出される。すなわち、電極間に電圧が
印加されていない場合には、Ｉ1 ，Ｉ2 ともオフ状態で
あり、電圧が印加された場合は、Ｉ1 ，Ｉ2 の一方がオ
ン状態であり、他方がオフ状態である。また、電圧の印
加方向は、流れる電流がオン状態である２つのｐ型半導
体に近いほうの電極が−極となるような方向である。
型半導体で構成したが、第１導電型半導体をｎ型半導体
で構成してもよい。この場合にも、電極間への電圧印加
の有無が強誘電体層の分極の有無として記憶され、電圧
印加の方向は強誘電体層の分極の向きとして記憶され
る。この情報の読出しは、２つのｐ型半導体間に流れる
電流Ｉ1 と他の２つのｐ型半導体間に流れる電流Ｉ2の
オン・オフで読み出される。すなわち、電極間に電圧が
印加されていない場合には、Ｉ1 ，Ｉ2 ともオフ状態で
あり、電圧が印加された場合は、Ｉ1 ，Ｉ2 の一方がオ
ン状態であり、他方がオフ状態である。また、電圧の印
加方向は、流れる電流がオン状態である２つのｐ型半導
体に近いほうの電極が−極となるような方向である。
【００１９】
【発明の効果】この発明によれば、電極間への電圧印加
の有無、及び電圧印加の方向の情報を記憶し、読み出す
ことができるメモリ−素子が提供される。
の有無、及び電圧印加の方向の情報を記憶し、読み出す
ことができるメモリ−素子が提供される。
【図１】この発明に係るメモリ−素子を示す断面図。
【図２】従来のメモリ−素子を示す断面図。
１，２，６，７；ｎ型半導体（第２導電型半導体）、
３，８；絶縁膜、４，９；電極、５，１０；ｐ型半導体
（第１導電型半導体）、１１；強誘電体層。
３，８；絶縁膜、４，９；電極、５，１０；ｐ型半導体
（第１導電型半導体）、１１；強誘電体層。
Claims (1)
- 【特許請求の範囲】 【請求項１】 強誘電体層と、その両側に設けられた一
対の第１導電型の半導体と、これら第１導電型の半導体
の強誘電体層側と反対側に絶縁層を介して設けられた一
対の電極と、前記各第１導電型の半導体を挟むように、
前記強誘電体層の上に設けられた２対の第２導電型の半
導体とを有することを特徴とするメモリ−素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183605A JPH056653A (ja) | 1991-06-28 | 1991-06-28 | メモリ−素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183605A JPH056653A (ja) | 1991-06-28 | 1991-06-28 | メモリ−素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056653A true JPH056653A (ja) | 1993-01-14 |
Family
ID=16138728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183605A Pending JPH056653A (ja) | 1991-06-28 | 1991-06-28 | メモリ−素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056653A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445607B2 (en) * | 2000-04-07 | 2002-09-03 | Infineon Technologies Ag | Method for operating an integrated memory |
| KR100720223B1 (ko) * | 2005-05-13 | 2007-05-21 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| KR100720224B1 (ko) * | 2005-05-13 | 2007-05-22 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| KR100732802B1 (ko) * | 2006-09-01 | 2007-06-27 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| JP2009522775A (ja) * | 2005-12-28 | 2009-06-11 | ザ・ペン・ステート・リサーチ・ファンデーション | 誘電体として特殊なポリビニリデンフルオライドコポリマーおよびターポリマーを備える高い放電速度と高効率を有する高電気エネルギー密度ポリマーコンデンサ |
| JP2010251770A (ja) * | 2002-06-28 | 2010-11-04 | Palo Alto Research Center Inc | 有機強誘電メモリーセル |
-
1991
- 1991-06-28 JP JP3183605A patent/JPH056653A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445607B2 (en) * | 2000-04-07 | 2002-09-03 | Infineon Technologies Ag | Method for operating an integrated memory |
| JP2010251770A (ja) * | 2002-06-28 | 2010-11-04 | Palo Alto Research Center Inc | 有機強誘電メモリーセル |
| KR100720223B1 (ko) * | 2005-05-13 | 2007-05-21 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| KR100720224B1 (ko) * | 2005-05-13 | 2007-05-22 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| JP2009522775A (ja) * | 2005-12-28 | 2009-06-11 | ザ・ペン・ステート・リサーチ・ファンデーション | 誘電体として特殊なポリビニリデンフルオライドコポリマーおよびターポリマーを備える高い放電速度と高効率を有する高電気エネルギー密度ポリマーコンデンサ |
| KR100732802B1 (ko) * | 2006-09-01 | 2007-06-27 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
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