JP3089671B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3089671B2 JP3089671B2 JP1766691A JP1766691A JP3089671B2 JP 3089671 B2 JP3089671 B2 JP 3089671B2 JP 1766691 A JP1766691 A JP 1766691A JP 1766691 A JP1766691 A JP 1766691A JP 3089671 B2 JP3089671 B2 JP 3089671B2
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric film
- region
- main surface
- well region
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、不揮発性の半導体記
憶装置に関するものである。
憶装置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置としては、例えば
「集積回路工学（２）、回路技術編、柳井久義、永田穣
共著、コロナ社発行 pp．128〜131」に記載されたも
のがある。図１０は、上記の文献に記載されているＭＯ
Ｓ−ＲＡＭ形記憶装置の回路図であり、（ａ）は６ＭＯ
Ｓスタティック形、（ｂ）は４ＭＯＳダイナミック形、
（ｃ）は３ＭＯＳダイナミック形、（ｄ）は１ＭＯＳダ
イナミック形を示す。しかし、上記のごときＭＯＳ−Ｒ
ＡＭ形の半導体記憶装置においては、ＭＯＳＦＥＴのＯ
ＮあるいはＯＦＦ状態によって情報を蓄えるため、記憶
装置の電源を切ると記憶しておいた情報が消失する、す
なわち記憶が揮発性であるという問題がある。
「集積回路工学（２）、回路技術編、柳井久義、永田穣
共著、コロナ社発行 pp．128〜131」に記載されたも
のがある。図１０は、上記の文献に記載されているＭＯ
Ｓ−ＲＡＭ形記憶装置の回路図であり、（ａ）は６ＭＯ
Ｓスタティック形、（ｂ）は４ＭＯＳダイナミック形、
（ｃ）は３ＭＯＳダイナミック形、（ｄ）は１ＭＯＳダ
イナミック形を示す。しかし、上記のごときＭＯＳ−Ｒ
ＡＭ形の半導体記憶装置においては、ＭＯＳＦＥＴのＯ
ＮあるいはＯＦＦ状態によって情報を蓄えるため、記憶
装置の電源を切ると記憶しておいた情報が消失する、す
なわち記憶が揮発性であるという問題がある。
【０００３】次に、第２の従来例としては、ＥＰＲＯＭ
（erasable-programmable ROM）、Ｅ2ＰＲＯＭ（electr
ically-erasable-programmable ROM）等の不揮発性トラ
ンジスタがある（例えば、「半導体デバイスの基礎」オ
ーム社発行 pp．188〜189に記載）。このタイプは電源
を切っても記憶は保持される。しかし、上記第２の従来
例は、書き込み速度が非常に遅い。例えばＤＲＡＭの書
き込みサイクル時間が１５０ns程度であるのに対し、Ｅ
2ＰＲＯＭでは１０7ns程度である（例えば、「日経マイ
クロデバイス」日経マグロウヒル社発行 1989年5月号 p
58に記載）。そのため、ＲＡＭとしては使用できないと
いう問題がある。
（erasable-programmable ROM）、Ｅ2ＰＲＯＭ（electr
ically-erasable-programmable ROM）等の不揮発性トラ
ンジスタがある（例えば、「半導体デバイスの基礎」オ
ーム社発行 pp．188〜189に記載）。このタイプは電源
を切っても記憶は保持される。しかし、上記第２の従来
例は、書き込み速度が非常に遅い。例えばＤＲＡＭの書
き込みサイクル時間が１５０ns程度であるのに対し、Ｅ
2ＰＲＯＭでは１０7ns程度である（例えば、「日経マイ
クロデバイス」日経マグロウヒル社発行 1989年5月号 p
58に記載）。そのため、ＲＡＭとしては使用できないと
いう問題がある。
【０００４】次に、第３の従来例としては、強誘電体膜
をキャパシタに用いたメモリ（例えば、「日経マイクロ
デバイス」日経マグロウヒル社発行 1989年4月号 pp．
66〜67に記載)がある。この装置は、電源を切っても記
憶は保持され、かつ高速で情報の書き込み・読み出しが
できる。しかし、上記第３の従来例においては、読み出
しの際に分極反転を行うため、強誘電体膜が疲労するの
で読み出し回数に制限があるという問題がある。
をキャパシタに用いたメモリ（例えば、「日経マイクロ
デバイス」日経マグロウヒル社発行 1989年4月号 pp．
66〜67に記載)がある。この装置は、電源を切っても記
憶は保持され、かつ高速で情報の書き込み・読み出しが
できる。しかし、上記第３の従来例においては、読み出
しの際に分極反転を行うため、強誘電体膜が疲労するの
で読み出し回数に制限があるという問題がある。
【０００５】次に、第４の従来例としては、特開昭５７
−１７２７７１号公報に記載されたものがある。この従
来例は、ＭＯＳＦＥＴのゲートキャパシタを、強誘電体
膜を用いたキャパシタと酸化膜を用いたキャパシタとの
直列接続で構成することにより、電源のオン・オフに関
係なく、酸化膜キャパシタとＳi基板界面の電荷を保存
することによって不揮発性メモリを構成したものであ
る。図１１は、上記の装置におけるゲートキャパシタ部
分の等価回路図である。図１１において、２００は強誘
電体膜キャパシタ、２０１は酸化膜キャパシタ、Ｃ1は
強誘電体膜キャパシタ２００の容量、Ｑ1は強誘電体膜
キャパシタ２００の電荷、Ｃ2は酸化膜キャパシタ２０
１の容量、Ｑ2は酸化膜キャパシタ２０１の電荷、Ｖ0は
ゲート電圧、Ｖ1は強誘電体膜キャパシタ２００の電
圧、Ｖ2は酸化膜キャパシタ２０１の電圧である。しか
し、上記第４の従来例においては、次にごとき問題があ
る。すなわち、 Ｖ1＋Ｖ2＝Ｖ0、Ｖ1＝Ｑ1／Ｃ1、Ｖ2＝Ｑ2／Ｃ2 Ｑ1＝Ｑ2（電荷保存則） ｝…（数１） Ｃ1≫Ｃ2（一般的には左式が成立） が成り立つため、 Ｖ1≒（Ｃ2／Ｃ1）Ｖ0、 Ｖ2≒Ｖ0 …（数２） となり、強誘電体膜キャパシタ２００にほとんど電圧が
かからない。そのため強誘電体膜を十分に分極させるこ
とが出来ないという欠点がある。また、Ｖ1を大きくす
るためにＶ0を大きくすると、酸化膜キャパシタ２０１
の酸化膜が絶縁破壊するという欠点もある。さらに強誘
電体膜が十分に分極できないため、Ｑ2も小さいので、
上記記憶装置の記憶内容“１”と“０”との差を十分に
大きくすることが出来ない。そのため信号線に印加され
た雑音によって情報が容易に反転されてしまう、という
問題がある。
−１７２７７１号公報に記載されたものがある。この従
来例は、ＭＯＳＦＥＴのゲートキャパシタを、強誘電体
膜を用いたキャパシタと酸化膜を用いたキャパシタとの
直列接続で構成することにより、電源のオン・オフに関
係なく、酸化膜キャパシタとＳi基板界面の電荷を保存
することによって不揮発性メモリを構成したものであ
る。図１１は、上記の装置におけるゲートキャパシタ部
分の等価回路図である。図１１において、２００は強誘
電体膜キャパシタ、２０１は酸化膜キャパシタ、Ｃ1は
強誘電体膜キャパシタ２００の容量、Ｑ1は強誘電体膜
キャパシタ２００の電荷、Ｃ2は酸化膜キャパシタ２０
１の容量、Ｑ2は酸化膜キャパシタ２０１の電荷、Ｖ0は
ゲート電圧、Ｖ1は強誘電体膜キャパシタ２００の電
圧、Ｖ2は酸化膜キャパシタ２０１の電圧である。しか
し、上記第４の従来例においては、次にごとき問題があ
る。すなわち、 Ｖ1＋Ｖ2＝Ｖ0、Ｖ1＝Ｑ1／Ｃ1、Ｖ2＝Ｑ2／Ｃ2 Ｑ1＝Ｑ2（電荷保存則） ｝…（数１） Ｃ1≫Ｃ2（一般的には左式が成立） が成り立つため、 Ｖ1≒（Ｃ2／Ｃ1）Ｖ0、 Ｖ2≒Ｖ0 …（数２） となり、強誘電体膜キャパシタ２００にほとんど電圧が
かからない。そのため強誘電体膜を十分に分極させるこ
とが出来ないという欠点がある。また、Ｖ1を大きくす
るためにＶ0を大きくすると、酸化膜キャパシタ２０１
の酸化膜が絶縁破壊するという欠点もある。さらに強誘
電体膜が十分に分極できないため、Ｑ2も小さいので、
上記記憶装置の記憶内容“１”と“０”との差を十分に
大きくすることが出来ない。そのため信号線に印加され
た雑音によって情報が容易に反転されてしまう、という
問題がある。
【０００６】次に、第５の従来例としては、特開昭５８
−４６６８０号公報に記載されたものがある。図１２は
第５の従来例の等価回路図である。図１２において、３
００は強誘電体膜キャパシタ、３０１は酸化膜キャパシ
タ、３０２は半導体、３０３は書き込み線である。この
装置においては、書き込み電圧を強誘電体膜キャパシタ
３００と酸化膜キャパシタ３０１に印加し、電荷−
Ｑ1、Ｑ2によって半導体３０２の導電率を変化させるこ
とにより、情報を記憶させている。上記第５の従来例の
問題点は、前記第４の従来例と同じである。
−４６６８０号公報に記載されたものがある。図１２は
第５の従来例の等価回路図である。図１２において、３
００は強誘電体膜キャパシタ、３０１は酸化膜キャパシ
タ、３０２は半導体、３０３は書き込み線である。この
装置においては、書き込み電圧を強誘電体膜キャパシタ
３００と酸化膜キャパシタ３０１に印加し、電荷−
Ｑ1、Ｑ2によって半導体３０２の導電率を変化させるこ
とにより、情報を記憶させている。上記第５の従来例の
問題点は、前記第４の従来例と同じである。
【０００７】次に、第６の従来例としては、特開昭６１
−２２９３５０号公報に記載されたものがある。しか
し、この従来例においては、情報の読み出しの際に分極
反転を行うため、強誘電体が疲労するので読み出し回数
に制限が生じるという問題がある。
−２２９３５０号公報に記載されたものがある。しか
し、この従来例においては、情報の読み出しの際に分極
反転を行うため、強誘電体が疲労するので読み出し回数
に制限が生じるという問題がある。
【０００８】次に、第７の従来例としては、「Hamakawa
Y., Matsui Y., Higuma Y. and Nakagawa T.,“A Nonv
olatile Memory FET Using PLT Film Gate,"Internatio
nalElectron Devices Meeting, Tcchnical Digest,論文
番号14.6, pp.294-297,Dec.1977」又は「Matsui Y., Na
kano H., Okuyama M., Nakagawa T. and HamakawaY.,
“PbTiO3 Thin Film Gate Nonvolatile Memory FET," 1
979 Proceedings ofthe 2nd Meeting on Ferroelectric
Materials and Their Applications, 論文番号F-8, p
p.239-244, 1979」に記載されているものがある。上記
の従来例は、通常のＭＯＳＦＥＴにおいて、ゲート酸化
膜の代わりに強誘電体膜を用いた構造となっている。し
かし、上記第７の従来例においては、強誘電体膜とＳi
基板界面に生ずる界面準位によって、上記記憶装置がオ
フ状態になっている時でもドレインから上記界面準位を
経てソースへ流れるリーク電流が大きいという問題があ
る。さらに強誘電体の分極による電界が、上記界面準位
に終端し、Ｓi基板表面に反転層が十分に形成されない
という問題もある。
Y., Matsui Y., Higuma Y. and Nakagawa T.,“A Nonv
olatile Memory FET Using PLT Film Gate,"Internatio
nalElectron Devices Meeting, Tcchnical Digest,論文
番号14.6, pp.294-297,Dec.1977」又は「Matsui Y., Na
kano H., Okuyama M., Nakagawa T. and HamakawaY.,
“PbTiO3 Thin Film Gate Nonvolatile Memory FET," 1
979 Proceedings ofthe 2nd Meeting on Ferroelectric
Materials and Their Applications, 論文番号F-8, p
p.239-244, 1979」に記載されているものがある。上記
の従来例は、通常のＭＯＳＦＥＴにおいて、ゲート酸化
膜の代わりに強誘電体膜を用いた構造となっている。し
かし、上記第７の従来例においては、強誘電体膜とＳi
基板界面に生ずる界面準位によって、上記記憶装置がオ
フ状態になっている時でもドレインから上記界面準位を
経てソースへ流れるリーク電流が大きいという問題があ
る。さらに強誘電体の分極による電界が、上記界面準位
に終端し、Ｓi基板表面に反転層が十分に形成されない
という問題もある。
【０００９】
【発明が解決しようとする課題】上記のように、第１の
従来例は記憶が揮発性であり、第２の従来例においては
書き込み速度が遅く、第３の実施例においては読み出し
回数に制限があり、第４、第５の実施例においては強誘
電体膜の分極が小さいので信号線に印加された雑音によ
って情報が容易に反転され、第６の実施例においては読
み出し回数に制限があり、第７の実施例においてはリー
ク電流が大きい、等の種々の問題があった。
従来例は記憶が揮発性であり、第２の従来例においては
書き込み速度が遅く、第３の実施例においては読み出し
回数に制限があり、第４、第５の実施例においては強誘
電体膜の分極が小さいので信号線に印加された雑音によ
って情報が容易に反転され、第６の実施例においては読
み出し回数に制限があり、第７の実施例においてはリー
ク電流が大きい、等の種々の問題があった。
【００１０】本発明は、上記のごとき従来技術の種々の
問題を解決するためになされたものであり、書き込み、
読み出し速度が十分に速く、読み出し回数に制限がな
く、分極が十分に出来て雑音に強く、かつリーク電流の
少ない不揮発性の半導体記憶装置を提供することを目的
とする。
問題を解決するためになされたものであり、書き込み、
読み出し速度が十分に速く、読み出し回数に制限がな
く、分極が十分に出来て雑音に強く、かつリーク電流の
少ない不揮発性の半導体記憶装置を提供することを目的
とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、第１導電型の半導体領域の
主面上に強誘電体膜を形成し、その上に電極を形成し、
また、上記半導体領域の主面に、上記強誘電体膜の一端
側と他端側にそれぞれ第１導電型の高濃度不純物領域を
形成した構造を、Ｐ型とＮ型とで形成し、それらを相補
的に接続した構造を有するものである。
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、第１導電型の半導体領域の
主面上に強誘電体膜を形成し、その上に電極を形成し、
また、上記半導体領域の主面に、上記強誘電体膜の一端
側と他端側にそれぞれ第１導電型の高濃度不純物領域を
形成した構造を、Ｐ型とＮ型とで形成し、それらを相補
的に接続した構造を有するものである。
【００１２】
【作用】本発明は、強誘電体膜の分極を用いて半導体領
域の抵抗値を変化させることによって記憶を保持するよ
うに構成したものである。すなわち、強誘電体膜の分極
電荷の極性に対応して半導体領域内に空乏層と蓄積層と
のいずれか一方を形成させ、上記半導体領域の電気抵抗
を増減させる。空乏層が成長する場合がＯＦＦ状態、蓄
積層が成長する場合がＯＮ状態に対応する。
域の抵抗値を変化させることによって記憶を保持するよ
うに構成したものである。すなわち、強誘電体膜の分極
電荷の極性に対応して半導体領域内に空乏層と蓄積層と
のいずれか一方を形成させ、上記半導体領域の電気抵抗
を増減させる。空乏層が成長する場合がＯＦＦ状態、蓄
積層が成長する場合がＯＮ状態に対応する。
【００１３】
【実施例】図１は、この発明の第１の実施例の断面図で
あり、図２は第１の実施例の等価回路図である。なお、
ワード線ＷＬと一対のビット線ＢＬ、ＢＬ~に接続され
ているトランジスタ１１０、１１１、１１２は、本実施
例の記憶装置の外に形成される部分である。本実施例の
記憶装置は、接合型電界効果トランジスタ（以下ＪＦＥ
Ｔと略す）の変形であり、ＪＦＥＴのゲートを強誘電体
膜で置き換えた構造である。本実施例においては、強誘
電体膜の分極によって半導体領域内部に空乏層を形成
し、上記半導体内部において電流が流れるチャネルの幅
を変化させる。つまり強誘電体膜による電流制御作用
は、通常のＪＦＥＴ同様にチャネルの空乏化による実効
断面積の変化に基づいている。この記憶装置では、分極
電荷の極性に対応して半導体領域内に空乏層と蓄積層と
のいずれか一方を形成させ、上記半導体領域の電気抵抗
を増減させる。空乏層が成長する場合がＯＦＦ状態、蓄
積層が成長する場合がＯＮ状態に対応する。なお、ＯＮ
状態とＯＦＦ状態での電気抵抗の差を大きくするため
に、ＯＦＦ状態においては、チャネルが上記空乏層でピ
ンチオフ出来るように、あるいはチャネルが上記空乏層
と、上記半導体領域と半導体基板の接合部の空乏層との
両方でピンチオフできるように、上記半導体領域を十分
に薄く形成しておく。
あり、図２は第１の実施例の等価回路図である。なお、
ワード線ＷＬと一対のビット線ＢＬ、ＢＬ~に接続され
ているトランジスタ１１０、１１１、１１２は、本実施
例の記憶装置の外に形成される部分である。本実施例の
記憶装置は、接合型電界効果トランジスタ（以下ＪＦＥ
Ｔと略す）の変形であり、ＪＦＥＴのゲートを強誘電体
膜で置き換えた構造である。本実施例においては、強誘
電体膜の分極によって半導体領域内部に空乏層を形成
し、上記半導体内部において電流が流れるチャネルの幅
を変化させる。つまり強誘電体膜による電流制御作用
は、通常のＪＦＥＴ同様にチャネルの空乏化による実効
断面積の変化に基づいている。この記憶装置では、分極
電荷の極性に対応して半導体領域内に空乏層と蓄積層と
のいずれか一方を形成させ、上記半導体領域の電気抵抗
を増減させる。空乏層が成長する場合がＯＦＦ状態、蓄
積層が成長する場合がＯＮ状態に対応する。なお、ＯＮ
状態とＯＦＦ状態での電気抵抗の差を大きくするため
に、ＯＦＦ状態においては、チャネルが上記空乏層でピ
ンチオフ出来るように、あるいはチャネルが上記空乏層
と、上記半導体領域と半導体基板の接合部の空乏層との
両方でピンチオフできるように、上記半導体領域を十分
に薄く形成しておく。
【００１４】上記のごとき構成の記憶装置を用い、図２
の等価回路に示すように、強誘電体をゲートに持つＮ型
抵抗（Ｎ型半導体に形成した記憶装置、図１の４、６、
８、１０、１１の部分）１０１と強誘電体をゲートに持
つＰ型抵抗（Ｐ型半導体に形成した記憶装置、図１の
２、５、７、１２、１３の部分）１０２とを相補的に接
続した構成にすれば、Ｎ型抵抗１０１あるいはＰ型抵抗
１０２のうちの一方は必ずＯＦＦ状態になるため、全体
の回路に定常的に流れる電流成分を無くすことが出来
る。
の等価回路に示すように、強誘電体をゲートに持つＮ型
抵抗（Ｎ型半導体に形成した記憶装置、図１の４、６、
８、１０、１１の部分）１０１と強誘電体をゲートに持
つＰ型抵抗（Ｐ型半導体に形成した記憶装置、図１の
２、５、７、１２、１３の部分）１０２とを相補的に接
続した構成にすれば、Ｎ型抵抗１０１あるいはＰ型抵抗
１０２のうちの一方は必ずＯＦＦ状態になるため、全体
の回路に定常的に流れる電流成分を無くすことが出来
る。
【００１５】以下、詳細に説明する。図１において、Ｎ
型基板１の主面にＰウエル領域２、３を形成する。ま
た、Ｐウエル領域２の主面上に強誘電体膜７を介して電
極５を形成する。また、Ｐウエル領域２の主面に、強誘
電体膜７の一端側と他端側でそれぞれ上記強誘電体膜７
からオフセットした位置にＰ+領域１２、１３を形成す
る。また、Ｐウエル領域３の主面にＮウエル領域４を設
け、上記Ｎウエル領域４の主面上に強誘電体膜８を介し
て電極６を形成する。また、Ｎウエル領域４の主面に、
強誘電体膜８の一端側と他端側でそれぞれ上記強誘電体
膜８からオフセットした位置にＮ+領域１０、１１を形
成する。また、Ｎ型基板１の主面にＮ+領域９を形成
し、Ｐウエル領域３の主面にＰ+領域１４を形成する。
そして電極５と電極６をトランジスタ１１０を介して入
力端子１０３に接続し、Ｐ+領域１３とＮ+領域１０を出
力端子１０４に接続し、Ｎ+領域１１をトランジスタ１
１１を介してＶDDに接続し、Ｐ+領域１２をトランジス
タ１１２を介してＶSSに接続する。また、Ｎ+領域９を
ＶDDに接続し、Ｐ+領域１４をＶSSに接続する。トラン
ジスタ１１０はワード線ＷＬ、トランジスタ１１１は一
方のビット線ＢＬ、トランジスタ１１２は他方のビット
線ＢＬ~のそれぞれの信号に応じて開閉する。なお、一
対のビット線ＢＬとＢＬ~は相互に逆極性の特性（一方
がhighなら他方はlow）となり、また、トランジスタ１
１１と１１２は相互に逆極性のトランジスタである。し
たがってトランジスタ１１１と１１２は一方がＯＮのと
きは他方もＯＮ、一方がＯＦＦのときは他方もＯＦＦに
なる。
型基板１の主面にＰウエル領域２、３を形成する。ま
た、Ｐウエル領域２の主面上に強誘電体膜７を介して電
極５を形成する。また、Ｐウエル領域２の主面に、強誘
電体膜７の一端側と他端側でそれぞれ上記強誘電体膜７
からオフセットした位置にＰ+領域１２、１３を形成す
る。また、Ｐウエル領域３の主面にＮウエル領域４を設
け、上記Ｎウエル領域４の主面上に強誘電体膜８を介し
て電極６を形成する。また、Ｎウエル領域４の主面に、
強誘電体膜８の一端側と他端側でそれぞれ上記強誘電体
膜８からオフセットした位置にＮ+領域１０、１１を形
成する。また、Ｎ型基板１の主面にＮ+領域９を形成
し、Ｐウエル領域３の主面にＰ+領域１４を形成する。
そして電極５と電極６をトランジスタ１１０を介して入
力端子１０３に接続し、Ｐ+領域１３とＮ+領域１０を出
力端子１０４に接続し、Ｎ+領域１１をトランジスタ１
１１を介してＶDDに接続し、Ｐ+領域１２をトランジス
タ１１２を介してＶSSに接続する。また、Ｎ+領域９を
ＶDDに接続し、Ｐ+領域１４をＶSSに接続する。トラン
ジスタ１１０はワード線ＷＬ、トランジスタ１１１は一
方のビット線ＢＬ、トランジスタ１１２は他方のビット
線ＢＬ~のそれぞれの信号に応じて開閉する。なお、一
対のビット線ＢＬとＢＬ~は相互に逆極性の特性（一方
がhighなら他方はlow）となり、また、トランジスタ１
１１と１１２は相互に逆極性のトランジスタである。し
たがってトランジスタ１１１と１１２は一方がＯＮのと
きは他方もＯＮ、一方がＯＦＦのときは他方もＯＦＦに
なる。
【００１６】次に作用を説明する。まず、強誘電体膜の
分極電荷と印加電界の関係について説明する。図３は強
誘電体膜の分極電荷と印加電界の関係を示す特性図であ
る。図３に示すごとく、強誘電体膜は、電界をかけて分
極させた後、上記電界を零にしても残留分極Ｐrを保持
する。分極を零にするためには、上記電界とは逆向きの
電界Ｅc（抗電界）を印加する必要がある。
分極電荷と印加電界の関係について説明する。図３は強
誘電体膜の分極電荷と印加電界の関係を示す特性図であ
る。図３に示すごとく、強誘電体膜は、電界をかけて分
極させた後、上記電界を零にしても残留分極Ｐrを保持
する。分極を零にするためには、上記電界とは逆向きの
電界Ｅc（抗電界）を印加する必要がある。
【００１７】次に本記憶装置の作用について説明する。
図４は書き込み時のタイムチャート、図５は読み出し時
のタイムチャートである。まず、図４および図１、図２
に基づいてデータの書き込みについて説明する。図４の
（ｉ）区間に示すように、ワード線ＷＬ、一対のビット
線ＢＬ、ＢＬ~を全てＯＮ信号状態（ＢＬはlow、ＢＬ~
はhighでＯＮとする）にしてトランジスタ１１０、１１
１、１１２を全てＯＮにした後、入力端子ＩＮ（１０３
に相当）に正電圧を印加すると、強誘電体膜７、８は分
極し、Ｐウエル領域２の主面及びＮウエル領域４の主面
に負電荷を誘起する。つまりＰウエル領域２の主面には
空乏層が形成される。上記空乏層がＰウエル領域２とＮ
型基板１の接合部に生じる空乏層に接すると、Ｐ型抵抗
１０２が著しく高抵抗になる。一方、Ｎウエル領域４の
主面には電子が誘起され、Ｎ型抵抗１０１の抵抗は減少
する。その結果、出力端子ＯＵＴ（１０４に相当）には
Highが出力される。また、図４の（ii）区間に示すよう
に、上記の状態で入力端子ＩＮを０にしても、強誘電体
膜には残留分極が残るので、出力端子ＯＵＴのHighは保
持される。すなわち“１”が記憶されたことになる。さ
らに、図４の（iii）、（iv）区間に示すように、一
旦、電源を切った後に再び電源を印加した場合も、上記
の残留分極は変化しないので、出力端子ＯＵＴにはHigh
が現われる。すなわち記憶が不揮発性である。次に、図
４の（ｖ）区間に示すように、その後、入力端子ＩＮに
負電圧を印加した場合を考える。Ｐウエル領域２の主面
及びＮウエル領域４の主面には正電荷が誘起されるよう
に強誘電体７、８は分極する。そのためＮウエル領域４
の主面に空乏層が生じてＮ型抵抗１０１は著しく高抵抗
となる。一方、Ｐウエル領域２の主面には正孔が誘起さ
れ、Ｐ型抵抗１０２は低抵抗になる。その結果、出力端
子ＯＵＴにはlowがあらわれる。すなわち“０”を記憶
（“１”の記憶を消去）したことになる。
図４は書き込み時のタイムチャート、図５は読み出し時
のタイムチャートである。まず、図４および図１、図２
に基づいてデータの書き込みについて説明する。図４の
（ｉ）区間に示すように、ワード線ＷＬ、一対のビット
線ＢＬ、ＢＬ~を全てＯＮ信号状態（ＢＬはlow、ＢＬ~
はhighでＯＮとする）にしてトランジスタ１１０、１１
１、１１２を全てＯＮにした後、入力端子ＩＮ（１０３
に相当）に正電圧を印加すると、強誘電体膜７、８は分
極し、Ｐウエル領域２の主面及びＮウエル領域４の主面
に負電荷を誘起する。つまりＰウエル領域２の主面には
空乏層が形成される。上記空乏層がＰウエル領域２とＮ
型基板１の接合部に生じる空乏層に接すると、Ｐ型抵抗
１０２が著しく高抵抗になる。一方、Ｎウエル領域４の
主面には電子が誘起され、Ｎ型抵抗１０１の抵抗は減少
する。その結果、出力端子ＯＵＴ（１０４に相当）には
Highが出力される。また、図４の（ii）区間に示すよう
に、上記の状態で入力端子ＩＮを０にしても、強誘電体
膜には残留分極が残るので、出力端子ＯＵＴのHighは保
持される。すなわち“１”が記憶されたことになる。さ
らに、図４の（iii）、（iv）区間に示すように、一
旦、電源を切った後に再び電源を印加した場合も、上記
の残留分極は変化しないので、出力端子ＯＵＴにはHigh
が現われる。すなわち記憶が不揮発性である。次に、図
４の（ｖ）区間に示すように、その後、入力端子ＩＮに
負電圧を印加した場合を考える。Ｐウエル領域２の主面
及びＮウエル領域４の主面には正電荷が誘起されるよう
に強誘電体７、８は分極する。そのためＮウエル領域４
の主面に空乏層が生じてＮ型抵抗１０１は著しく高抵抗
となる。一方、Ｐウエル領域２の主面には正孔が誘起さ
れ、Ｐ型抵抗１０２は低抵抗になる。その結果、出力端
子ＯＵＴにはlowがあらわれる。すなわち“０”を記憶
（“１”の記憶を消去）したことになる。
【００１８】次に、図５に基づいてデータの読み出しに
ついて説明する。読み出し時には、ワード線ＷＬはＯＦ
Ｆ信号状態のままにし、一対のビット線ＢＬ、ＢＬ~を
ＯＮ信号状態にする。図５に示すように、“１”が書き
込まれた後であれば、出力端子ＯＵＴにはＶDD電圧すな
わちHighが出力される。また、“０”が書き込まれた後
であれば、出力端子ＯＵＴにはＶSS電圧すなわちlowが
出力される。上記のように、読み出しの際には、強誘電
体膜の分極反転を行わない。したがって読み出しを頻繁
に行なっても強誘電体膜が疲労する畏れがない。また、
電気学会発行の“誘電体現象論”の第１６０頁〜第１６
１頁にも記載されているように、強誘電体膜の分極反転
は１０ns程度と極めて速いので、本実施例においては、
書き込み、読み出しを共に高速で行なうことが出来る。
ついて説明する。読み出し時には、ワード線ＷＬはＯＦ
Ｆ信号状態のままにし、一対のビット線ＢＬ、ＢＬ~を
ＯＮ信号状態にする。図５に示すように、“１”が書き
込まれた後であれば、出力端子ＯＵＴにはＶDD電圧すな
わちHighが出力される。また、“０”が書き込まれた後
であれば、出力端子ＯＵＴにはＶSS電圧すなわちlowが
出力される。上記のように、読み出しの際には、強誘電
体膜の分極反転を行わない。したがって読み出しを頻繁
に行なっても強誘電体膜が疲労する畏れがない。また、
電気学会発行の“誘電体現象論”の第１６０頁〜第１６
１頁にも記載されているように、強誘電体膜の分極反転
は１０ns程度と極めて速いので、本実施例においては、
書き込み、読み出しを共に高速で行なうことが出来る。
【００１９】次に、本実施例におけるバンド構造につい
て説明する。図９は、Ｐ形領域２の主面に設けた電極
５、強誘電体膜７および半導体主面のバンド構造を示す
図である。図９において、（ｏ）,（ｉ）,（ii）,
（ｖ）のバンド構造は、図４に示した書き込み時のタイ
ムチャートの（ｏ）,（ｉ）,（ii）,（ｖ）にそれぞれ
対応している。なお、図９において、ＥfMは電極のフェ
ルミ準位、ＥfはＰ形半導体のフェルミ準位、Ｅcは半導
体の伝導帯下端のポテンシャル、Ｅvは半導体の価電子
帯上端のポテンシャルである。図９（ｏ）は、電圧が全
く印加されていない初期状態である。この状態では、Ｐ
形領域２の表面に電荷は誘起されていない。図９（ｉ）
は、入力に正電圧が印加された場合のバンド構造であ
る。この状態では、Ｐ形領域２の主面に空乏層が生じ
る。図９（ii)、（iv）は、入力電圧が除かれた場合の
バンド構造である。この状態では、強誘電体の残留分極
のために、Ｐ形領域２の主面の空乏層電荷は保持されて
いる。そのためＰ形領域２の主面のバンドは曲がったま
ま保持される。図９（ｖ）は、入力に負電圧が印加され
た場合のバンド構造である。この状態では、Ｐ形領域２
の主面のバンドは電子ポテンシャルの高い方へ曲がり、
正孔が誘起される。本実施例の記憶装置においては、前
記図５に示すように、記憶の読み出し時に入力電圧は印
加されない。したがって記憶の読み出し時に前述のバン
ド構造が変化することはない。なお、Ｎ形領域４の主面
に設けた記憶装置のバンド構造も上記と同様に説明する
ことが出来る。
て説明する。図９は、Ｐ形領域２の主面に設けた電極
５、強誘電体膜７および半導体主面のバンド構造を示す
図である。図９において、（ｏ）,（ｉ）,（ii）,
（ｖ）のバンド構造は、図４に示した書き込み時のタイ
ムチャートの（ｏ）,（ｉ）,（ii）,（ｖ）にそれぞれ
対応している。なお、図９において、ＥfMは電極のフェ
ルミ準位、ＥfはＰ形半導体のフェルミ準位、Ｅcは半導
体の伝導帯下端のポテンシャル、Ｅvは半導体の価電子
帯上端のポテンシャルである。図９（ｏ）は、電圧が全
く印加されていない初期状態である。この状態では、Ｐ
形領域２の表面に電荷は誘起されていない。図９（ｉ）
は、入力に正電圧が印加された場合のバンド構造であ
る。この状態では、Ｐ形領域２の主面に空乏層が生じ
る。図９（ii)、（iv）は、入力電圧が除かれた場合の
バンド構造である。この状態では、強誘電体の残留分極
のために、Ｐ形領域２の主面の空乏層電荷は保持されて
いる。そのためＰ形領域２の主面のバンドは曲がったま
ま保持される。図９（ｖ）は、入力に負電圧が印加され
た場合のバンド構造である。この状態では、Ｐ形領域２
の主面のバンドは電子ポテンシャルの高い方へ曲がり、
正孔が誘起される。本実施例の記憶装置においては、前
記図５に示すように、記憶の読み出し時に入力電圧は印
加されない。したがって記憶の読み出し時に前述のバン
ド構造が変化することはない。なお、Ｎ形領域４の主面
に設けた記憶装置のバンド構造も上記と同様に説明する
ことが出来る。
【００２０】次に、図１の装置の製造方法について説明
する。図８は、図１の装置の製造工程を示す断面図であ
る。まず、図８（ａ）に示すごとく、Ｎ形基板１の主面
にＰウエル領域２、３を形成する。次に、上記Ｐウエル
領域３の主面にＮウエル領域４を設ける。次に、上記Ｎ
型基板１の主面、上記Ｐウエル領域２、３の主面及び上
記Ｎウエル領域４の主面において、素子を形成しない部
分にＬＯＣＯＳ酸化膜５０を形成する。次に、図８
（ｂ）に示すごとく、上記Ｐウエル領域２及び上記Ｎウ
エル領域４の主面において、強誘電体膜を形成する部分
に、半導体領域と強誘電体膜界面の未結合手を消すため
に、フッ素Ｆを注入する。次に、図８（ｃ）に示すごと
く、上記Ｐウエル領域２及び上記Ｎウエル領域４の主面
上に、強誘電体膜７および８を形成し、さらに強誘電体
膜７の上に電極５を、強誘電体膜８の上に電極６をそれ
ぞれ形成する。次に、図８（ｄ）に示すごとく、Ｎ形基
板１の主面にＮ+領域９を、Ｐウエル領域２の主面にＰ+
領域１２、１３を、Ｎウエル領域４の主面にＮ+領域１
０、１１を、Ｐウエル領域３の主面にＰ+領域１４を、
それぞれ形成する。その後、必要な配線を行なうことに
よって図１に示す装置が完成する。
する。図８は、図１の装置の製造工程を示す断面図であ
る。まず、図８（ａ）に示すごとく、Ｎ形基板１の主面
にＰウエル領域２、３を形成する。次に、上記Ｐウエル
領域３の主面にＮウエル領域４を設ける。次に、上記Ｎ
型基板１の主面、上記Ｐウエル領域２、３の主面及び上
記Ｎウエル領域４の主面において、素子を形成しない部
分にＬＯＣＯＳ酸化膜５０を形成する。次に、図８
（ｂ）に示すごとく、上記Ｐウエル領域２及び上記Ｎウ
エル領域４の主面において、強誘電体膜を形成する部分
に、半導体領域と強誘電体膜界面の未結合手を消すため
に、フッ素Ｆを注入する。次に、図８（ｃ）に示すごと
く、上記Ｐウエル領域２及び上記Ｎウエル領域４の主面
上に、強誘電体膜７および８を形成し、さらに強誘電体
膜７の上に電極５を、強誘電体膜８の上に電極６をそれ
ぞれ形成する。次に、図８（ｄ）に示すごとく、Ｎ形基
板１の主面にＮ+領域９を、Ｐウエル領域２の主面にＰ+
領域１２、１３を、Ｎウエル領域４の主面にＮ+領域１
０、１１を、Ｐウエル領域３の主面にＰ+領域１４を、
それぞれ形成する。その後、必要な配線を行なうことに
よって図１に示す装置が完成する。
【００２１】次に、図６は、本発明の第２の実施例の断
面図である。図６において、半導体基板２０の主面上
に、絶縁層２３を介してＰウエル領域２１及びＮウエル
領域２２を形成する。また、Ｐウエル領域２１の主面上
に強誘電体膜７を介して電極５を設ける。また、Ｐウエ
ル領域２１の主面に、強誘電体膜７の一端側と他端側で
それぞれ上記強誘電体膜７からオフセットした位置にＰ
+領域１２、１３を形成する。また、Ｎウエル領域２２
の主面上に強誘電体膜８を介して電極６を設ける。ま
た、Ｎウエル領域２２の主面に、強誘電体膜８の一端側
と他端側でそれぞれ上記強誘電体膜８からオフセットし
た位置にＮ+領域１０、１１を形成する。そして、電極
５と電極６をトランジスタ１１０を介して入力端子１０
３に接続し、Ｐ+領域１３とＮ+領域１０を出力端子１０
４に接続し、Ｎ+領域１１をトランジスタ１１１を介し
てＶDDに接続し、Ｐ+領域１２をトランジスタ１１２を
介してＶSSに接続する。上記図６の実施例の等価回路
は、図２の回路と同じであり、書き込み時のタイムチャ
ートは図４と、読み出し時のタイムチャートは図５と同
じである。
面図である。図６において、半導体基板２０の主面上
に、絶縁層２３を介してＰウエル領域２１及びＮウエル
領域２２を形成する。また、Ｐウエル領域２１の主面上
に強誘電体膜７を介して電極５を設ける。また、Ｐウエ
ル領域２１の主面に、強誘電体膜７の一端側と他端側で
それぞれ上記強誘電体膜７からオフセットした位置にＰ
+領域１２、１３を形成する。また、Ｎウエル領域２２
の主面上に強誘電体膜８を介して電極６を設ける。ま
た、Ｎウエル領域２２の主面に、強誘電体膜８の一端側
と他端側でそれぞれ上記強誘電体膜８からオフセットし
た位置にＮ+領域１０、１１を形成する。そして、電極
５と電極６をトランジスタ１１０を介して入力端子１０
３に接続し、Ｐ+領域１３とＮ+領域１０を出力端子１０
４に接続し、Ｎ+領域１１をトランジスタ１１１を介し
てＶDDに接続し、Ｐ+領域１２をトランジスタ１１２を
介してＶSSに接続する。上記図６の実施例の等価回路
は、図２の回路と同じであり、書き込み時のタイムチャ
ートは図４と、読み出し時のタイムチャートは図５と同
じである。
【００２２】次に作用について説明する。まず、書き込
みについて、図４と図６に基づいて説明する。図４の
（ｉ）区間では、強誘電体膜７直下のＰウエル領域２１
の主面から上記ウエル領域と絶縁層２３の界面に至るま
で空乏層が生じ、Ｐ型抵抗１０２は著しく高抵抗にな
る。その結果、出力端子１０４にはHighが出力される。
また、図４の（ii)、(iii)、(iv）区間については、前
記図１の実施例の場合と同じであり、“１”が不揮発状
態で記憶される。次に、図４の（ｖ）区間では、Ｐウエ
ル領域２１主面には正孔が誘起され、Ｐ型抵抗１０２は
低抵抗になる。また、強誘電体膜８直下のＮウエル領域
２２の主面から上記ウエル領域と絶縁層２３の界面に至
るまで空乏層が生じ、Ｐ型抵抗１０１は著しく高抵抗に
なる。その結果、出力端子１０４にはlowが現われる。
すなわち“０”を記憶（“１”の記憶を消去）したこと
になる。なお、読み出しについては、前記図１の実施例
と同じ作用である。
みについて、図４と図６に基づいて説明する。図４の
（ｉ）区間では、強誘電体膜７直下のＰウエル領域２１
の主面から上記ウエル領域と絶縁層２３の界面に至るま
で空乏層が生じ、Ｐ型抵抗１０２は著しく高抵抗にな
る。その結果、出力端子１０４にはHighが出力される。
また、図４の（ii)、(iii)、(iv）区間については、前
記図１の実施例の場合と同じであり、“１”が不揮発状
態で記憶される。次に、図４の（ｖ）区間では、Ｐウエ
ル領域２１主面には正孔が誘起され、Ｐ型抵抗１０２は
低抵抗になる。また、強誘電体膜８直下のＮウエル領域
２２の主面から上記ウエル領域と絶縁層２３の界面に至
るまで空乏層が生じ、Ｐ型抵抗１０１は著しく高抵抗に
なる。その結果、出力端子１０４にはlowが現われる。
すなわち“０”を記憶（“１”の記憶を消去）したこと
になる。なお、読み出しについては、前記図１の実施例
と同じ作用である。
【００２３】次に、図７は、本発明の第３の実施例の断
面図である。この実施例は、前記図１の実施例に示した
記憶装置において、Ｐ+領域１２、１３の一部分が強誘
電体膜７とオーバラップし、かつＮ+領域１０、１１の
一部分が強誘電体膜６とオーバラップしていることを特
徴としている。作用については、図１の実施例の場合と
同じであるが、この実施例においては、Ｐ+領域及びＮ+
領域の一部が強誘電体膜とオーバラップしているため、
チップ面積を小さくできるという利点がある。
面図である。この実施例は、前記図１の実施例に示した
記憶装置において、Ｐ+領域１２、１３の一部分が強誘
電体膜７とオーバラップし、かつＮ+領域１０、１１の
一部分が強誘電体膜６とオーバラップしていることを特
徴としている。作用については、図１の実施例の場合と
同じであるが、この実施例においては、Ｐ+領域及びＮ+
領域の一部が強誘電体膜とオーバラップしているため、
チップ面積を小さくできるという利点がある。
【００２４】
【発明の効果】以上説明してきたように、この発明によ
れば、強誘電体膜の分極を利用して半導体領域の抵抗を
変化させ、上記抵抗によって情報を記憶するように構成
したことにより、下記のごとき効果が得られる。 （ｉ）記憶保持に残留分極を利用するので不揮発性であ
る。 （ii）強誘電体膜の分極反転は十分に速いので、書き込
み、読み出しを共に高速で行なうことが出来る。 （iii）情報の読み出し時には分極反転させないので、
読み出し回数に制限はない。 （iv）情報の書き込みにおけるゲート電圧がすべて強誘
電体膜にかかるので、低いゲート電圧で強誘電体膜を十
分に分極反転させることができる。したがってノイズに
強い。 （ｖ）強誘電体膜とＳi基板界面に多少の界面準位が生
じても、Ｓi基板内に空乏層さえ形成できれば、本記憶
装置は動作する。 （vi）ゲートと、電極となる高濃度不純物層とがオフセ
ットしていても本記憶装置は動作する。したがって本記
憶装置のオフ状態において前記界面準位によるリーク電
流は流れない。
れば、強誘電体膜の分極を利用して半導体領域の抵抗を
変化させ、上記抵抗によって情報を記憶するように構成
したことにより、下記のごとき効果が得られる。 （ｉ）記憶保持に残留分極を利用するので不揮発性であ
る。 （ii）強誘電体膜の分極反転は十分に速いので、書き込
み、読み出しを共に高速で行なうことが出来る。 （iii）情報の読み出し時には分極反転させないので、
読み出し回数に制限はない。 （iv）情報の書き込みにおけるゲート電圧がすべて強誘
電体膜にかかるので、低いゲート電圧で強誘電体膜を十
分に分極反転させることができる。したがってノイズに
強い。 （ｖ）強誘電体膜とＳi基板界面に多少の界面準位が生
じても、Ｓi基板内に空乏層さえ形成できれば、本記憶
装置は動作する。 （vi）ゲートと、電極となる高濃度不純物層とがオフセ
ットしていても本記憶装置は動作する。したがって本記
憶装置のオフ状態において前記界面準位によるリーク電
流は流れない。
【図１】本発明の第１の実施例の断面図。
【図２】第１の実施例の等価回路図。
【図３】強誘電体の分極電荷と印加電界の関係を示す特
性図。
性図。
【図４】第１の実施例における書き込み時のタイムチャ
ート。
ート。
【図５】第１の実施例における読み出し時のタイムチャ
ート。
ート。
【図６】本発明の第２の実施例の断面図。
【図７】本発明の第３の実施例の断面図。
【図８】第１の実施例の製造工程を示す断面図。
【図９】第１の実施例におけるＰ形領域の主面に形成さ
れた電極、強誘電体膜及び上記Ｐ形領域のバンド構造を
示す図。
れた電極、強誘電体膜及び上記Ｐ形領域のバンド構造を
示す図。
【図１０】第１の従来例の回路図。
【図１１】第４の従来例におけるゲートキャパシタ部分
の等価回路図。
の等価回路図。
【図１２】第５の従来例の等価回路図。
１…Ｎ型半導体基板 ２、３…Ｐウエル領域 ４…Ｎウエル領域 ５、６…電極 ７、８…強誘電体膜 ９、１０、１１…Ｎ+領域 １２、１３、１４…Ｐ+領域 ２０…半導体基板 ２１…Ｐウエル領域 ２２…Ｎウエル領域 ２３…絶縁層 １０１…強誘電体をゲートに持つＮ型抵抗 １０２…強誘電体をゲートに持つＰ型抵抗 １０３…入力端子 １０４…出力端子 １１０、１１１、１１２…トランジスタ ２００…強誘電体膜キャパシタ ２０１…酸化膜キャパシタ ３００…強誘電体キャパシタ ３０１…酸化膜キャパシタ ３０２…半導体 ３０３…書き込み線 ＷＬ…ワード線 ＢＬ、ＢＬ~…ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 G11C 11/22 H01L 21/8238 H01L 21/8247 H01L 27/092 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】第１導電型の半導体領域と、上記第１導電
型の半導体領域の主面上に形成された強誘電体膜と、上
記強誘電体膜上に形成された電極と、上記半導体領域の
主面に、上記強誘電体膜の一端側と他端側にそれぞれ形
成された第１導電型の高濃度不純物領域とを備えた第１
の半導体記憶装置と、 第２導電型の半導体領域と、上記第２導電型の半導体領
域の主面上に形成された強誘電体膜と、上記強誘電体膜
上に形成された電極と、上記半導体領域の主面に、上記
強誘電体膜の一端側と他端側にそれぞれ形成された第２
導電型の高濃度不純物領域とを備えた第２の半導体記憶
装置と、を相補的に接続したことを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1766691A JP3089671B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1766691A JP3089671B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04256361A JPH04256361A (ja) | 1992-09-11 |
| JP3089671B2 true JP3089671B2 (ja) | 2000-09-18 |
Family
ID=11950179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1766691A Expired - Fee Related JP3089671B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089671B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3270765B2 (ja) * | 1992-03-03 | 2002-04-02 | ローム株式会社 | 不揮発性記憶素子 |
| JP3805001B2 (ja) * | 1995-06-08 | 2006-08-02 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5962884A (en) * | 1997-03-07 | 1999-10-05 | Sharp Laboratories Of America, Inc. | Single transistor ferroelectric memory cell with asymmetrical ferroelectric polarization and method of making the same |
| US5932904A (en) * | 1997-03-07 | 1999-08-03 | Sharp Laboratories Of America, Inc. | Two transistor ferroelectric memory cell |
| JP4080050B2 (ja) * | 1997-03-07 | 2008-04-23 | シャープ株式会社 | 強誘電体メモリセル、半導体構造およびそれらの製造方法 |
| US5942776A (en) * | 1997-03-07 | 1999-08-24 | Sharp Laboratories Of America, Inc. | Shallow junction ferroelectric memory cell and method of making the same |
| US6018171A (en) * | 1997-03-07 | 2000-01-25 | Sharp Laboratories Of America, Inc. | Shallow junction ferroelectric memory cell having a laterally extending p-n junction and method of making the same |
| US6048738A (en) * | 1997-03-07 | 2000-04-11 | Sharp Laboratories Of America, Inc. | Method of making ferroelectric memory cell for VLSI RAM array |
| US6011285A (en) * | 1998-01-02 | 2000-01-04 | Sharp Laboratories Of America, Inc. | C-axis oriented thin film ferroelectric transistor memory cell and method of making the same |
| US6441414B1 (en) | 1998-10-13 | 2002-08-27 | Symetrix Corporation | Ferroelectric field effect transistor, memory utilizing same, and method of operating same |
| US6339238B1 (en) * | 1998-10-13 | 2002-01-15 | Symetrix Corporation | Ferroelectric field effect transistor, memory utilizing same, and method of operating same |
| JP5240596B2 (ja) * | 2005-04-22 | 2013-07-17 | 独立行政法人産業技術総合研究所 | 半導体集積回路 |
| WO2017065306A1 (ja) * | 2015-10-16 | 2017-04-20 | 学校法人東京理科大学 | 半導体材料、導電性層にキャリアを生じさせる方法、熱電変換素子、及びスイッチング素子 |
-
1991
- 1991-02-08 JP JP1766691A patent/JP3089671B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04256361A (ja) | 1992-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5978253A (en) | Methods of operating integrated circuit memory devices having nonvolatile single transistor unit cells therein | |
| US6714435B1 (en) | Ferroelectric transistor for storing two data bits | |
| US5541870A (en) | Ferroelectric memory and non-volatile memory cell for same | |
| US6898105B2 (en) | Ferroelectric non-volatile memory device having integral capacitor and gate electrode, and driving method of a ferroelectric non-volatile memory device | |
| KR100258751B1 (ko) | 금속-강유전체-금속-절연체-반도체구조를기본으로한비휘발성메모리,그제조방법및그정보저장/비파괴판독방법 | |
| JP3089671B2 (ja) | 半導体記憶装置 | |
| JP2982692B2 (ja) | 不揮発性半導体メモリ装置およびその駆動方法 | |
| US4084108A (en) | Integrated circuit device | |
| KR19980018769A (ko) | 단일 트랜지스터형 강유전체 메모리의 데이터 라이탕방법 | |
| JP3039245B2 (ja) | 半導体メモリ装置 | |
| US6888736B2 (en) | Ferroelectric transistor for storing two data bits | |
| JP2001256774A (ja) | 半導体記憶装置のデータ読み出し方法、データ書き込み方法および駆動方法 | |
| US6618284B2 (en) | Semiconductor memory and method for driving the same | |
| KR100478259B1 (ko) | 불휘발성 기억 장치 및 그 구동 방법 | |
| JPS6322626B2 (ja) | ||
| JP4042351B2 (ja) | 記憶装置 | |
| JP3131340B2 (ja) | 強誘電体記憶素子 | |
| JPH0586864B2 (ja) | ||
| JP2002521781A (ja) | 抵抗性強誘電記憶セル | |
| JP2692610B2 (ja) | 半導体不揮発性メモリセル及びその動作方法 | |
| JP3320474B2 (ja) | 半導体記憶装置 | |
| JP3805659B2 (ja) | 半導体記憶装置の駆動方法 | |
| JPH05342850A (ja) | 半導体記憶装置 | |
| Horita et al. | Gate voltage reduction of a ferroelectric gate field-effect transistor memory with an intermediate electrode on data-reading | |
| KR100322742B1 (ko) | 비파괴 읽기 씨모스 트랜지스터 강유전체 메모리 및 그 작동방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |