TW307041B - - Google Patents
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- 238000003860 storage Methods 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 26
- 238000005520 cutting process Methods 0.000 claims description 2
- 230000005611 electricity Effects 0.000 claims 1
- 238000009434 installation Methods 0.000 claims 1
- 238000010422 painting Methods 0.000 claims 1
- 239000002243 precursor Substances 0.000 claims 1
- 239000011229 interlayer Substances 0.000 description 15
- 239000000758 substrate Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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Description
A7 B7 307041 五、發明説明(1 ) [發明所屬之技術領域] (請先閱讀背面之注意事項再填寫本頁) 本發明一般而言係闞於一種半導體記憶簞元,更特別指 明而言,係翮於一種在記憶單元端部上為了可防止在A1配 線和單元板之間發生電氣短路而改良的半導體記憶裝置。 [習知之技術] 1C記憶體係由:由多涸記憶元件所構成的記憶單元陣列 ;及對輸入輸出所必要的週邊電路所構成,該等多有形成 於同一基板上之情況。 圖10顯示習知之DRAM的基本構造。指定目的記憶單元之 位置(記憶體之位址)的位址信號,係自X位址和Y位址輸入 ,而給其位址之寫入,或自該處之讀出,係依輸入輸出控 制信號來進行。 解碼器係使用位址信號而選出位址的電路。 參照圖10和圖11,X解碼器、Y解碼器的輸出,係各別依 X線(字元線)、Y線ί位元線),而傳達至各位址的E憶單元 上。 經濟部中央標準局員工消費合作社印製 圖12為記憶單元陣列的平面圖。參照圖12,記憶單元陣 列1 0包含有多個記憶單元塊1 1。 圖13為圖12中之Α部的放大圖。 各個記憶單元塊11包含有:存儲節點2;及為了被覆存 儲節點2而設的單元板1。 圖14為更詳细說明存儲節點之部份的圖。存儲節點2係 設在位元線(BL)和傳輸閘(TG)之交叉點的附近。存儲節點 接點12和位元線接點13係形成於活性領域14内。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 4 一 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(2 ) 圖15為沿著圖14中之XV-XV線的截面圖。參照圖15,可 設置單元板1 Μ便被覆存儲節點2。 [發明所欲解決之問題] 參照圖12和圖13,習知之DRAM在記憶單元塊11端部之轉 角部上,存儲節點2之反覆圖案的端緣部以縱横排列者, 而單元板1則全面被覆在其上面。 圖16為沿著圖13中之XVI-XVI線的截面圖,為形成單元 板接點15之製程的截面圖。 參照圖16,為了覆蓋半導體基板16上所形成的存儲節點 2,而設置單元板1。為了覆蓋單元板1而設置層間膜3。並 在層間膜3上設置抗蝕劑4。 參照圖16,在記憶單元塊11之端部上,因存儲節點2之 厚度產生高低差,所Μ會在層間膜3上發生傾斜。若在層 間膜3上有傾斜的狀態下塗佈抗蝕劑4的話,則會在層間膜 3的傾斜部份,產生抗蝕劑4之膜厚為最小的部份(Μ下稱 為抗蝕劑膜厚之最小部)5。若實際製造16 M(2. 5) DRAM時* 對抗蝕劑4之塗佈膜厚100〇f而言,抗蝕劑膜厚之最小部5 則為3 6 0 0 X。 其结果可參照圖17,為了形成單元板1之接點15用的層 間膜3在蝕刻時,抗蝕劑4會減膜,而在抗蝕劑膜厚之最小 部5中,層間膜3會露出。其結果,在抗蝕劑膜厚之最小部 5上,會急遽地開始進行層間膜3的蝕刻,並因層間膜3被 挖而產生凹部6。之後在層間膜3上形成A1配線之製程中, 在該凹部6之部份上可使A1配線和單元板1短路。抗蝕劑4 (請先閱讀背面之注意事項再填寫本頁) ------—.—〇 裝. 訂 」 4 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 3_41 Λ7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明(3 ) 和層間膜3的蝕刻選擇比在不夠大時,則發生如此之不良 機率會增加。其结果,會製造出電氣電路不正常動作的半 導體記憶裝置。 本發明係為了解決上述之問題點而所成者,而其目的係 在於提供一棰為了使電氣電路可正常動作而改良的半導體 記憶裝置。 [解決問題之手段] 按照本發明之第一局面的半導髖記憶裝置*係備有半導 體基板。在半導體基板上,設置動態隨機存取記憶臞之記 憶單元塊。在上述記憶單元塊的轉角部近旁,設置存儲節 點之虛圖案(M下稱為虛存儲節點)。為了覆蓋上述虛存儲 節點,且為了自上述動態隨機存取記憶體之本體單元開始 進行電氣絕緣,而設置單元板之虚圖案(M下稱為虛單元 板)。 若依據本發明之第一局面的半導體記憶裝置,則即使A1 配線和虛單元板短路,虛單元板因和本體單元板Μ電氣絕 緣,故電氣電路亦可正常動作。 按照本發明之第二局面的半導體記憶裝置,係備有半導 體基板。在上述半導體基板上,設有動態随機存取記憶體 之記憶單元塊。而上述記憶單元塊之轉角部的角因被削去 ,所Κ層間膜之傾斜會緩和。 [發明之實施形態] 以下係就圖來說明本發明之實施形態。 發明之實施形態1 (請先閲讀背面之注意事項再填寫本頁) 1^1 nn 1 nn I —L^— —^ϋ H—ΛΤ m ^^^1 · 訂 4 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(4 ) 在發明之實施形態1中,記憶單元陣列之平面圖,係和 圖12所示之習知者相同。圖1係顯示本發明之實施形態1中 之情況的A部放大圖。若依據本發明之實施形態,則在記 憶單元塊11之轉角部近旁,設有存儲節點之虛圖案8(以下 稱為虛存儲節點)。 圖2為沿著圖1中之Ε-ϋ線的截面圖。由圖2可明白,在 半導體基板16上所形成的虚單元板7,可自本體單元板1開 始做電氣絕緣。 參照圖2和圖3,在形成單元板之接點15之際,在抗蝕劑 膜厚之最小部5上,因層間膜3被挖而產生凹部6,所以在 層間膜3上所形成的Α1配線(未圖示)和虛單元板7即使電氣 短路,空單元板7因和本體之單元板1電氣絕緣,所Μ電氣 電路仍可正常動作》 發明之實施形態2 圖1所示之半専體記憶裝置,雖例示為了圃住記憶單元 塊之轉角部而設置虚存儲節點8之情況,但是本發明並非 限於此。亦即參照圖4,即使只在由一方之邊和另-·方之 邊所構成的記憶單元塊之轉角部的一方之邊側,形成虛存 儲節點8,亦可實現同樣之效果。 發明之奮施形態3 參照圖5,即使將虛存儲節點8在記憶單元塊之轉角Μ平 面形狀形成四角形,亦可實現同樣之效果。 發明之實施形態4 參照圖6,在半導體基板(未圖示)上,設置動態隨機存 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) il· I —^n 1^1 In
、1T 7 A7 B7 307041 五、發明説明(5 ) 取記憶體之記憶單元塊11。存儲節點2之圖案的轉角部之 角係Μ 4 5 °之角度切削。轉角部係切削角成直線狀。藉由 將存儲節點2之圖案的轉角部形成如此之形狀·參照圖9, 則層間膜3的傾斜得以緩和,進而可將抗蝕劑之最小膜厚 部15的膜厚加大。其结果,在形成單元板1之接點之際, 層間膜3可被挖。進而,Α1配線和單元板1不會短路。另外 ,圖9中*圖16所示之習知之層間膜的傾斜亦可Μ點線表 示 。 發明之實施形態5 發明之實施形態4雖例示將存儲節點之圖案的轉角部之 角切削成直線狀的情況,但是本發明並非限於此。亦即, 參照圖7,即使將轉角部在平面形狀上切削成梯狀,亦可 達到同樣的效果。 發明之實施形態6 上述發明之實施形態,雖例示將存儲節點之圖案的轉角 部之角切削成直線狀或者梯狀的情況,但是本發明並非限 於此。亦即,參照圖8,即使將轉角部之角取曲線狀,亦 可實現同樣的效果。 [圖式之簡單說明] 圖1為發明之實施形態1中之半導體記憶裝置的記憶單元 塊之轉角部的平面圖。 圖2為沿著圖1中之Ε - Ε線的截面圖= 圖3為關於發明之實施形態1的半導體記憶裝置之製造方 法中之形成單元板接點之製程之半導體記憶裝置的截面Μ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 請 先 閱 讀 背 τέ 意 事 項 再 i η 經 濟 部 t 央 標 準 局 員 工 消 費 合 作 社 印 製 -8 - 五、發明説明(6 ) A7 B7 經濟部中央標準局員工消費合作社印製 圖4為關於發明之實施形態2之半導體記憶裝置的記憶單 元塊之轉角部的平面圖。 圖5為闞於發明之簧_形態3之半導體記憶装置的記憶單 元塊之轉角部的平面圖。 圖6為關於發明之《施形態4之半導體記憶装置的記憶單 元塊之轉角部的平面圖。 圖7為關於發明之實施形態5之半専體記憶裝置的記憶單 元塊之轉角部的平面圖。 圖8為闞於發明之實_形態6之半導體記憶裝置的記憶單 元塊之轉角部的平面圖。 圖9為說明闞於發明之簧施形態4之方法的作用效果用的 画。 圖10顯示習知之DRAM之基本構造的圖。 圖11顯示習知之對記憶單元配線的模型圖。 圖12為習知之記憶單元陣列的平面圖。 圖13為圖12中之A部的放大圖。 圖14為圖13中之存儲節點之部份的詳细圖。 圖15為沿著圖14中之XV-XV線的截面圏。 圖16為沿著圖13中之XVI-XVI線的截面圖。 圖17顳示習知之半導體記憶裝置中之問題點的圖。 [元件編號之說明] 7....虛單元板, 8.,..虛存儲節點, 11. ...DRAM之 記憶單元塊, 1 6 ....半導體基板。 (請先閱讀背面之注意事項再填寫本1) -------1-------裝------訂------^ 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) 9
Claims (1)
- 如 7041六、申請專利範圍 經濟部中央標準局負工消費合作社印製 單 憶 記 之 體 憶 記 取 ·· 存 備機 具隨 為態 Int 動 S3 > 之 置上 裝板 憶基 記體 體.,導 導板半 半基述 種體前 一 導在 1.半設 塊 元 案 圖 虛 之 點 節 儲 存 的 旁 近 部 角 轉 之 塊 元 單 憶 記 述 前 在及 設 Μ 存圖 機虛 随之 態板 動元 述單 前的 自設 且 而 , 緣 案絕 圖氣 虛電 之始 點開 節板 儲元 存單 述體 前本 蓋之 覆體 了 憶 為記 取 案 述 前 中 其 置 裝 憶 記 體 導 半 之 項 11 第 圍 範 利 專 請 甲 如 部 角 轉 之 塊 元 單 憶 記 述 前 住 圍 了 為 係 案 圖 虛 之 酤 。 Β3Λ 節的 儲設 存而 由 係 第, 画部 範角 利轉 專之 請塊 申元 如單 3.憶 記 虛 之 黏 節 。 儲 上 存側 述邊 前之 而方 (請先聞讀背面之注$項再填寫本頁) 訂 裝 憶 記 髖 導 半 之 項 述 前 中 其 成 形 所 邊 之 方 j 另 和 邊 之 方 述 前 之 部 角 轉 述 前 在 設 只 係 述 前 中 其 置 裝 憶 記 撞 導 半 之 項 4 形 面 平 Μ 角 轉 之 塊 元 單 憶 記 述 前 在 第係 圃 , 範案 利圖 。 専虛形 請之角 申點四 如節成 4 儲形 存狀 備 具 為 其 置 装 憶 及 記M 體 導板 半基 種體 一 導 5 半 随 態 動 的 案 圖 之 。 點,角 節為之 儲徵部 存特角 之其轉 上 ·,的 板塊案 基元圖 體單之 導憶點 半記節 述之儲 前體存 在憶述 設記前 含取削 包存切 機 本紙張尺度逍用中國國家標準(CNS ) A4规格(210X297公釐) A8 B8 C8 D8 六、申請專利範圍 6. 如申請專利範園第5項之半導體記憶裝置,其中前述 存儲節點之圖案的轉角部係Μ 4 5 °之角度切削者。 7. 如申請專利範圍第5項之半導體記憶裝置,其中前述 存儲節點之圖案的轉角部係切削角成直線狀。 8 .如申請專利範圍第5項之半導體記憶裝置,其中前述 存儲節點之圖案的轉角部,係在平面形狀中切削成梯狀。 9.如申讁專利範圍第5項之半導體記憶装置*其中前述 存儲節點之圖案的轉角部,係切削角成曲線狀。 (請先閲讀背面之注$項再填寫本頁) 訂 經濟部中央梯準局貝工消费合作社印製 本紙張尺度逋用中國國家梂準(CNS ) Α4规格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29122395A JP3616179B2 (ja) | 1995-11-09 | 1995-11-09 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW307041B true TW307041B (zh) | 1997-06-01 |
Family
ID=17766074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW085101387A TW307041B (zh) | 1995-11-09 | 1996-02-05 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5747843A (zh) |
JP (1) | JP3616179B2 (zh) |
KR (1) | KR100287826B1 (zh) |
DE (1) | DE19625668C2 (zh) |
FR (1) | FR2741193B1 (zh) |
TW (1) | TW307041B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3273001B2 (ja) * | 1997-11-25 | 2002-04-08 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
KR100305680B1 (ko) * | 1999-08-26 | 2001-11-01 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
JP2004047943A (ja) * | 2002-03-20 | 2004-02-12 | Fujitsu Ltd | 半導体装置 |
JP4973204B2 (ja) * | 2002-03-20 | 2012-07-11 | 富士通セミコンダクター株式会社 | 半導体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01128458A (ja) * | 1987-11-13 | 1989-05-22 | Fujitsu Ltd | 半導体記憶装置 |
JPH0382077A (ja) * | 1989-08-24 | 1991-04-08 | Nec Corp | 半導体メモリ装置 |
JPH0474465A (ja) * | 1990-07-17 | 1992-03-09 | Nec Corp | 半導体記憶装置 |
JP2932308B2 (ja) * | 1990-08-27 | 1999-08-09 | サンケン電気株式会社 | 半導体装置 |
KR930011462B1 (ko) * | 1990-11-23 | 1993-12-08 | 현대전자산업 주식회사 | 다층배선의 단차를 완화시키는 방법 |
JP2827675B2 (ja) * | 1992-03-26 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置 |
JPH065803A (ja) * | 1992-06-16 | 1994-01-14 | Sony Corp | 半導体メモリ |
JPH065812A (ja) * | 1992-06-19 | 1994-01-14 | Sharp Corp | 半導体記憶装置 |
KR960003771B1 (ko) * | 1992-08-08 | 1996-03-22 | 삼성전자주식회사 | 반도체 메모리장치 |
JPH0669449A (ja) * | 1992-08-18 | 1994-03-11 | Sony Corp | ダイナミックramの配線構造およびその製造方法 |
JP2916329B2 (ja) * | 1992-08-28 | 1999-07-05 | シャープ株式会社 | 半導体記憶装置 |
-
1995
- 1995-11-09 JP JP29122395A patent/JP3616179B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-05 TW TW085101387A patent/TW307041B/zh active
- 1996-06-21 US US08/667,684 patent/US5747843A/en not_active Expired - Fee Related
- 1996-06-26 DE DE19625668A patent/DE19625668C2/de not_active Expired - Fee Related
- 1996-06-28 FR FR9608094A patent/FR2741193B1/fr not_active Expired - Fee Related
- 1996-06-29 KR KR1019960026052A patent/KR100287826B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP3616179B2 (ja) | 2005-02-02 |
JPH09135002A (ja) | 1997-05-20 |
KR100287826B1 (ko) | 2001-04-16 |
DE19625668A1 (de) | 1997-05-15 |
DE19625668C2 (de) | 1998-09-10 |
FR2741193B1 (fr) | 1999-04-02 |
KR970030836A (ko) | 1997-06-26 |
FR2741193A1 (fr) | 1997-05-16 |
US5747843A (en) | 1998-05-05 |
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