JPH01128458A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01128458A JPH01128458A JP62285216A JP28521687A JPH01128458A JP H01128458 A JPH01128458 A JP H01128458A JP 62285216 A JP62285216 A JP 62285216A JP 28521687 A JP28521687 A JP 28521687A JP H01128458 A JPH01128458 A JP H01128458A
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000003491 array Methods 0.000 abstract description 4
- 230000000873 masking effect Effects 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000004904 shortening Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔澹既要〕
メモリセルアレイにおいて、その形状を長方形の対角線
の半導体チップ中心から最も遠い頂点部分をカットした
形にし、セルアレイ内での速度、チップ中心からの距離
などの条件を均等したアレイ形状の半導体記憶装置に関
し、 メモリセルアレイの設計において、セルアレイの端部に
位置せしめられるセルを、アクセスに要する時間が短縮
される位置に移動させたメモリセルアレイを提供し、そ
れによって素子のアクセスタイムを短縮化することを目
的とし、 半導体チップ上に複数のブロックに分割して形成された
メモリセルアレイを有し、各ブロックの外縁部に位置す
るビット線とワード線とによって選択されるメモリセル
がワード線選択用デコーダの近傍に配置されていること
を特徴とする半導体記憶装置を含み構成する。
の半導体チップ中心から最も遠い頂点部分をカットした
形にし、セルアレイ内での速度、チップ中心からの距離
などの条件を均等したアレイ形状の半導体記憶装置に関
し、 メモリセルアレイの設計において、セルアレイの端部に
位置せしめられるセルを、アクセスに要する時間が短縮
される位置に移動させたメモリセルアレイを提供し、そ
れによって素子のアクセスタイムを短縮化することを目
的とし、 半導体チップ上に複数のブロックに分割して形成された
メモリセルアレイを有し、各ブロックの外縁部に位置す
るビット線とワード線とによって選択されるメモリセル
がワード線選択用デコーダの近傍に配置されていること
を特徴とする半導体記憶装置を含み構成する。
（産業上の利用分野〕
本発明は、メモリセルアレイにおいて、その形状を長方
形の対角線のチップ中心から最も遠い頂点部分をカット
した形にし、セルアレイ内での速度、チップ中心からの
距離などの条件を均等したアレイ形状の半導体記Ｉ′ｊ
ｌ装置に関する。
形の対角線のチップ中心から最も遠い頂点部分をカット
した形にし、セルアレイ内での速度、チップ中心からの
距離などの条件を均等したアレイ形状の半導体記Ｉ′ｊ
ｌ装置に関する。
メモリのセルアレイは、従来ロー（列）、コラム（段）
の二次元でデコードして形成するため、アレイの典型的
な例である４分割セルアレイの形状は第４図に示す如く
長方形が主であった。なお第４図において、１１はセル
アレイ、１２はローデコーダ、１３はコラムデコーダ、
１４はこれらのセルアレイが形成されたチップの中心、
工５はワードライン、１６はビットラインで、ワードラ
イン１５はポリシリコンでゲート電極をそのまま延在さ
せて形成され、ビットラインはアルミニウム（ＡＺ）で
配線する。
の二次元でデコードして形成するため、アレイの典型的
な例である４分割セルアレイの形状は第４図に示す如く
長方形が主であった。なお第４図において、１１はセル
アレイ、１２はローデコーダ、１３はコラムデコーダ、
１４はこれらのセルアレイが形成されたチップの中心、
工５はワードライン、１６はビットラインで、ワードラ
イン１５はポリシリコンでゲート電極をそのまま延在さ
せて形成され、ビットラインはアルミニウム（ＡＺ）で
配線する。
第４図に示す例において、チップ中心１４からの距離は
、対角線の頂点に位置する部分へが最も遠くなる。
、対角線の頂点に位置する部分へが最も遠くなる。
近年、メモリのチップ面積が大になるにつれて同一チッ
プ内のセルでも、チップ中心１４、すなわちマスク焼付
の際のレンズ中心とチップの端部（例えば部分Ａ）、す
なわちレンズの周辺部とでは、解像度に差があり、この
差は、設計スペックが微細化するにつれて影響が大であ
る。
プ内のセルでも、チップ中心１４、すなわちマスク焼付
の際のレンズ中心とチップの端部（例えば部分Ａ）、す
なわちレンズの周辺部とでは、解像度に差があり、この
差は、設計スペックが微細化するにつれて影響が大であ
る。
他方、素子の高速化の面からも、その素子のスピードは
アクセスに最も時間のかかるセルで決まり、そのセルは
セルアレイの端の部分Ａに位置している。
アクセスに最も時間のかかるセルで決まり、そのセルは
セルアレイの端の部分Ａに位置している。
そこで本発明は、メモリセルアレイの設計において、セ
ルアレイの端部に位置せしめられるセルを、アクセスに
要する時間が短縮される位置に移動させたメモリセルア
レイを提供し、それによって素子のアクセスタイムを短
縮化することを目的とする。
ルアレイの端部に位置せしめられるセルを、アクセスに
要する時間が短縮される位置に移動させたメモリセルア
レイを提供し、それによって素子のアクセスタイムを短
縮化することを目的とする。
上記問題点は、半導体チップ上に複数のブロックに分割
して形成されたメモリセルアレイを有し、各ブロックの
外縁部に位置するビット線とワード線とによって選択さ
れるメモリセルがワード線選択用デコーダの近傍に配置
されていることを特徴とする半導体記憶装置によって解
決される。
して形成されたメモリセルアレイを有し、各ブロックの
外縁部に位置するビット線とワード線とによって選択さ
れるメモリセルがワード線選択用デコーダの近傍に配置
されていることを特徴とする半導体記憶装置によって解
決される。
本発明は、従来技術の問題点を解決するには、チップ中
心から各端部のセルが等距離になるようにセルアレイを
構成するもので、セルアレイの形状としては第１図また
は第２図に示す形状にした。
心から各端部のセルが等距離になるようにセルアレイを
構成するもので、セルアレイの形状としては第１図また
は第２図に示す形状にした。
第１図に示す例では、チップ中心から遠くにあるセルア
レイ１１の１つのセルｌｌａのみを移動させるもので、
コラムデコード、ローデコードの方法が比較的容易に行
なえる。第２図の例では、セルｌｌｂを階段状に配置し
、長いワードラインの先端に位置するセルにつながるビ
ットラインはど短いので、ワードラインの長さとビット
ラインの容量が支配的な各セルのアクセスタイムが均、
等化される。なお第２図において、セルｕｂは１つのセ
ルアレイ１１についてのみ図示し、他のセルアレイでは
省略した。
レイ１１の１つのセルｌｌａのみを移動させるもので、
コラムデコード、ローデコードの方法が比較的容易に行
なえる。第２図の例では、セルｌｌｂを階段状に配置し
、長いワードラインの先端に位置するセルにつながるビ
ットラインはど短いので、ワードラインの長さとビット
ラインの容量が支配的な各セルのアクセスタイムが均、
等化される。なお第２図において、セルｕｂは１つのセ
ルアレイ１１についてのみ図示し、他のセルアレイでは
省略した。
以下、本発明を図示の実施例により具体的に説明する。
第Ｆ図の例を第３図を参照して説明すると、従来はロー
デコーダ１２の一本の信号線１２ａをＨｉｇｈ（Ｈ）に
し、コラムデコーダ１３の一本の信号線１３ａをＨにし
てセルアレイ１１のセルｌｌａを選んでいた。
デコーダ１２の一本の信号線１２ａをＨｉｇｈ（Ｈ）に
し、コラムデコーダ１３の一本の信号線１３ａをＨにし
てセルアレイ１１のセルｌｌａを選んでいた。
しかし、セルｌｌａが図示の位置にあると従来例の問題
が発生するので、セルｌｌａを矢印で示す如くに移動さ
せる。
が発生するので、セルｌｌａを矢印で示す如くに移動さ
せる。
それには、ローデコーダ側とコラムデコーダ側に図示の
如き回路を設ける。図中、１７はＡＮＤゲート、１８は
０１？ゲート、１９はインバータである。
如き回路を設ける。図中、１７はＡＮＤゲート、１８は
０１？ゲート、１９はインバータである。
ここで、信号線１２ａ、 １３ａをＨにすると、ＡＮＤ
ゲートとＯＲゲートからは図にＨ，Ｌ（Ｌｏ軛）で示す
信号が発生し、セルｌｌａは矢印に示す如（移動する。
ゲートとＯＲゲートからは図にＨ，Ｌ（Ｌｏ軛）で示す
信号が発生し、セルｌｌａは矢印に示す如（移動する。
セルｌｌａの位置を変更したことで、セルｌｌａに至る
ビットラインは長くなり、容量（Ｃ）は増えるが、その
ピントラインにつらなるセルはすべてローデコーダから
近い位置にあるので、ワードラインの立上がり、立ち下
がり時間が短かく、これらセルへのアクセスが全体のア
クセスタイムを決定することはない。
ビットラインは長くなり、容量（Ｃ）は増えるが、その
ピントラインにつらなるセルはすべてローデコーダから
近い位置にあるので、ワードラインの立上がり、立ち下
がり時間が短かく、これらセルへのアクセスが全体のア
クセスタイムを決定することはない。
セルｌｌａが移動した跡には、例えばパッドを配置する
ことができ、それはチップ面積を小に抑えるに有効であ
る。
ことができ、それはチップ面積を小に抑えるに有効であ
る。
また、レンズを用いるマスク焼付において、セルｌｌａ
はチップ中心１４により近（なり、解像度が向上する効
果もある。
はチップ中心１４により近（なり、解像度が向上する効
果もある。
本発明の他の実施例は第２図に示される如く、チップ中
心１４から遠い部分の複数のセルを階段状に配置するも
のである。この例では、デコーダの構成が第２図の例よ
りも複雑になるが、チップサイズが大型化した場合に有
効である。
心１４から遠い部分の複数のセルを階段状に配置するも
のである。この例では、デコーダの構成が第２図の例よ
りも複雑になるが、チップサイズが大型化した場合に有
効である。
以上のように本発明によれば、マスク焼付の際のレンズ
解像度による誤差を調節でき、ワード線の長さとビット
線の長さ（容量）で決る各セルのアクセスタイムを均等
化でき、しかもセルアレイの一部を移した跡にはパッド
を配置することができる、などの効果がある。
解像度による誤差を調節でき、ワード線の長さとビット
線の長さ（容量）で決る各セルのアクセスタイムを均等
化でき、しかもセルアレイの一部を移した跡にはパッド
を配置することができる、などの効果がある。
第１図は本発明実施例の平面図、
第２図は本発明の他の実施例の平面図、第３図は第１図
の実施例を作る回路図、第４図は従来例平面図である。 図中、 １１はセルアレイ、 Ｌｌａ、 Ｉｌｂはセル、 １２はローデコーダ、 １２ａは信号線、 １３はコラムデコーダ、 １３ａは信号線、 １４はチップ中心、 １５はワード線、 １６はビット線、 １７はＡＮＤゲート、 １８はＯＲゲート、 １９はインバータ を示す。 棒明笑乍６仔りの平面口 襄 １ 図 絆明の他の実施例め平面口 ′：Ｊ ２ 図 従来伊」平面口 第４図
の実施例を作る回路図、第４図は従来例平面図である。 図中、 １１はセルアレイ、 Ｌｌａ、 Ｉｌｂはセル、 １２はローデコーダ、 １２ａは信号線、 １３はコラムデコーダ、 １３ａは信号線、 １４はチップ中心、 １５はワード線、 １６はビット線、 １７はＡＮＤゲート、 １８はＯＲゲート、 １９はインバータ を示す。 棒明笑乍６仔りの平面口 襄 １ 図 絆明の他の実施例め平面口 ′：Ｊ ２ 図 従来伊」平面口 第４図
Claims (1)
- 半導体チップ上に複数のブロックに分割して形成された
メモリセルアレイを有し、各ブロックの外縁部に位置す
るビット線とワード線とによって選択されるメモリセル
がワード線選択用デコーダの近傍に配置されていること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285216A JPH01128458A (ja) | 1987-11-13 | 1987-11-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285216A JPH01128458A (ja) | 1987-11-13 | 1987-11-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01128458A true JPH01128458A (ja) | 1989-05-22 |
Family
ID=17688610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285216A Pending JPH01128458A (ja) | 1987-11-13 | 1987-11-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01128458A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100287826B1 (ko) * | 1995-11-09 | 2001-04-16 | 요시토미 마사오 | 반도체 메모리 장치 |
| WO2004042800A2 (de) * | 2002-11-08 | 2004-05-21 | Infineon Technologies Ag | Halbleiteranordnung |
-
1987
- 1987-11-13 JP JP62285216A patent/JPH01128458A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100287826B1 (ko) * | 1995-11-09 | 2001-04-16 | 요시토미 마사오 | 반도체 메모리 장치 |
| WO2004042800A2 (de) * | 2002-11-08 | 2004-05-21 | Infineon Technologies Ag | Halbleiteranordnung |
| US7136295B2 (en) | 2002-11-08 | 2006-11-14 | Infineon Technologies Ag | Semiconductor arrangement |
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