KR0172392B1 - 하이브리드 반도체 메모리 장치 - Google Patents

Abstract

[청구범위에 기재된 발명이 속하는 기술 분야]

본 발명은 반도체 메모리장치에 관한 것으로, 특히 하이브리드 메모리장치의 패드배치에 관한 것이다.

[발명이 해결하려고 하는 기술적 과제]

제한된 칩내부에 보다 많은 수의 데이타를 저장하기 위하여 반도체 메모리장치의 집적화는 끊임없이 진행되고 있다. 이에 따라 진보된 공정기술들이 속속 개발되고 있다. 공정기술의 진보에 따라 반도체 메모리장치의 집적도는 3-4년에 4배씩 증가하게 되었고, 칩면적은 3-4년에 1.5배 정도씩 증가하게 되었다. 상기한 바와 같은 집적화기술의 개발에 따라 동일한 면적의 칩내부에 포함되는 소자들의 갯수는 증가하게 되고, 이에 따라 공정이 진행되는 과정은 복잡해질 수 밖에 없다. 이와 같은 공정의 진행과정에 따른 복잡성에 따라 수율을 높이는 데에는 그만큼 어려움이 따른다. 복잡한 공정이란 공정단계가 증가한다는 것을 의미하는 것으로써 웨이퍼를 처리하는 중에 먼지입자등에 의해 발생할 수 있는 불량발생확률 또한 증가하게 되는 것이다. 칩의 크기에 한정하여 생각해보면, 칩의 크기가 비록 3-4년에 한번씩 1.5배씩 증가한다하더라도 결과적으로 증가하는 것만은 분명한 사실로써, 칩의 크기가 증가한다는 것은 전술한 바와 같은 공정단계의 증가와 함께 한개의 칩이 양품이 될 확율을 그만큼 낮추게 되는 요인이 된다. 이와 같은 요인에 따라 동일한 크기의 웨이퍼에서 얻을 수 있는 수율의 안정적인 확보는 더더욱 어려워지게 된다. 본 발명은 이와 같은 고집적 반도체 메모리장치의 수율을 높이는 것이 과제이다.

[발명의 해결방법의 요지]

소정의 메모리용량을 가지는 하이브리드 반도체 메모리장치에 있어서, 상기 하이브리드 반도체 메모리장치의 메모리용량보다는 적은 메모리용량을 가지며 각각 독립적인 패드들을 가지는 복수개의 단일 반도체 메모리장치들을 구비하며, 상기 단일 반도체 메모리장치들에 속하는 상기 패드들의 총수가 상기 하이브리드 반도체 메모리장치의 동작에 필요한 패드들의 수보다 적어도 많음을 특징으로 하는 하이브리드 반도체 메모리장치를 구현하므로써 상기 과제를 달성하게 된다.

[발명의 중요한 용도]

수율을 높인 반도체 메모리장치

Description

하이브리드 반도체 메모리장치

제1도는 웨이퍼상에서 종래기술에 따른 칩배열상태를 보여주는 도면.

제2도는 웨이퍼상에서 본 발명에 따른 칩배열상태를 보여주는 도면.

제3도는 제2도의 웨이퍼로부터 분리된 단일칩의 평면패턴을 보여주는 도면.

제4도는 제2도의 웨이퍼로부터 하이브리드칩을 구성하는 경우를 보여주는 도면.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 각각 독립된 단일칩들(또는 반도체메모리소자들)로 이루어진 하이브리드칩(또는 하이브리드반도체 메모리장치)에 관한 것이다.

제한된 칩내부에 보다 많은 수의 데이타를 저장하기 위하여 반도체 메모리장치의 집적화는 끊임없이 진행되고 있다. 이에 따라 진보된 공정기술들이 속속 개발되고 있다. 공정기술의 진보에 따라 반도체 메모리장치의 집적도는 3-4년에 4배정도씩 증가하게 되었고, 칩면적은 3-4년에 1.5배정도씩 증가하게 되었다. 상기한 바와 같은 집적화기술의 개발에 따라 동일한 면적의 칩내부에 포함되는 소자들의 갯수는 증가하게 되고, 이에 다라 공정이 진행되는 과정은 복잡해질 수 밖에 없다. 이와 같은 공정의 복잡석에 따라 수율을 높이는 데에는 그만큼의 어려움이 따른다. 복잡한 공정이란 공정단계가 증가한다는 것을 의미하느 것으로써, 웨이퍼를 처리하는 중에 먼지입자등에 의해 발생할 수 있는 칩의 불량발생확률 또한 증가하게 되는 것이다. 칩의 크기에 한정하여 생각해보면, 칩의 크기가 비록 3-4년에 한번씩 1.5배씩 증가한다하더라도 결과적으로 증가하는 것만은 분명한 사실로써, 칩의 크기가 증가한다는 것은 전술한 바와 같은 공정단계의 증가와 함께 한개의 칩이 양품이 될 확율을 그만큼 낮추게 되는 요인이 된다. 이와 같은 요인에 따라 동일한 크기의 웨이퍼에서 얻을 수 있는 수율의 안정적인 확보는 더더욱 어려워지게 된다.

이와 같이 집적화에 따른 수율저하를 방지하기 위한 노력의 하나로 최근 하이브리드 반도체 메모리장치의 개념이 도입되고 있다. 하이브리드의 개념을 첨부된 도면을 사용하여 설명하면 다음과 같다.

제1도는 웨이퍼상에서 종래기술에 따른 칩배열상태를 보여주는 도면이다.

제1도를 참조하면, 하나의 웨이퍼상에는 다수의 단일칩들이 형성된다. 상기 단일칩은 제1도의 실시예에서는 1기가디램으로 설정하였다. 상기 웨이퍼는 1기가디램의 모노리딕 칩(monolithic chip)을 다수개 패터닝(patterning)하여 웨이퍼전체가 다수개의 1기가디램칩으로 구성된다. 상기에서 불량상태의 리젝티드 다이(rejected die)에는 ×표시가 되어 있고, 합격상태의 굳 다이(good die)에는 빗금표시가 되어 있다.

상기에서 테스트과정을 거쳐 합격판정을 받은 칩 즉, 논 굳 다이(known good die)는 패키지공정을 거치게 되고, 리젝티드 다이는 전체제작공정을 마쳤음에도 불구하고 버려져야 한다. 이상과 같은 방법을 사용하게 되는 경우, 상기 리젝티드 다이는 상기 1기가디램의 전체영역 중 극히 일부에 해당되는 것으로써, 이러한 일부분의 불량에 의해서 전체칩은 사용하지 못하게 된다. 이같은 방법을 사용하게 되는 경우, 1기가디램급 이상의 집적도를 가지는 차세대 메모리장치의 수율은 급격하게 저하된다. 다시 말해서 칩의 크기가 증가하고 공정의 복잡도가 증가될수록 안정적인 수율의 확보는 거의 불가능하게 된다.

따라서 본 발명의 목적은 수율을 향상시킨 반도체 메모리장치를 제공하는 데 있다.

본 발명의 다른 목적은 하나의 웨이퍼상에 형성된 단일칩을 조합가능하도록 설계하여 상기 하나의 웨이퍼에서 두가지 용량의 칩을 얻을 수 있는 하이브리드 반도체 메모리장치를 제공하는 데 있다.

본 발명의 또 다른 목적은 고속의 동작특성을 가지는 반도체 메모리장치를 제공하는 데 있다.

상기 본 발명의 목적들을 달성하기 위하여 소정의 메모리용량을 가지는 본 발명에 따른 하이브리드 반도체 메모리장치는,

상기 하이브리드 반도체 메모리장치의 메모리용량보다는 적은 메모리용량을 가지며 각각 독립적인 패드들을 가지는 복수개의 단일 반도체 메모리장치들을 구비하며,

상기 단일 반도체 메모리장치들에 속하는 상기 패드들의 총수가 상기 하이브리드 반도체 메모리장치의 동작에 필요한 패드들의 수보다 적어도 많음을 특징으로 한다.

이하 첨부된 도면을 사용하여 본 발명에 따른 하이브리드 반도체 메모리장치의 바람직한 실시예를 설명하겠다.

제2도는 웨이퍼상에서 본 발명에 따른 칩배열상태를 보여주는 도면이다.

제2도를 참조하면, 하나의 웨이퍼상에는 다수의 단일칩들이 형성된다. 상기 단일칩은 어떠한 용량을 지니고 있어도 관계없으나 본 실시예에서는 256메가디램으로 설정하였다. 즉, 상기 웨이퍼는 256메가디램의 모노리딕 칩을 다수개 패터닝하여 웨이퍼전체가 다수개의 256메가디램으로 구성된다. 상기 단일칩에서 리젝티드 다이에는 ×표시가 되어 있고, 굳 다이에는 0표시가 되어 있으며, 인접하는 4개의 칩이 모두 굳 다이일 경우에는 그 4개의 칩이 빗금으로 표시되어 있다.

제2도의 실시예에서는 각각의 단일칩을 256메가디램으로 구성하여 상기 각각의 단일칩의 불량상태에 따라 다르게 표시된다. 여기서 하나의 단일칩이 굳 다이일 경우에는 소정의 제1용량 예를 들어 256메가디램의 칩으로 사용하게 되고, 상기 각 단일칩중 4개의 인접한 칩이 모두 굳 다이인 경우에는 상기 4개의 단일칩을 조합하여 소정의 제2용량 예를 들어 1기가디램의 칩으로 사용하게 된다.

이상에서와 같이 1기가디램이 다수개(본 실시예에서는 4개)의 단일칩들로 구성되어 있고, 상기 단일칩들을 모듈(module)화하면 하나의 웨이퍼에서 얻을 수 있는 수율은 획기적으로 향상될 것이다.

이상과 같은 하이브리드 반도체 메모리장치는 1995년 일본의 NEC사에 의해 ISSCC논문에 발표되어 있다. 그러나 상기 논문에서는 단순히 개념만을 제시하였고, 본 발명에서는 그에 따른 아키텍쳐중 가장 중요한 패드배치에 대하여 상세하게 설명하겠다.

제3도는 제2도의 웨이퍼로부터 분리된 단일칩의 평면패턴을 보여주는 도면이다.

제3도를 참조하면, 단일칩(50)의 가운데 부분에 패드배치영역(30)이 있고, 나머지 부분(60)에는 메모리셀 어레이와 주변회로들이 배치된다. 상기 배드배치영역(30)에는 다수의 패드들이 배치되는데 도면에 도시된 바와 같이, 상기 패드배치영역은 2개의 영역으로 분할된다. 제1영역(10)에는 제1패드군들이 형성되고, 제2영역(20)에는 제2패드군이 형성된다. 상기 제1 및 제2패드군에는 내부적으로 여분의 패드들을 각각 포함하게 된다.

제4도는 제2도의 웨이퍼로부터 하이브리드칩을 구성하는 경우를 보여주는 도면이다.

제4도를 참조하면, 단일칩들(100-105)가 형성되어 있다. 상기 각 단일칩들은 제3도에 도시한 것과 동일한 구성을 가지게 된다. 단일칩들(101, 104)은 단일칩들(100, 103)과 조합되어 1기가디램구성을 가질 수도 있고, 단일칩들(102, 105)과 조합되어 1기가디램구성을 가질 수도 있다. 따라서 상기 각 단일칩들(100-105)중 불량칩이 발생되어 조합하지 못하게 되는 경우, 굳 다이 판정을 받은 단일칩들만을 256메가디램으로 사용하게 되고, 조합가능한 구성을 가지게 되는 경우, 상기 단일칩에 포함된 여분의 패드를 사용하여 조합하므로써 1기가디램으로 사용하게 된다. 상기에서 조합된 1기가디램의 경우 패드는 2층으로 구분되어 배치된다. 이와 같이 2층으로 구분되어 패드들이 배치되는 경우, 리드프레임(lead frame)으로부터 본딩패드까지의 거리가 짧아져 상기 리드프레임과 패드의 접속을 쉽게 이룰 수 있고, 더불어 리드프레임의 거리가 짧아짐으로 인하여 상기 리드프레임의 캐패시턴스(capacitance) 및 인덕턴스(inductance)가 줄어들게 된다. 이렇게 되면 상기 리드프레임을 통하여 전달되는 입력신호들의 셋업/홀드(setup/hold)시간이 짧아져 고속으로 또, 안정적으로 동작하는 반도체 메모리장치를 구현하게 된다. 상기에서 여분의 패드들은 데이타입출력패드 및 어드레스 입력으로 사용하면 상술한 입력신호들의 마진확보를 위하여 상당히 효율적이다.

이상에서와 같은 본 발명에 따른 하이브리드 반도체 메모리장치가 구현되므로써 현저한 수율향상을 기대할 수 있게 되고, 더불어 동작속도의 고속화라는 부가적인 잇점도 취할 수 있게 되어 반도체 메모리장치의 성능도 향상된다. 본 발명의 실시예에서는 256메가디램의 단일칩을 조합하여 1기가디램을 구성하는 하이브리드 반도체 메모리장치를 예로 들어 설명하였으나, 본 발명의 기술적 사상을 유지하는 범위내에서 본 발명은 다양하게 변경가능하다.

Claims (7)

1. 소정의 메모리용량을 가지는 하이브리드 반도체 메모리장치에 있어서, 상기 하이브리드 반도체 메모리장치의 메모리용량보다는 적은 메모리용량을 가지며 각각 독립적인 패드들을 가지는 복수개의 단일 반도체 메모리장치들을 구비하며, 상기 단일 반도체 메모리장치들에 속하는 상기 패드들의 총수가 상기 하이브리드 반도체 메모리장치의 동작에 필요한 패드들의 수보다 적어도 많음을 특징으로 하는 하이브리드 반도체 메모리장치.
2. 제1항에 있어서, 상기 단일 반도체 메모리장치들의 각각이 독립적인 하나의 반도체 메모리장치의 동작에 필요한 구성을 갖고 있음을 특징으로 하는 하이브리드 반도체 메모리장치.
3. 제2항에 있어서, 상기 단일 반도체 메모리장치들의 각각이 상기 하이브리드 반도체 메모리장치의 구성에 필요한 여분의 패드들을 가짐을 특징으로 하는 하이브리드 반도체 메모리장치.
4. 제1항에 있어서, 상기 하이브리드 반도체 메모리장치에서 상기 단일 반도체 메모리장치에 속하는 패드들 중 이웃하는 단일 반도체 메모리장치에 인접한 패드들이 적어도 상기 하이브리드 반도체 메모리장치의 동작에 사용되는 패드들을 적어도 포함됨을 특징으로 하는 하이브리드 반도체 메모리장치.
5. 제1항에 있어서, 상기 단일 반도체 메모리장치 및 하이브리드 반도체 메모리장치가 각각 256메가 및 1기가용량임을 특징으로 하는 하이브리드 반도체 메모리장치.
6. 제3항에 있어서, 상기 여분의 패드가 데이타 입출력패드임을 특징으로 하는 하이브리드 반도체 메모리장치.
7. 제3항에 있어서, 상기 여분의 패드가 어드레스 입력패드임을 특징으로 하는 하이브리드 반도체 메모리장치.