KR100253988B1 - 반도체 메모리 - Google Patents

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Abstract

반도체 메모리는 모서리를 가진 직사각형 칩 표면을 포함한다. 4개의 결합된 셀 필드 블록은 칩 표면의 한모서리에 각각 배치된다. 직사각형 셀 필드 블록은 결합된 셀 필드 블록의 각각에 결합되며 각 2개의 상기 셀 필드 블록은 서로 마주보는 가장자리를 가진다. 셀 필드들은 워드 및 비트 라인을 가지며 각각의 셀 필드 블록에 결합된다. 디코더 블록은 셀 필드 블록의 가장자리에서 서로 마주 놓인다. 칩표면은 셀 필드가 없는 디코더 블록 사이의 표면영역을 가진다. 주변회로블록은 셀 필드가 없는 표면영역 내부에 배치된다. 접속패드는 하우징의 접속부에 반도체 메모리를 접속하기 위해 셀 필드가 없는 표면영역 내부에 배치된다.

Description

반도체 메모리
제 1도는 선행기술에 따른 16 메가바이트 반도체 칩의 평면도.
제 2도는 본 발명에 따른 반도체 메모리의 제 1 실시예를 나타낸 평면도.
제 3도는 본 발명에 따른 반도체 메모리의 제 2 실시예를 나타낸 평면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 칩 표면 2 : 워드 디코더
3 : 비트 디코더 4 : 표면영역
5 : 접속 패드 6,9 : 구동단
7 : 셀필드 8 : 단일셀필드블록
10 : 결합셀필드블록 11 : 주변회로블록
[발명의 상세한 설명]
본 발명은 직사각형 칩표면 상의 반도체 메모리에 관한 것으로써, 이 반도체 메모리는 디코더블록, 주변회로블록, 워드라인 및 비트라인을 가진 셀필드, 그리고 셀필드가 없는 표면영역을 포함하며, 셀필드들은 결합되어 직사각형의 셀필드블록을 이루며, 디코더블록은 서로 마주보는 두 개의 셀필드블록의 가장자리에 각각 배치되고, 주변회로블록은 셀필드가 없는 표면영역 내부에 배치되며, 하우징의 접속부에 반도체 메모리를 접속하기 위한 접속 패드가 형성되어 있다.
반도체 메모리의 개발은 최근에 계속 진전되었다. 몇 년 전에 256K바이트 칩이 개발되었고 최근에는 4 메가바이트 칩 및 16 메가바이트 칩이 생산되고 있다. 반도체 메모리의 각 세대교체는 메모리 용량의 4배화를 의미하며, 이때 칩표면은 대개 최대 1.5배 만큼만 커진다. 이것은 레이아웃의 계획시 반도체 메모리의 구조가 작아져서 다음의 조건이 만족되어야 한다는 것을 의미한다.
예컨대, 다이내믹 반도체 메모리의 메모리셀은 워드라인과 비트라인의 교차점에서 셀필드에 배치된다. 각 메모리셀은 스위칭 트랜지스터와 커패시터를 포함한다. 각 트랜지스터의 게이트 단자는 하나의 워드라인에 접속된다. 메모리셀의 각 커패시터는 스위칭 트랜지스터의 부하 경로를 통하여 하나의 비트라인과 접속된다. 그리고 워드라인을 통해 하나의 셀필드 열이 선택된다. 이러한 방식으로, 번지 지정된 열에 해당하는 셀들의 여러 가지 커패시턴스가 그 열과 연결된 비트라인으로 스위치된다. 따라서, 첫 번째 조건은 비트라인을 가급적 짧게 하여 부가적인 라인 커패시턴스에 의한 기생효과를 방지하여야 한다는 것이다. 이것은 스위칭 트랜지스터의 접합 커패시턴스를 가산한 비트라인 커패시턴스에 대한 셀 커패시턴스의 비율이 가능한 한 커야 한다는 것을 의미한다. 이것은 비트라인이 짧을 때만 가능하다.
비트라인 커패시턴스의 영향을 줄이기 위한 한가지 방법은 각 셀필드사이에 구동단을 접속하는 것이다. 그러나, 이 구동단은 임의의 수로 사용될 수 없는데, 그 이유는 하우징 크기가 칩표면의 크기를 제한하기 때문이다. 두 번째 조건은 메모리 칩이 설치 가능하여야 하고, 메모리 칩을 하우징 연결부에 연결시키는 것과 관련한 패드 또는 패스들의 위치가 본딩 가능성의 조건을 충족시켜야 한다는 것이다.
IEEE INTERNATIONAL Solid-State Circuits Conference 1989, 246-249 페이지 및 352-355 페이지에는 대규모 집적 16 메가바이트 칩이 개시되어 있는데, 그 배치는 패드들이 칩 주변에 위치되고, 셀필드들은 4개의 단일(single)셀 스위칭블록에 직사각형으로 배치된다. 디코더블록들은 서로 대향하는 두 개의 단일셀필드블록들 각각의 가장자리에 있다. 주변회로블록들은 짧은 칩면에 대해 평행하게, 마주보는 디코더블록 사이의 비어있는 표면 내에, 그리고 칩 표면의 가장자리에 배치된다.
제 1도에는 선행기술에 따른 구성이 도시되어 있다. 그러나, 이러한 구성은 주변회로 또는 접속 패스 또는 패드들을 다른 회로블록에 연결하는 라인이 상당히 길어진다는 단점이 있다. 또한, 집적의 정도가 증가함에 따라 워드라인 전송 시간이 길어져서 워드라인의 길이가 임계 범위(critical range)에 해당될 수 있다.
따라서, 본 발명의 목적은 이제까지 알려진 이러한 일반적인 유형의 장치가 가지는 전술의 단점을 극복할 수 있고, 가장 소형화될 수 있는 구조를 가지며, 최소의 칩 면적을 차지하며, 워드라인 주행시간이 가급적 짧고, 그리고 최소의 칩 표면을 차지하는 반도체 메모리를 제공하는 것이다.
본 발명에서는, 상기의 목적 및 다른 목적을 달성하기 위해, 모서리를 가진 직사각형 칩 표면, 4개의 결합셀필드블록(combined cell field block)(상기 칩 표면의 각 모서리에 각각 배치된다), 결합되어 상기 각 결합셀필드블록을 이루는 직사각형 셀필드블록들(두개의 상기 셀필드블록들 각각은 서로 마주보는 가장자리를 가진다), 결합되어 상기 셀필드블록 각각을 이루는 셀필드들(셀필드는 워드 및 비트라인을 가진다), 셀필드블록의 가장자리에서 서로 마주보는 디코더블록들, 셀필드가 없는 디코더블록 사이의 표면영역을 가지는 칩 표면, 셀필드가 없는 표면영역에 배치된 주변회로블록들, 그리고 반도체 메모리를 하우징의 접속부 또는 단자에 접속시키기 위하여 셀필드가 없는 표면영역 내부에 배치된 접속 패스 또는 패드를 포함하는 반도체 메모리가 제공된다.
본 발명의 다른 특징에 따라, 셀필드의 비트라인 신호를 증폭시키기 위해 셀필드들 사이에 배치된 구동단이 제공된다.
본 발명의 또다른 특징에 따라, 셀필드의 워드라인 신호를 증폭시키기 위해 셀필드블록들 사이에 배치된 구동단이 제공된다.
본 발명의 부수적 특징에 따라, 셀필드의 비트라인 신호를 증폭시키기 위해 셀필드들 사이에 배치된 구동단이 제공된다.
본 발명의 또다른 특징에 따라, 셀필드의 워드라인 신호를 증폭시키기 위해 셀필드블록들 사이에 배치된 구동단이 제공된다.
본 발명의 부수적 특징에 따라, 셀필드의 비트라인 신호를 증폭시키기 위해 셀필드블록들 사이에 배치된 구동단이 제공된다.
본 발명의 다른 특징들은 첨부된 청구범위에 기술되어 있다.
여기에서는 본 발명이 반도체 메모리에 구현된 것으로 도시되고 설명되어 있지만, 본 발명의 사상을 일탈함 없이 그리고 청구의 범위 및 그 균등범위 내에서 다양한 변형 및 구조적 변경이 가능하기 때문에, 본 발명이 여기에서 도시된 상세한 내용에 한정되는 것은 아니다.
그러나, 본 발명의 부가적인 목적 및 장점과 더불어 그 구조 및 동작 방법은 특정 실시예에 관한 다음의 설명을 첨부된 도면과 관련하여 살펴볼때 가장 명확하게 이해될 것이다.
제 1도에는 선행기술에 따른 16 메가바이트 반도체 칩의 평면도가 도시되어 있으며, 직사각형 칩 표면(1)상에는 셀필드(7)가 4개의 단일(single)(또는 단순한(simple))셀필드블록(8) 내에 직사각형으로 배치되어 있다. 구동단(6)은 셀필드(7)들 사이에, 그리고 단일셀필드블록(8)의 짧은 측면에 대해 평행하게 배치되어 있다. 비트 디코더(3) 및 워드 디코더(2)를 포함하는 디코더블록들은 두 개의 단일셀필드블록들(8) 각각의 마주보는 가장자리 또는 반대방향으로 배치된 가장자리에 배치된다. 비트 디코더(3)는 단일셀필드블록(8)의 짧은 측면에 배치되고, 워드 디코더(2)는 단일셀필드블록(8)의 긴 측면에 배치되어 있다. 두 개의 단일셀필드블록들(8) 각각의 사이에 놓인 워드 디코더(2)는 하나의 코히어런트(coherent)블록을 형성하며, 비트 디코더(3)사이의 비어있는 표면영역(4) 및 단일셀필드블록(8)의 둘레를 차지하는 칩주변의 나머지 비어있는 표면영역(4)은 공지된 주변회로블록(도시 안됨)을 위해 사용될 수 있다. 긴 칩 측면의 양쪽 가장자리에는 접속패스 또는 패드(5)가 배치되어 있다.
제 1도에 따른 배치의 단점은 주변회로들 또는 접속패스 또는 패드(5)를 다른 회로블록들에 연결하기 위한 라인이 상당히 길어진다는 것이다. 또한, 집적의 정도가 증가함에 따라 워드라인 전송 시간이 길어져서 워드라인의 길이가 임계 범위(critical range)에 해당될 수 있다는 것이다.
본 발명은 제 2도 및 3도를 참고로 이하에서 설명된다. 제 2도는 본 발명에 따라서 구성된 반도체 메모리 칩의 평면도이다. 제 2도의 칩은 64메가바이트 반도체 메모리 칩으로써, 4개의 결합셀필드블록들(10)은 칩표면(1)의 모서리에 배치된다. 하나의 결합셀필드블록(10)에는 4개의 단일셀필드블록(8)이 직사각형으로 배치되어 있으며, 각각의 단일셀필드블록(8)은 제 1도에 도시된 16 메가바이트 반도체 칩에서의 하나의 셀필드블록(8)은 제 1도에 도시된 16 메가바이트 반도체 칩에서의 하나의 셀필드블록(8)에 상응하는 것이다. 결합셀필드블록(10)의 내부에는 그의 긴 측면에 평행하도록 그리고 각 두 개의 단일셀필드블록들(8) 사이에 하나의 구동단(9)이 배치되어 있다. 이 구동단(9)은 단일셀필드블록(8)의 워드라인의 신호를 증폭한다. 또한 각 두 개의 결합셀필드블록(10)의 마주보는 가장자리에는 디코더(2,3)가 배치되지만, 워드 디코더블록들(2)은 하나의 코히어런트(coherent)블록을 형성하지는 않는다. 이 경우, 공지된 주변회로브록(도시 안됨)을 위해 이용될 수 있는 비어있는 표면영역(4)은 오로지 디코더블록들(2,3)의 사이에만 존재하게 된다. 접속패스 또는 패드들(5)은 워드 디코더들(2)에 대해 평행하게 그리고/또는 비트 디코더블록들(3)에 대해 평행하게 상기 비어있는 표면영역(4) 내에 배치된다.
제 3도에는 본 발명에 따른 배치의 또다른 실시예가 반도체 칩의 평면도로써 도시되어 있다. 이것은 사실상 제 2도에 도시된 반도체 메모리 칩과 유사하게 구성되어 있다. 역시 4개의 결합셀필드블록(10)이 제공되어 있고, 하나의 결합셀필드블록(10)은 4개의 제 1도에 나타난 단일셀필드블록(8)을 포함한다. 이 경우에는 상기 셀필드블록들(8)이 옆으로 나란히 배치되어 있고, 제 1도 및 제 2도에 도시된 단일셀피드블록(8)과 비교할 때 90°만큼 회전되어 있다. 결합셀필드블록(10)의 디코더블록(2, 3)의 배치는, 비트 디코더블록(3)이 결합셀필드블록(10)의 긴 측면에 대해 평행하게 배치되는 것을 제외하면, 제 2도에 도시된 것과 동일하다. 따라서, 워드 디코더블록들(2)은 결합셀필드블록(10)의 짧은 측면에 대해 평행하게 배치된다. 각각의 결합셀필드블록(10)의 처음 두 개의 단일셀필드블록(8)과 마지막 두 개의 단일셀필드블록(8) 사이에는 각각 워드라인 신호에 대한 하나의 구동단(9)이 배치되어 있다. 비어있는 표면영역(4)과 접속 패스들(5)의 배치는 제 2도에 도시된 것과 동일하다.
제 2도 및 3도에 도시된 구성은 접속패스 또는 패드들(5)과 여러 회로블록 사이의 연결이 더 짧게 되도록 해준다. 스위칭 시간에 대한 워드라인 길이의 영향은 구동단(9)에 의해 감소된다. 이상과 같은 구성은 64 메가바이트 DRAM 메모리에만 국한되어 사용되는 것은 아니다.

Claims (4)

  1. 디코더블록들(2,3), 주변회로블록들, 워드라인 및 비트라인들을 가지는 셀필드들(7), 그리고 셀필드들이 없는 표면영역(4)을 포함하며 직사각형 칩표면(1)을 가진 반도체 메모리로서,
    상기 셀필드들(7)은 결합되어 직사각형 셀필드블록들(8)을 형성하며, 상기 주변회로블록들은 상기 셀필드들이 없는 표면영역(4) 내에 배치되며, 그리고 상기 반도체 메모리를 하우징의 연결부에 연결시키는 터미널 패드들(5)을 구비하는 반도체 메모리에 있어서,
    (a) 상기 셀필드블록들(8)은 결합되어 4개의 결합셀필드블록들(10)을 형성하며,
    (b) 상기 결합셀필드블록들(10)은 상기 칩표면(1)의 모서리들에 배치되며,
    (c) 상기 디코더블록들(2,3)은 두 개의 상기 셀필드블록들 각각의 서로 마주보는 가장자리에 각각 배치되며,
    (d) 상기 셀필드들이 없는 표면영역(4)은 상기 디코더블록들(2,3) 사이에 구비되며,
    (e) 상기 터미널 패드들(5)은 상기 셀필드들이 없는 표면영역(4) 내에만 배치되는 것을 특징으로 하는 반도체 메모리.
  2. 제 1항에 있어서,
    상기 셀필드들(7)의 비트라인 신호들을 증폭하는 구동단들(6)은 상기 셀필드들(7) 사이에 배치되는 것을 특징으로 하는 반도체 메모리.
  3. 제 1항에 있어서,
    상기 셀필드들(7)의 워드라인 신호들을 증폭하는 구동단들(9)은 상기 셀필드블록들(8) 사이에 배치되는 것을 특징으로 하는 반도체 메모리.
  4. 제 1항에 있어서,
    상기 셀필드들(7)의 비트라인 신호들을 증폭하는 구동단들(6)은 상기 셀필드블록들(8) 사이에 배치되는 것을 특징으로 하는 반도체 메모리.
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