JPH03173173A - 半導体メモリ - Google Patents

半導体メモリ

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JPH03173173A
JPH03173173A JP2315274A JP31527490A JPH03173173A JP H03173173 A JPH03173173 A JP H03173173A JP 2315274 A JP2315274 A JP 2315274A JP 31527490 A JP31527490 A JP 31527490A JP H03173173 A JPH03173173 A JP H03173173A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、矩形状チップ面を備えた半導体メモリであっ
て、その半導体メモリがデコーダブロックと、周辺回路
ブロックと、ワードラインおよびビットラインを有する
セル領域と、このセル領域から独立した面とを含み、セ
ル領域が矩形状セル領域ブロックに纏められ、デコーダ
ブロックが各２個のセル領域ブロックの互いに対向して
位置する縁部にそれぞれ配置され、周辺回路ブロックが
セル領域から独立した面の内部に配置され、接続パ・ン
ドが半導体メモリをケースの接続部に結合するために設
けられた半導体メモリに関する。
〔従来の技術〕
半導体メモリの開発は最近の何年かは絶えず進んでいる
。数年前までは２５６にビットチップが従来技術であっ
たが、今日では既に４Ｍビットチップまたは１６Ｍビッ
トチップが提供されている。
半導体メモリの各世代交代はメモリ容量の四倍化を意味
しており、チップ面は大抵最大１．５倍しか大きくなら
ない、このことはレイアウト配置において以下に述べる
条件が守られなければならないほどに半導体メモリのパ
ターンが小さくされることを意味する。
例えばダイナミック半導体メモリのメモリセルはセル領
域においてワードラインとビットラインとの交点に配置
される。各メモリセルはスイッチングトランジスタとコ
ンデンサとから構成される。
各トランジスタのゲート端子はワードラインに結合され
ている。メモリセルのコンデンサはスイッチングトラン
ジスタの負荷区間を介してそれぞれ１つのビットライン
に結合されている。ワードラインを介してセル領域の列
が選択される。このようにしてこの列に所属するビット
ラインにはこの列の応答したセルのそれぞれの容量が接
続される、従って、第１の条件は、付加的なライン容量
に起因する寄生効果を回避するために、ビットラインを
出来る限り短くすることである。このことは、セル容量
とスイッチングトランジスタのジャンクシシン容量を加
算したビットライン容量との比が出来る限り大きくなけ
ればならないことを意味する。このことはビットライン
が短い場合に保証される。
ビットライン容量の影響を低減させることは、個島のセ
ル領域間にドライバー段を接続することで可能である。
しかしながら、チップ面の大きさがケースの大きさによ
って制限されるので、かかるドライバー段は任意の個数
を使用することができない、第２の条件は、メモリチッ
プがマウント可能でなければならず、しかもケース接続
部にメモリチップを接続するためのパッド位置がボンデ
ィング条件を満たさなければならないことである。
１９８９年開催のＩ已ＥＥ国際固体回路会ａｌｌ（ＩＥ
ＥＥ　　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　　Ｓｏｌ・１ｄ
−３ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ　　Ｃｏｎｆｅｒｅ
ｎｃｅ　　１９８９）（第２４６頁〜第２４９頁および
第３５２頁〜第３５５頁）によれば、パッドがチップの
縁部に位１し、セル領域が４個の単一セル領域ブロック
内に矩形状に配置され、デコーダブロックが対向するデ
コーダブロックの間において各２個の単一セル領域ブロ
ックの互いに対向して位置する縁部に配置され、周辺回
路ブロックが対向して位置するデコーダブロック間の独
立面の内部においてチップ短手側辺に対して平行にかつ
チップ面の縁部に配置されているレイアウトを形成する
高集積１６Ｍビットチップが公知である。
第３図には従来技術による１６Ｍビット半導体メモリの
平面図が示されている。矩形状チップ面ｌ上ではセル領
域７が４個の単一セル領域ブロック８内に矩形状に配置
されている。単一セル領域ブロック８の短手側辺に対し
て平行にセル領域７間にドライバー段６が配置されてい
る。各２個の単一セル領域ブロック８の互いに対向して
位置する縁部にはデコーダブロック２．３が配置されて
いる。単一セル領域ブロック８の短手側辺にはビットデ
コーダ３が設けられ、単一セルＮｉ域プロッり８の長手
側辺にはワードデコーダ２が設ケラれている。各２個の
単一セル領域ブロック８の間に位置するワードデコーダ
２はこの例では１個の結合したブロックを形成しており
、それに対してピントデコーダ３間の独立面４と、チッ
プ縁部において単一セル領域ブロック８の周囲にある残
りの独立面４とは周辺回路のために使用され得る。チッ
プの長手側辺の両縁部には接続パッド５が配置されてい
る。
（発明が解決しようとする課題〕 このような配置は、周辺回路または接続パッド５および
他の回路ブロックへ結合するためのラインが非常に長く
なるという欠点を有する。さらに、高集積を行う際ワー
ドラインの長さは長いワードライン通過時間への限界範
囲に来る可能性がある。
そこで、本発明は、ワードライン通過時間を出来る限り
短くすると共に、出来る限りコンパクトな構成と最小の
チップ面積を保証する半導体メモリを開発することを課
題とする。
〔課題を解決するための手段〕
このような課題は、本発明によれば、 セル領域ブロックが４個の組合わせセル領域ブロックに
纏められ、 ４個の組合わせセル領域ブロックがチップ面のコーナー
に配置され、 セル領域から独立した面が対向して位置するデコーダブ
ロック間に設けられ、 接続パッドはセル領域から独立した面の内部に配置され
る ことによって解決される。
本発明の構成は請求項２以下に記載されている。
〔実施例〕
次に、本発明の実施例を図面に基づいて詳細に説明する
。
第１図には本発明による半導体メモリチップの第１の実
施例の平面図が図示されている。この第１図においては
、半導体メモリチップはチップ面１のコーナーに４個の
組合わせセル領域ブロック１０が配置されている６４Ｍ
ビット半導体メモリチップである０組合わせセル領域ブ
ロック１０の内部には４個の単一セル領域ブロック８が
矩形状に配置されており、その場合これらの各単一セル
領域ブロック８は第３図において説明した１６Ｍビット
半導体メモリチップのセル令頁域ブロック８に相当して
いる６Ｍｉ合わせセル領域ブロック１０の内部にはその
長手側辺に対して平行に各２個の単一セル領域ブロック
８間にドライバー段９が配置されている。このドライバ
ー段９は単一セル領域ブロック８のワードラインの信号
を増幅する。
各２個の組合わせセル領域ブロック１０の対向して位置
する縁部にはさらにデコーダブロック２．３が配置され
ており、その場合ワードデコーダブロック２は１個の結
合したブロックを形成していない０周辺回路ブロックの
ために必要な独立面４はこの実施例においてはデコーダ
ブロック２．３間に位置している。接続パッド５はワー
ドデコーダブロック２に対して平行に、および（または
）、ビットデコーダブロック３に対して平行にこの独立
面４の内部に配置されている。
第２図には本発明の第２の実施例の平面図が示されてい
る。この第２の実施例はほぼ第１［ｆｆｌに示された半
導体メモリチップと同様に構成される。
同様に４個の組合わせセル領域ブロック１０が設けられ
ており、その場合同様に組合わせセル領域ブロック１０
は第３図から公知である４個の単一セル領域ブロック８
を含んでいる。これらの単一セル領域ブロック８はこの
実施例においては並んで配置されており、しかも第３図
および第１図に図示された単一セル領域ブロック８に比
較して９０＠回転されている。［合わせセル領域ブロッ
ク１０とデコーダブロック２．３との配置は、第１図に
示された実施例と基本的には同じであるが、この第２図
に示された実施例においてはピットデコーダブロック３
が組合わせられたセル領域ブロック１０の長手側辺に対
して平行に位置している点が相違している。ワードデコ
ーダブロック２は従って姐合わせセル領域ブロック１０
の短手側辺に対して平行に位置している。各組合わせセ
ル領域ブロック１０において左側の２個の単一セル領域
ブロック８間および右側の２個の単一セル領域ブロック
８間にはそれぞれ１個のワードライン信号用ドライバー
段９が設けられている。独立面４と接続バッド５の配置
とは第１図に示された実施例と同じである。
第１図および第２図に示された配置は接続パット５と種
々の回路ブロックとの間の結合を短縮することを保証す
る。スイッチング時間へのワードライン長の影響はドラ
イバー段９によって低減される０本発明による配置は６
４ＭビットＤＲＡＭメモリへの使用に限定されない。
【図面の簡単な説明】
第１図は本発明による半導体メモリの第１実施例を示す
平面図、第２図は本発明による半導体メモリの第２実施
例を示す平面図、第３図は従来の１６Ｍビット半導体メ
モリチップを示す平面図である。 ■・・・チップ面 ２・・・ワードデコーダブロック２ ３・・・ビットデコーダブロック ４・・・独立面 ５・・・接続パッド ６・・・ドライバー段 ７・・・セル領域 ８・・・セル領域ブロック ９・・・ドライバー段 １０・・・組合わせセル領域プロック

Claims (1)

  1. 【特許請求の範囲】 １）矩形状チップ面（１）を備えた半導体メモリであっ
    て、 前記半導体メモリはデコーダブロック（２、３）と、周
    辺回路ブロックと、ワードラインおよびビットラインを
    有するセル領域（７）と、このセル領域から独立した面
    （４）とを含み、 前記セル領域（７）は矩形状セル領域ブロ ック（８）に纏められ、 前記デコーダブロック（２、３）は各２個 のセル領域ブロックの互いに対向して位置する縁部にそ
    れぞれ配置され、 前記周辺回路ブロックは前記セル領域から 独立した面（４）の内部に配置され、 接続パッド（５）が前記半導体メモリをケ ースの接続部に結合するために設けられた半導体メモリ
    において、 前記セル領域ブロックは４個の組合わせセ ル領域ブロック（１０）に纏められ、 前記４個の組合わせセル領域ブロック（１ ０）は前記チップ面（１）のコーナーに配置され、 前記セル領域から独立した面（４）は対向 して位置するデコーダブロック（２、３）間に設けられ
    、 前記接続パッド（５）は前記セル領域から 独立した面（４）の内部に配置される ことを特徴とする半導体メモリ。 ２）前記セル領域（７）のビットライン信号を増幅する
    ドライバー段（６）が前記セル領域（７）間に配置され
    ることを特徴とする請求項１記載の半導体メモリ。 ３）前記セル領域（７）のワードライン信号を増幅する
    ドライバー段（９）が前記セル領域ブロック（８）間に
    配置されることを特徴とする請求項１記載の半導体メモ
    リ。 ４）前記セル領域（７）のビットライン信号を増幅する
    ドライバー段（６）が前記セル領域ブロック（８）間に
    配置されることを特徴とする請求項１記載の半導体メモ
    リ。
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