JPH0684349A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0684349A JPH0684349A JP4255741A JP25574192A JPH0684349A JP H0684349 A JPH0684349 A JP H0684349A JP 4255741 A JP4255741 A JP 4255741A JP 25574192 A JP25574192 A JP 25574192A JP H0684349 A JPH0684349 A JP H0684349A
- Authority
- JP
- Japan
- Prior art keywords
- digit
- amplifiers
- memory cell
- digit lines
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ダイナミックメモリに設けられるセンスアン
プの配列ピッチを縮小する一方で、センスアンプ間の隙
間等の無駄なスペースが生じることを防止して高集積化
や小チップ化を可能にする。 【構成】 メモリセルＭＣと、このメモリセルに接続さ
れるディジット線Ｄ１，Ｄ１* （反転側）と、これらの
ディジット線に接続されるセンスアンプＳＡとを備える
半導体記憶装置において、一のメモリセルに接続される
ディジット線Ｄ１，Ｄ１* を隣接する他のメモリセルの
ディジット線Ｄ２，Ｄ２* と交互に配列させ、かつ各メ
モリセルに対応されるセンスアンプＳＡ１，ＳＡ２をデ
ィジット線方向に近接配置するとともに、各センスアン
プは対応しないメモリセルのディジット線をその内部を
素通しさせるようにし、各センスアンプの配列ピッチを
縮小し、かつ各センスアンプ間の隙間を小さくする。
プの配列ピッチを縮小する一方で、センスアンプ間の隙
間等の無駄なスペースが生じることを防止して高集積化
や小チップ化を可能にする。 【構成】 メモリセルＭＣと、このメモリセルに接続さ
れるディジット線Ｄ１，Ｄ１* （反転側）と、これらの
ディジット線に接続されるセンスアンプＳＡとを備える
半導体記憶装置において、一のメモリセルに接続される
ディジット線Ｄ１，Ｄ１* を隣接する他のメモリセルの
ディジット線Ｄ２，Ｄ２* と交互に配列させ、かつ各メ
モリセルに対応されるセンスアンプＳＡ１，ＳＡ２をデ
ィジット線方向に近接配置するとともに、各センスアン
プは対応しないメモリセルのディジット線をその内部を
素通しさせるようにし、各センスアンプの配列ピッチを
縮小し、かつ各センスアンプ間の隙間を小さくする。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にメモリセルに接続されるセンスアンプ及びディジッ
ト線のレイアウトの改善に関する。
特にメモリセルに接続されるセンスアンプ及びディジッ
ト線のレイアウトの改善に関する。
【０００２】
【従来の技術】従来、半導体記憶装置は、種々の方式の
ものが用いられているが、ＭＯＳトランジスタ１個と容
量１個でメモリセルを構成する、所謂１トランジスタ型
メモリセルは、１ビット当たりの所要面積が小さくて済
み、大容量化に適しているので、広く用いられている。
図５はこのような１トランジスタ型メモリセルを用いた
半導体記憶装置の構成図であり、メモリセルＭＣはＭＯ
Ｓトランジスタと容量から構成される。また、メモリセ
ルＭＣに対してディジット線Ｄ１と、その反転ディジッ
ト線Ｄ１* （図ではオーバラインで表示されるが、明細
書ではその代わりに、＊印を付して表す、以下同じ）を
挟むように配置し、各ディジット線Ｄ１，Ｄ１* の端部
にセンスアンプＳＡ１を接続している。これらの対をな
すディジット線Ｄ１，Ｄ１* はセンスアンプＳＡ１に対
して差動的に接続されることになる。この構成は、他の
ディジット線Ｄ２，Ｄ２* についても同じである。な
お、Ｗ１〜Ｗ４はワード線である。
ものが用いられているが、ＭＯＳトランジスタ１個と容
量１個でメモリセルを構成する、所謂１トランジスタ型
メモリセルは、１ビット当たりの所要面積が小さくて済
み、大容量化に適しているので、広く用いられている。
図５はこのような１トランジスタ型メモリセルを用いた
半導体記憶装置の構成図であり、メモリセルＭＣはＭＯ
Ｓトランジスタと容量から構成される。また、メモリセ
ルＭＣに対してディジット線Ｄ１と、その反転ディジッ
ト線Ｄ１* （図ではオーバラインで表示されるが、明細
書ではその代わりに、＊印を付して表す、以下同じ）を
挟むように配置し、各ディジット線Ｄ１，Ｄ１* の端部
にセンスアンプＳＡ１を接続している。これらの対をな
すディジット線Ｄ１，Ｄ１* はセンスアンプＳＡ１に対
して差動的に接続されることになる。この構成は、他の
ディジット線Ｄ２，Ｄ２* についても同じである。な
お、Ｗ１〜Ｗ４はワード線である。
【０００３】ところで、近年の記憶装置では、メモリの
集積度が増加するのに伴い、メモリセルのピッチは小さ
くなってきている。そのため、メモリセルが接続される
センスアンプのピッチもまた厳しくなってきている。こ
のため、図５に示した装置では、その一側部に多数個の
センスアンプが配列されるため、センスアンプのピッチ
の縮小に制約を受けることが多く、メモリの集積度の増
加の障害となっている。そこで、図６に示す構成が考え
られている。この構成は、相隣るセンスアンプをそれぞ
れディジット線の反対側の端部に配置し、かつディジッ
ト線Ｄ１，Ｄ１* ，Ｄ２，Ｄ２* を交互に配列したもの
である。図３に示したものが、その１つの解決方法とし
てセンスアンプをディジット線の両側に配列し、ディジ
ットピッチの約２倍の幅で構成しようとするものであ
る。
集積度が増加するのに伴い、メモリセルのピッチは小さ
くなってきている。そのため、メモリセルが接続される
センスアンプのピッチもまた厳しくなってきている。こ
のため、図５に示した装置では、その一側部に多数個の
センスアンプが配列されるため、センスアンプのピッチ
の縮小に制約を受けることが多く、メモリの集積度の増
加の障害となっている。そこで、図６に示す構成が考え
られている。この構成は、相隣るセンスアンプをそれぞ
れディジット線の反対側の端部に配置し、かつディジッ
ト線Ｄ１，Ｄ１* ，Ｄ２，Ｄ２* を交互に配列したもの
である。図３に示したものが、その１つの解決方法とし
てセンスアンプをディジット線の両側に配列し、ディジ
ットピッチの約２倍の幅で構成しようとするものであ
る。
【０００４】
【発明が解決しようとする課題】図６に示したような従
来のセンスアンプ配列構造では、センスアンプの配列ピ
ッチの縮小には有効である。しかしながら、メモリセル
やディジット線のピッチの縮小には限界があるため、メ
モリセルに比較して大面積のセンスアンプのピッチの縮
小にも限界が生じることになり、その結果逆に隣接する
センスアンプ間に隙間が生じることになり、この隙間分
だけ記憶装置のチップ面積が増加され、記憶装置の高集
積化や小チップ化の障害になるおそれがある。本発明の
目的は、センスアンプのピッチを縮小する一方で、無駄
なスペースが生じることを防止して高集積化や小チップ
化を可能にした半導体記憶装置を提供することにある。
来のセンスアンプ配列構造では、センスアンプの配列ピ
ッチの縮小には有効である。しかしながら、メモリセル
やディジット線のピッチの縮小には限界があるため、メ
モリセルに比較して大面積のセンスアンプのピッチの縮
小にも限界が生じることになり、その結果逆に隣接する
センスアンプ間に隙間が生じることになり、この隙間分
だけ記憶装置のチップ面積が増加され、記憶装置の高集
積化や小チップ化の障害になるおそれがある。本発明の
目的は、センスアンプのピッチを縮小する一方で、無駄
なスペースが生じることを防止して高集積化や小チップ
化を可能にした半導体記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、一のメモリセ
ルに接続される対をなすディジット線を隣接する他のメ
モリセルの対をなすディジット線と交互に配列させ、か
つ各メモリセルにそれぞれ対応されるセンスアンプをデ
ィジット線方向に近接配置するとともに、各センスアン
プはそれぞれ対応しないメモリセルのディジット線をそ
の内部を素通しさせるように構成する。
ルに接続される対をなすディジット線を隣接する他のメ
モリセルの対をなすディジット線と交互に配列させ、か
つ各メモリセルにそれぞれ対応されるセンスアンプをデ
ィジット線方向に近接配置するとともに、各センスアン
プはそれぞれ対応しないメモリセルのディジット線をそ
の内部を素通しさせるように構成する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の結線図であり、メモリセ
ルＭＣにそれぞれ対をなすディジット線Ｄ１，Ｄ１* ，
Ｄ２，Ｄ２* ，Ｄ３，Ｄ３* ，Ｄ４，Ｄ４* と、ワード
線Ｗ１，Ｗ２，Ｗ３，Ｗ４が接続され、各ディジット線
にセンスアンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４が接続
されている。メモリセルＭＣはＭＯＳトランジスタと容
量とで構成された所謂ダイナミックメモリとして構成さ
れる。また、各センスアンプＳＡ１〜ＳＡ４は、例えば
図２に示すように、一対のＭＯＳトランジスタＱ１，Ｑ
２をたすき掛け接続したフリップフロップとして構成さ
れる。
る。図１は本発明の一実施例の結線図であり、メモリセ
ルＭＣにそれぞれ対をなすディジット線Ｄ１，Ｄ１* ，
Ｄ２，Ｄ２* ，Ｄ３，Ｄ３* ，Ｄ４，Ｄ４* と、ワード
線Ｗ１，Ｗ２，Ｗ３，Ｗ４が接続され、各ディジット線
にセンスアンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４が接続
されている。メモリセルＭＣはＭＯＳトランジスタと容
量とで構成された所謂ダイナミックメモリとして構成さ
れる。また、各センスアンプＳＡ１〜ＳＡ４は、例えば
図２に示すように、一対のＭＯＳトランジスタＱ１，Ｑ
２をたすき掛け接続したフリップフロップとして構成さ
れる。
【０００７】そして、各メモリセルＭＣに接続されるそ
れぞれの対をなすディジット線、例えばＤ１，Ｄ１
* は、隣接する対をなすディジット線Ｄ２，Ｄ２* と交
互に配列されるように配列される。また、各対をなすデ
ィジット線に接続されるセンスアンプ、例えばＳＡ１，
ＳＡ２をメモリセルＭＣのディジット線方向の間の位置
においてそれぞれがディジット線方向に近接するように
配列している。このとき、各センスアンプに接続されな
いディジット線はセンスアンプ内を素通りさせるように
構成している。
れぞれの対をなすディジット線、例えばＤ１，Ｄ１
* は、隣接する対をなすディジット線Ｄ２，Ｄ２* と交
互に配列されるように配列される。また、各対をなすデ
ィジット線に接続されるセンスアンプ、例えばＳＡ１，
ＳＡ２をメモリセルＭＣのディジット線方向の間の位置
においてそれぞれがディジット線方向に近接するように
配列している。このとき、各センスアンプに接続されな
いディジット線はセンスアンプ内を素通りさせるように
構成している。
【０００８】図３はその一例のレイアウト図であり、セ
ンスアンプＳＡ１，ＳＡ２の例を示している。なお、図
１及び図２の各部に対応する部分には同一符号を付して
ある。センスアンプを構成するトランジスタＱ１，Ｑ２
は、シリコン基板に形成したソース・ドレインとしての
拡散層と、ゲート及び配線としての第１ポリシリコンPo
ly１とで形成され、フリップフロップを構成している。
この第１ポリシリコンPoly１の上に層間膜を介して第２
ポリシリコンPoly２が形成され、この第２ポリシリコン
Poly２で形成されたディジット線Ｄ１，Ｄ１* ，Ｄ２，
Ｄ２* がコンタクトホールＣＨ１により第１ポリシリコ
ン及び拡散層に接続されている。また、同じく第２ポリ
シリコンPoly２で形成されたＤ２，Ｄ１* はそれぞれセ
ンスアンプＳＡ１，ＳＡ２を素通りしている。更に、第
２ポリシリコンPoly２の上に層間膜を介して形成される
アルミニウム配線Ａｌには、センスアンプからの出力φ
がコンタクトホールＣＨ２を通して接続される。このよ
うに多層配線構造を用いることにより、本発明が構成さ
れる。
ンスアンプＳＡ１，ＳＡ２の例を示している。なお、図
１及び図２の各部に対応する部分には同一符号を付して
ある。センスアンプを構成するトランジスタＱ１，Ｑ２
は、シリコン基板に形成したソース・ドレインとしての
拡散層と、ゲート及び配線としての第１ポリシリコンPo
ly１とで形成され、フリップフロップを構成している。
この第１ポリシリコンPoly１の上に層間膜を介して第２
ポリシリコンPoly２が形成され、この第２ポリシリコン
Poly２で形成されたディジット線Ｄ１，Ｄ１* ，Ｄ２，
Ｄ２* がコンタクトホールＣＨ１により第１ポリシリコ
ン及び拡散層に接続されている。また、同じく第２ポリ
シリコンPoly２で形成されたＤ２，Ｄ１* はそれぞれセ
ンスアンプＳＡ１，ＳＡ２を素通りしている。更に、第
２ポリシリコンPoly２の上に層間膜を介して形成される
アルミニウム配線Ａｌには、センスアンプからの出力φ
がコンタクトホールＣＨ２を通して接続される。このよ
うに多層配線構造を用いることにより、本発明が構成さ
れる。
【０００９】このような構成は、図１に示されるよう
に、ディジット線Ｄ３，Ｄ３* ，Ｄ４，Ｄ４* 及びこれ
らに接続されるセンスアンプＳＡ３，ＳＡ４についても
同様に行う。この場合でも、センスアンプＳＡ３，ＳＡ
４はそれぞれディジット線方向に近接され、かつ前記セ
ンスアンプＳＡ１，ＳＡ２に対してはワード線の方向に
近接される。
に、ディジット線Ｄ３，Ｄ３* ，Ｄ４，Ｄ４* 及びこれ
らに接続されるセンスアンプＳＡ３，ＳＡ４についても
同様に行う。この場合でも、センスアンプＳＡ３，ＳＡ
４はそれぞれディジット線方向に近接され、かつ前記セ
ンスアンプＳＡ１，ＳＡ２に対してはワード線の方向に
近接される。
【００１０】したがって、この構成では、対をなすディ
ジット線を隣接するメモリセルのディジット線と交互配
列することで、各ディジット線に接続するセンスアンプ
の配列ピッチを縮小することができる。また、このと
き、一部のディジット線をセンスアンプ内を素通りさせ
ることで、隣接する各センスアンプをディジット線方向
にも近接配置することができる。これにより、センスア
ンプのピッチを縮小するとともに、各センスアンプ間の
隙間を小さくし、高集積度な配設が可能となる。また、
この実施例の構成では、メモリセルを挟んだディジット
線の中央部にセンスアンプを配設するので、ディジット
線の抵抗による影響を低減できる効果もある。
ジット線を隣接するメモリセルのディジット線と交互配
列することで、各ディジット線に接続するセンスアンプ
の配列ピッチを縮小することができる。また、このと
き、一部のディジット線をセンスアンプ内を素通りさせ
ることで、隣接する各センスアンプをディジット線方向
にも近接配置することができる。これにより、センスア
ンプのピッチを縮小するとともに、各センスアンプ間の
隙間を小さくし、高集積度な配設が可能となる。また、
この実施例の構成では、メモリセルを挟んだディジット
線の中央部にセンスアンプを配設するので、ディジット
線の抵抗による影響を低減できる効果もある。
【００１１】図４は本発明の他の実施例を示す。この実
施例ではセンスアンプＳＡ１〜ＳＡ４にそれぞれ接続さ
れるディジット線Ｄ１，Ｄ１* ，Ｄ２，Ｄ２* ，Ｄ３，
Ｄ３* ，Ｄ４，Ｄ４* をセンスアンプの両側で異なる配
列としたものである。この構成は、図３に示したセンス
アンプ内におけるディジット線の接続を若干変更するこ
とで、容易に実施することができる。
施例ではセンスアンプＳＡ１〜ＳＡ４にそれぞれ接続さ
れるディジット線Ｄ１，Ｄ１* ，Ｄ２，Ｄ２* ，Ｄ３，
Ｄ３* ，Ｄ４，Ｄ４* をセンスアンプの両側で異なる配
列としたものである。この構成は、図３に示したセンス
アンプ内におけるディジット線の接続を若干変更するこ
とで、容易に実施することができる。
【００１２】
【発明の効果】以上説明したように本発明は、互いに隣
接するメモリセルにそれぞれ接続されディジット線を交
互に配列させ、各メモリセルにそれぞれ対応されるセン
スアンプをディジット線方向に近接配置するとともに、
各センスアンプはそれぞれ対応しないメモリセルのディ
ジット線をその内部を素通しさせるように構成している
ので、センスアンプをディジット線方向及びこれと垂直
なワード線方向に近接配置でき、ピッチを縮小するとと
もにセンスアンプ間の隙間を小さくし、高集積化を可能
にし、チップの小型化を実現することができる効果があ
る。
接するメモリセルにそれぞれ接続されディジット線を交
互に配列させ、各メモリセルにそれぞれ対応されるセン
スアンプをディジット線方向に近接配置するとともに、
各センスアンプはそれぞれ対応しないメモリセルのディ
ジット線をその内部を素通しさせるように構成している
ので、センスアンプをディジット線方向及びこれと垂直
なワード線方向に近接配置でき、ピッチを縮小するとと
もにセンスアンプ間の隙間を小さくし、高集積化を可能
にし、チップの小型化を実現することができる効果があ
る。
【図１】本発明の半導体記憶装置の一実施例の結線図で
ある。
ある。
【図２】センスアンプの一例を示す回路図である。
【図３】センスアンプのレイアウト図である。
【図４】本発明の他の実施例の結線図である。
【図５】従来の半導体記憶装置の一例の結線図である。
【図６】従来の他の例の結線図である。
ＭＣ メモリセル ＳＡ１〜ＳＡ４ センスアンプ Ｄ１，Ｄ１* 〜Ｄ４，Ｄ４* ディジット線 Ｗ１〜Ｗ４ ワード線
Claims (1)
- 【請求項１】 メモリセルと、このメモリセルに接続さ
れる互いに対をなすディジット線と、これらのディジッ
ト線に接続されるセンスアンプとを備える半導体記憶装
置において、一のメモリセルに接続される対をなすディ
ジット線を隣接する他のメモリセルに接続される対をな
すディジット線と交互に配列させ、かつ各メモリセルに
それぞれ対応されるセンスアンプをディジット線方向に
近接配置するとともに、各センスアンプはそれぞれ対応
しないメモリセルのディジット線をその内部を素通しさ
せるように構成したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255741A JPH0684349A (ja) | 1992-08-31 | 1992-08-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255741A JPH0684349A (ja) | 1992-08-31 | 1992-08-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684349A true JPH0684349A (ja) | 1994-03-25 |
Family
ID=17282992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4255741A Pending JPH0684349A (ja) | 1992-08-31 | 1992-08-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684349A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254650A (ja) * | 1994-03-15 | 1995-10-03 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPH0945879A (ja) * | 1995-08-02 | 1997-02-14 | Fujitsu Ltd | ダイナミックｒａｍ |
| JPH10303387A (ja) * | 1997-04-28 | 1998-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2019201219A (ja) * | 2011-01-26 | 2019-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-08-31 JP JP4255741A patent/JPH0684349A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254650A (ja) * | 1994-03-15 | 1995-10-03 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPH0945879A (ja) * | 1995-08-02 | 1997-02-14 | Fujitsu Ltd | ダイナミックｒａｍ |
| JPH10303387A (ja) * | 1997-04-28 | 1998-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2019201219A (ja) * | 2011-01-26 | 2019-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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