JPH0945879A - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
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- JPH0945879A JPH0945879A JP7197206A JP19720695A JPH0945879A JP H0945879 A JPH0945879 A JP H0945879A JP 7197206 A JP7197206 A JP 7197206A JP 19720695 A JP19720695 A JP 19720695A JP H0945879 A JPH0945879 A JP H0945879A
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- Japan
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- sense amplifier
- bit line
- cell array
- bit lines
- array region
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Abstract
(57)【要約】
【課題】チップ面積の低減化と、ビット線トランスファ
回路の制御の簡略化とを図る。 【解決手段】各ブロックの左側のセルアレイ領域と右側
のセルアレイ領域との間に、シェアード型のセンスアン
プを二列、リラックスト・センスアンプ方式で配列する
と共に、ビット線トランスファ回路を各セルアレイ領域
の片側の端部の外側に配列し、ビット線トランスファ信
号線を各セルアレイ領域の片側の端部の外側に配線す
る。
回路の制御の簡略化とを図る。 【解決手段】各ブロックの左側のセルアレイ領域と右側
のセルアレイ領域との間に、シェアード型のセンスアン
プを二列、リラックスト・センスアンプ方式で配列する
と共に、ビット線トランスファ回路を各セルアレイ領域
の片側の端部の外側に配列し、ビット線トランスファ信
号線を各セルアレイ領域の片側の端部の外側に配線す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
うち、情報の記憶にダイナミック型のメモリセルを用い
るダイナミックＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍe
mory．以下、ＤＲＡＭという）に関する。
うち、情報の記憶にダイナミック型のメモリセルを用い
るダイナミックＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍe
mory．以下、ＤＲＡＭという）に関する。
【０００２】近年、ＤＲＡＭにおいては、２５６Ｍビッ
ト、１Ｇビットと大容量化が進み、より微細な素子形成
技術が要求されているが、他方において、微細な素子形
成を緩和する手法として、階層化ワード線方式や、リラ
ックスト・センスアンプ方式や、シェアード・センスア
ンプ方式などが提案されている。
ト、１Ｇビットと大容量化が進み、より微細な素子形成
技術が要求されているが、他方において、微細な素子形
成を緩和する手法として、階層化ワード線方式や、リラ
ックスト・センスアンプ方式や、シェアード・センスア
ンプ方式などが提案されている。
【０００３】
【従来の技術】図５はＤＲＡＭにおけるブロックと称さ
れる領域の配列例を示す概略的平面図であり、図５中、
１はチップ本体、２Ａ〜２Ｐ、３Ａ〜３Ｐはブロックと
称される領域である。
れる領域の配列例を示す概略的平面図であり、図５中、
１はチップ本体、２Ａ〜２Ｐ、３Ａ〜３Ｐはブロックと
称される領域である。
【０００４】ここに、図６は、図５に示すようにブロッ
ク２Ａ〜２Ｐ、３Ａ〜３Ｐを配列してなる従来のＤＲＡ
Ｍの一例の要部を示す概略的平面図であり、ブロック２
Ａ、２Ｂの一部分を示している。
ク２Ａ〜２Ｐ、３Ａ〜３Ｐを配列してなる従来のＤＲＡ
Ｍの一例の要部を示す概略的平面図であり、ブロック２
Ａ、２Ｂの一部分を示している。
【０００５】このＤＲＡＭは、ノンシェアード型のセン
スアンプをリラックスト・センスアンプ方式で配列して
なるものであり、図６中、４−０Ｌはブロック２Ａ内の
左側のセルアレイ領域、４−０Ｒはブロック２Ａ内の右
側のセルアレイ領域、４−１Ｌはブロック２Ｂ内の左側
のセルアレイ領域である。
スアンプをリラックスト・センスアンプ方式で配列して
なるものであり、図６中、４−０Ｌはブロック２Ａ内の
左側のセルアレイ領域、４−０Ｒはブロック２Ａ内の右
側のセルアレイ領域、４−１Ｌはブロック２Ｂ内の左側
のセルアレイ領域である。
【０００６】また、ＢＬ００Ｌ〜／ＢＬ０３Ｌはセルア
レイ領域４−０Ｌに配列されているビット線の一部、Ｂ
Ｌ００Ｒ〜／ＢＬ０３Ｒはセルアレイ領域４−０Ｒに配
列されているビット線の一部、ＢＬ１０Ｌ〜／ＢＬ１３
Ｌはセルアレイ領域４−１Ｌに配列されているビット線
の一部である。
レイ領域４−０Ｌに配列されているビット線の一部、Ｂ
Ｌ００Ｒ〜／ＢＬ０３Ｒはセルアレイ領域４−０Ｒに配
列されているビット線の一部、ＢＬ１０Ｌ〜／ＢＬ１３
Ｌはセルアレイ領域４−１Ｌに配列されているビット線
の一部である。
【０００７】また、５−００Ｌ〜５−０３Ｌ、５−００
Ｒ〜５−０３Ｒ、５−１０Ｌ〜５−１３Ｌは、ビット線
をビット線リセット電圧ＶＲにリセットするビット線リ
セット回路である。
Ｒ〜５−０３Ｒ、５−１０Ｌ〜５−１３Ｌは、ビット線
をビット線リセット電圧ＶＲにリセットするビット線リ
セット回路である。
【０００８】ここに、５−００Ｌ、５−０１Ｌ、５−０
２Ｌ、５−０３Ｌはそれぞれビット線ＢＬ００Ｌ、／Ｂ
Ｌ００Ｌ用、ビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌ用、ビ
ット線ＢＬ０２Ｌ、／ＢＬ０２Ｌ用、ビット線ＢＬ０３
Ｌ、／ＢＬ０３Ｌ用のビット線リセット回路である。
２Ｌ、５−０３Ｌはそれぞれビット線ＢＬ００Ｌ、／Ｂ
Ｌ００Ｌ用、ビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌ用、ビ
ット線ＢＬ０２Ｌ、／ＢＬ０２Ｌ用、ビット線ＢＬ０３
Ｌ、／ＢＬ０３Ｌ用のビット線リセット回路である。
【０００９】また、５−００Ｒ、５−０１Ｒ、５−０２
Ｒ、５−０３Ｒはそれぞれビット線ＢＬ００Ｒ、／ＢＬ
００Ｒ用、ビット線ＢＬ０１Ｒ、／ＢＬ０１Ｒ用、ビッ
ト線ＢＬ０２Ｒ、／ＢＬ０２Ｒ用、ビット線ＢＬ０３
Ｒ、／ＢＬ０３Ｒ用のビット線リセット回路である。
Ｒ、５−０３Ｒはそれぞれビット線ＢＬ００Ｒ、／ＢＬ
００Ｒ用、ビット線ＢＬ０１Ｒ、／ＢＬ０１Ｒ用、ビッ
ト線ＢＬ０２Ｒ、／ＢＬ０２Ｒ用、ビット線ＢＬ０３
Ｒ、／ＢＬ０３Ｒ用のビット線リセット回路である。
【００１０】また、５−１０Ｌ、５−１１Ｌ、５−１２
Ｌ、５−１３Ｌはそれぞれビット線ＢＬ１０Ｌ、／ＢＬ
１０Ｌ用、ビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌ様、ビッ
ト線ＢＬ１２Ｌ、／ＢＬ１２Ｌ用、ビット線ＢＬ１３
Ｌ、／ＢＬ１３Ｌ用のビット線リセット回路である。
Ｌ、５−１３Ｌはそれぞれビット線ＢＬ１０Ｌ、／ＢＬ
１０Ｌ用、ビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌ様、ビッ
ト線ＢＬ１２Ｌ、／ＢＬ１２Ｌ用、ビット線ＢＬ１３
Ｌ、／ＢＬ１３Ｌ用のビット線リセット回路である。
【００１１】また、６−００Ｌ、６−０１Ｌ、６−０２
Ｌ、６−０３Ｌはそれぞれビット線ＢＬ００Ｌ、／ＢＬ
００Ｌ用、ビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌ用、ビッ
ト線ＢＬ０２Ｌ、／ＢＬ０２Ｌ用、ビット線ＢＬ０３
Ｌ、／ＢＬ０３Ｌ用のセンスアンプである。
Ｌ、６−０３Ｌはそれぞれビット線ＢＬ００Ｌ、／ＢＬ
００Ｌ用、ビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌ用、ビッ
ト線ＢＬ０２Ｌ、／ＢＬ０２Ｌ用、ビット線ＢＬ０３
Ｌ、／ＢＬ０３Ｌ用のセンスアンプである。
【００１２】また、６−００Ｒ、６−０１Ｒ、６−０２
Ｒ、６−０３Ｒはそれぞれビット線ＢＬ００Ｒ、／ＢＬ
００Ｒ用、ビット線ＢＬ０１Ｒ、／ＢＬ０１Ｒ用、ビッ
ト線ＢＬ０２Ｒ、／ＢＬ０２Ｒ用、ビット線ＢＬ０３
Ｒ、／ＢＬ０３Ｒ用のセンスアンプである。
Ｒ、６−０３Ｒはそれぞれビット線ＢＬ００Ｒ、／ＢＬ
００Ｒ用、ビット線ＢＬ０１Ｒ、／ＢＬ０１Ｒ用、ビッ
ト線ＢＬ０２Ｒ、／ＢＬ０２Ｒ用、ビット線ＢＬ０３
Ｒ、／ＢＬ０３Ｒ用のセンスアンプである。
【００１３】また、６−１０Ｌ、６−１１Ｌ、６−１２
Ｌ、６−１３Ｌはそれぞれビット線ＢＬ１０Ｌ、／ＢＬ
１０Ｌ用、ビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌ用、ビッ
ト線ＢＬ１２Ｌ、／ＢＬ１２Ｌ用、ビット線ＢＬ１３
Ｌ、／ＢＬ１３Ｌ用のセンスアンプである。
Ｌ、６−１３Ｌはそれぞれビット線ＢＬ１０Ｌ、／ＢＬ
１０Ｌ用、ビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌ用、ビッ
ト線ＢＬ１２Ｌ、／ＢＬ１２Ｌ用、ビット線ＢＬ１３
Ｌ、／ＢＬ１３Ｌ用のセンスアンプである。
【００１４】ここに、図７は、ビット線リセット回路５
−００Ｌを代表的に示しており、他のビット線リセット
回路も同様に構成されている。
−００Ｌを代表的に示しており、他のビット線リセット
回路も同様に構成されている。
【００１５】図７中、８はビット線リセット電圧ＶＲを
供給するビット線リセット電圧線、９はビット線リセッ
ト信号φＲ００Ｌを伝送するビット線リセット信号線、
１０〜１２はビット線リセット信号φＲ００Ｌによりオ
ン（導通）、オフ（非導通）を制御されるｎＭＯＳトラ
ンジスタである。
供給するビット線リセット電圧線、９はビット線リセッ
ト信号φＲ００Ｌを伝送するビット線リセット信号線、
１０〜１２はビット線リセット信号φＲ００Ｌによりオ
ン（導通）、オフ（非導通）を制御されるｎＭＯＳトラ
ンジスタである。
【００１６】このように、このＤＲＡＭは、リラックス
ト・センスアンプ方式を採用し、ノン・シェアード型の
センスアンプをビット線対２組（ビット線４本）ごとに
配置することにより、センスアンプの設計最小寸法を緩
和するというものであるが、センスアンプ列の数が多く
なってしまうという問題点を有していた。
ト・センスアンプ方式を採用し、ノン・シェアード型の
センスアンプをビット線対２組（ビット線４本）ごとに
配置することにより、センスアンプの設計最小寸法を緩
和するというものであるが、センスアンプ列の数が多く
なってしまうという問題点を有していた。
【００１７】そこで、また、従来、図８にその要部を示
すようなＤＲＡＭが提案されている。即ち、図８は、図
５に示すようにブロック２Ａ〜２Ｐ、３Ａ〜３Ｐを配列
してなる従来のＤＲＡＭの他の例の要部を示す概略的平
面図であり、ブロック２Ａ、２Ｂの一部分を示してい
る。なお、図８において、図６に対応する部分には同一
符号を付し、その重複説明は省略する。
すようなＤＲＡＭが提案されている。即ち、図８は、図
５に示すようにブロック２Ａ〜２Ｐ、３Ａ〜３Ｐを配列
してなる従来のＤＲＡＭの他の例の要部を示す概略的平
面図であり、ブロック２Ａ、２Ｂの一部分を示してい
る。なお、図８において、図６に対応する部分には同一
符号を付し、その重複説明は省略する。
【００１８】このＤＲＡＭは、ブロック２Ａ〜２Ｐの領
域及びブロック３Ａ〜３Ｐの領域の最端部のセンスアン
プをノン・シェアード型のセンスアンプで構成し、ブロ
ック２Ａ〜２Ｐの領域及びブロック３Ａ〜３Ｐの領域の
最端部以外のセンスアンプをシェアード型のセンスアン
プで構成し、これらセンスアンプをリラックスト・セン
スアンプ方式で配列してなるものである。
域及びブロック３Ａ〜３Ｐの領域の最端部のセンスアン
プをノン・シェアード型のセンスアンプで構成し、ブロ
ック２Ａ〜２Ｐの領域及びブロック３Ａ〜３Ｐの領域の
最端部以外のセンスアンプをシェアード型のセンスアン
プで構成し、これらセンスアンプをリラックスト・セン
スアンプ方式で配列してなるものである。
【００１９】図８中、６−００１、６−００３はそれぞ
れビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌ、ＢＬ０１Ｒ、／
ＢＬ０１Ｒ用、ビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌ、Ｂ
Ｌ０３Ｒ、／ＢＬ０３Ｒ用のシェアード型のセンスアン
プである。
れビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌ、ＢＬ０１Ｒ、／
ＢＬ０１Ｒ用、ビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌ、Ｂ
Ｌ０３Ｒ、／ＢＬ０３Ｒ用のシェアード型のセンスアン
プである。
【００２０】また、６−０１０、６−０１２はそれぞれ
ビット線ＢＬ００Ｒ、／ＢＬ００Ｒ、ＢＬ１０Ｌ、／Ｂ
Ｌ１０Ｌ用、ビット線ＢＬ０２Ｒ、／ＢＬ０２Ｒ、ＢＬ
１２Ｌ、／ＢＬ１２Ｌ用のシェアード型のセンスアンプ
である。
ビット線ＢＬ００Ｒ、／ＢＬ００Ｒ、ＢＬ１０Ｌ、／Ｂ
Ｌ１０Ｌ用、ビット線ＢＬ０２Ｒ、／ＢＬ０２Ｒ、ＢＬ
１２Ｌ、／ＢＬ１２Ｌ用のシェアード型のセンスアンプ
である。
【００２１】また、６−１１１、６−１１３はそれぞれ
ビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌ、ＢＬ１１Ｒ、／Ｂ
Ｌ１１Ｒ用、ビット線ＢＬ１３Ｌ、／ＢＬ１３Ｌ、ＢＬ
１３Ｒ、／ＢＬ１３Ｒ用のシェアード型のセンスアンプ
である。
ビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌ、ＢＬ１１Ｒ、／Ｂ
Ｌ１１Ｒ用、ビット線ＢＬ１３Ｌ、／ＢＬ１３Ｌ、ＢＬ
１３Ｒ、／ＢＬ１３Ｒ用のシェアード型のセンスアンプ
である。
【００２２】また、１４−００Ｌ〜１４−０３Ｌ、１４
−００Ｒ〜１４−０３Ｒ、１４−１０Ｌ〜１４−１３
Ｌ、１４−１１Ｒ、１４−１３Ｒはビット線とセンスア
ンプとの接続を図るビット線トランスファ回路である。
−００Ｒ〜１４−０３Ｒ、１４−１０Ｌ〜１４−１３
Ｌ、１４−１１Ｒ、１４−１３Ｒはビット線とセンスア
ンプとの接続を図るビット線トランスファ回路である。
【００２３】ここに、１４−００Ｌ、１４−０１Ｌ、１
４−０２Ｌ、１４−０３Ｌはそれぞれビット線ＢＬ００
Ｌ、／ＢＬ００Ｌ用、ビット線ＢＬ０１Ｌ、／ＢＬ０１
Ｌ用、ビット線ＢＬ０２Ｌ、／ＢＬ０２Ｌ用、ビット線
ＢＬ０３Ｌ、／ＢＬ０３Ｌ用のビット線トランスファ回
路である。
４−０２Ｌ、１４−０３Ｌはそれぞれビット線ＢＬ００
Ｌ、／ＢＬ００Ｌ用、ビット線ＢＬ０１Ｌ、／ＢＬ０１
Ｌ用、ビット線ＢＬ０２Ｌ、／ＢＬ０２Ｌ用、ビット線
ＢＬ０３Ｌ、／ＢＬ０３Ｌ用のビット線トランスファ回
路である。
【００２４】また、１４−００Ｒ、１４−０１Ｒ、１４
−０２Ｒ、１４−０３Ｒはそれぞれビット線ＢＬ００
Ｒ、／ＢＬ００Ｒ用、ビット線ＢＬ０１Ｒ、／ＢＬ０１
Ｒ用、ビット線ＢＬ０２Ｒ、／ＢＬ０２Ｒ用、ビット線
ＢＬ０３Ｒ、／ＢＬ０３Ｒ用のビット線トランスファ回
路である。
−０２Ｒ、１４−０３Ｒはそれぞれビット線ＢＬ００
Ｒ、／ＢＬ００Ｒ用、ビット線ＢＬ０１Ｒ、／ＢＬ０１
Ｒ用、ビット線ＢＬ０２Ｒ、／ＢＬ０２Ｒ用、ビット線
ＢＬ０３Ｒ、／ＢＬ０３Ｒ用のビット線トランスファ回
路である。
【００２５】また、１４−１０Ｌ、１４−１１Ｌ、１４
−１２Ｌ、１４−１３Ｌはそれぞれビット線ＢＬ１０
Ｌ、／ＢＬ１０Ｌ用、ビット線ＢＬ１１Ｌ、／ＢＬ１１
Ｌ用、ビット線ＢＬ１２Ｌ、／ＢＬ１２Ｌ用、ビット線
ＢＬ１３Ｌ、／ＢＬ１３Ｌ用のビット線トランスファ回
路である。
−１２Ｌ、１４−１３Ｌはそれぞれビット線ＢＬ１０
Ｌ、／ＢＬ１０Ｌ用、ビット線ＢＬ１１Ｌ、／ＢＬ１１
Ｌ用、ビット線ＢＬ１２Ｌ、／ＢＬ１２Ｌ用、ビット線
ＢＬ１３Ｌ、／ＢＬ１３Ｌ用のビット線トランスファ回
路である。
【００２６】また、１４−１１Ｒ、１４−１３Ｒはそれ
ぞれビット線ＢＬ１１Ｒ、／ＢＬ１１Ｒ用、ビット線Ｂ
Ｌ１３Ｒ、／ＢＬ１３Ｒ用のビット線トランスファ回路
である。
ぞれビット線ＢＬ１１Ｒ、／ＢＬ１１Ｒ用、ビット線Ｂ
Ｌ１３Ｒ、／ＢＬ１３Ｒ用のビット線トランスファ回路
である。
【００２７】また、１５−００Ｌ、１５−０１Ｌはビッ
ト線トランスファ信号ＢＬＴ０Ｌを伝送するビット線ト
ランスファ信号線、１５−００Ｒ、１５−０１Ｒはビッ
ト線トランスファ信号ＢＬＴ０Ｒを伝送するビット線ト
ランスファ信号線である。
ト線トランスファ信号ＢＬＴ０Ｌを伝送するビット線ト
ランスファ信号線、１５−００Ｒ、１５−０１Ｒはビッ
ト線トランスファ信号ＢＬＴ０Ｒを伝送するビット線ト
ランスファ信号線である。
【００２８】また、１５−１０Ｌ、１５−１１Ｌはビッ
ト線トランスファ信号ＢＬＴ１Ｌを伝送するビット線ト
ランスファ信号線、１５−１０Ｒはビット線トランスフ
ァ信号ＢＬＴ１Ｒを伝送するビット線トランスファ信号
線である。
ト線トランスファ信号ＢＬＴ１Ｌを伝送するビット線ト
ランスファ信号線、１５−１０Ｒはビット線トランスフ
ァ信号ＢＬＴ１Ｒを伝送するビット線トランスファ信号
線である。
【００２９】ここに、図９は、ビット線トランスファ回
路１４−００Ｌを代表的に示しており、他のビット線ト
ランスファ回路も同様に構成されている。
路１４−００Ｌを代表的に示しており、他のビット線ト
ランスファ回路も同様に構成されている。
【００３０】図９中、１７、１８はビット線トランスフ
ァ信号ＢＬＴ０Ｌによりオン、オフを制御されるｎＭＯ
Ｓトランジスタである。
ァ信号ＢＬＴ０Ｌによりオン、オフを制御されるｎＭＯ
Ｓトランジスタである。
【００３１】このように、このＤＲＡＭは、リラックス
ト・センスアンプ方式と、シェアード・センスアンプ方
式とを組み合わせることにより、センスアンプの設計最
小寸法を緩和すると共に、センスアンプ列の数を図６に
示すＤＲＡＭの場合の約半数に減らすというものであ
る。
ト・センスアンプ方式と、シェアード・センスアンプ方
式とを組み合わせることにより、センスアンプの設計最
小寸法を緩和すると共に、センスアンプ列の数を図６に
示すＤＲＡＭの場合の約半数に減らすというものであ
る。
【００３２】
【発明が解決しようとする課題】しかし、このＤＲＡＭ
においては、ブロック２Ａ、３Ａの左端のセンスアンプ
及びブロック２Ｐ、３Ｐの右端のセンスアンプは、ノン
シェアード型のセンスアンプを使用することになり、そ
の分、面積増になってしまう問題点があった。
においては、ブロック２Ａ、３Ａの左端のセンスアンプ
及びブロック２Ｐ、３Ｐの右端のセンスアンプは、ノン
シェアード型のセンスアンプを使用することになり、そ
の分、面積増になってしまう問題点があった。
【００３３】また、このＤＲＡＭにおいては、各セルア
レイ領域の両端にビット線トランスファ回路を形成しな
ければならず、このため、各セルアレイ領域の両端にビ
ット線トランスファ信号線を配線しなければならず、ビ
ット線トランスファ回路の制御が複雑になってしまうと
いう問題点があった。
レイ領域の両端にビット線トランスファ回路を形成しな
ければならず、このため、各セルアレイ領域の両端にビ
ット線トランスファ信号線を配線しなければならず、ビ
ット線トランスファ回路の制御が複雑になってしまうと
いう問題点があった。
【００３４】本発明は、かかる点に鑑み、チップ面積の
低減化と、ビット線トランスファ回路の制御の簡略化と
を図ることができるようにしたＤＲＡＭを提供すること
を目的とする。
低減化と、ビット線トランスファ回路の制御の簡略化と
を図ることができるようにしたＤＲＡＭを提供すること
を目的とする。
【００３５】
【課題を解決するための手段】本発明によるＤＲＡＭ
は、第１、第２のセルアレイ領域の間に、第１、第２の
セルアレイ領域の奇数列又は偶数列のビット線を対象と
する第１のセンスアンプ列と、第１、第２のセルアレイ
領域の第１のセンスアンプ列が対象としない列のビット
線を対象とする第２のセンスアンプ列とを、第１のセン
スアンプ列が第１のセルアレイ領域側に配置され、第２
のセンスアンプ列が前記第２のセルアレイ領域側に配置
されるように配置すると共に、第１のセンスアンプ列と
第１のセルアレイ領域との間に、第１のセルアレイ領域
のビット線を第１、第２のセンスアンプ列のセンスアン
プに接続する第１のビット線トランスファ回路列を配置
し、第２のセンスアンプ列と第２のセルアレイ領域との
間に、第２のセルアレイ領域のビット線を第１、第２の
センスアンプ列のセンスアンプに接続する第２のビット
線トランスファ回路列を配置してなる複数の領域をビッ
ト線の延在方向に配列している部分を設けるというもの
である。
は、第１、第２のセルアレイ領域の間に、第１、第２の
セルアレイ領域の奇数列又は偶数列のビット線を対象と
する第１のセンスアンプ列と、第１、第２のセルアレイ
領域の第１のセンスアンプ列が対象としない列のビット
線を対象とする第２のセンスアンプ列とを、第１のセン
スアンプ列が第１のセルアレイ領域側に配置され、第２
のセンスアンプ列が前記第２のセルアレイ領域側に配置
されるように配置すると共に、第１のセンスアンプ列と
第１のセルアレイ領域との間に、第１のセルアレイ領域
のビット線を第１、第２のセンスアンプ列のセンスアン
プに接続する第１のビット線トランスファ回路列を配置
し、第２のセンスアンプ列と第２のセルアレイ領域との
間に、第２のセルアレイ領域のビット線を第１、第２の
センスアンプ列のセンスアンプに接続する第２のビット
線トランスファ回路列を配置してなる複数の領域をビッ
ト線の延在方向に配列している部分を設けるというもの
である。
【００３６】本発明によれば、第１、第２のセンスアン
プ列のセンスアンプは、シェアード型のセンスアンプと
され、かつ、第１、第２のセンスアンプ列のセンスアン
プはリラックスト・センスアンプ方式で配列されている
ので、チップ面積の低減化を図ることができる。
プ列のセンスアンプは、シェアード型のセンスアンプと
され、かつ、第１、第２のセンスアンプ列のセンスアン
プはリラックスト・センスアンプ方式で配列されている
ので、チップ面積の低減化を図ることができる。
【００３７】また、本発明によれば、各セルアレイ領域
の片側の端部外側にビット線トランスファ回路を配置す
るように構成されているので、ビット線トランスファ信
号線も、各セルアレイ領域の片側の端部外側に配線すれ
ば足り、ビット線トランスファ回路の制御の簡略化を図
ることができる。
の片側の端部外側にビット線トランスファ回路を配置す
るように構成されているので、ビット線トランスファ信
号線も、各セルアレイ領域の片側の端部外側に配線すれ
ば足り、ビット線トランスファ回路の制御の簡略化を図
ることができる。
【００３８】
【発明の実施の形態】以下、図１〜図４を参照して、本
発明の実施の第１、第２、第３の形態について説明す
る。
発明の実施の第１、第２、第３の形態について説明す
る。
【００３９】第１の形態・・図１ 図１は本発明の実施の第１の形態の要部を示す概略的平
面図であり、本発明をホールデット・ビット線方式を採
用するＤＲＡＭに適用した場合の一例の要部を示してい
る。なお、図１において、図６、図８に対応する部分に
は同一符号を付し、その重複説明は省略する。
面図であり、本発明をホールデット・ビット線方式を採
用するＤＲＡＭに適用した場合の一例の要部を示してい
る。なお、図１において、図６、図８に対応する部分に
は同一符号を付し、その重複説明は省略する。
【００４０】図１中、６−００はビット線ＢＬ００Ｌ、
／ＢＬ００Ｌ、ＢＬ００Ｒ、／ＢＬ００Ｒに対応して設
けられたシェアード型のセンスアンプ、６−０１はビッ
ト線ＢＬ０１Ｌ、／ＢＬ０１Ｌ、ＢＬ０１Ｒ、／ＢＬ０
１Ｒに対応して設けられたシェアード型のセンスアンプ
である。
／ＢＬ００Ｌ、ＢＬ００Ｒ、／ＢＬ００Ｒに対応して設
けられたシェアード型のセンスアンプ、６−０１はビッ
ト線ＢＬ０１Ｌ、／ＢＬ０１Ｌ、ＢＬ０１Ｒ、／ＢＬ０
１Ｒに対応して設けられたシェアード型のセンスアンプ
である。
【００４１】また、６−０２はビット線ＢＬ０２Ｌ、／
ＢＬ０２Ｌ、ＢＬ０２Ｒ、／ＢＬ０２Ｒに対応して設け
られたシェアード型のセンスアンプ、６−０３はビット
線ＢＬ０３Ｌ、／ＢＬ０３Ｌ、ＢＬ０３Ｒ、／ＢＬ０３
Ｒに対応して設けられたシェアード型のセンスアンプで
ある。
ＢＬ０２Ｌ、ＢＬ０２Ｒ、／ＢＬ０２Ｒに対応して設け
られたシェアード型のセンスアンプ、６−０３はビット
線ＢＬ０３Ｌ、／ＢＬ０３Ｌ、ＢＬ０３Ｒ、／ＢＬ０３
Ｒに対応して設けられたシェアード型のセンスアンプで
ある。
【００４２】また、６−１０はビット線ＢＬ１０Ｌ、／
ＢＬ１０Ｌ、ＢＬ１０Ｒ、／ＢＬ１０Ｒに対応して設け
られたシェアード型のセンスアンプ、６−１１はビット
線ＢＬ１１Ｌ、／ＢＬ１１Ｌ、ＢＬ１１Ｒ、／ＢＬ１１
Ｒに対応して設けられたシェアード型のセンスアンプで
ある。
ＢＬ１０Ｌ、ＢＬ１０Ｒ、／ＢＬ１０Ｒに対応して設け
られたシェアード型のセンスアンプ、６−１１はビット
線ＢＬ１１Ｌ、／ＢＬ１１Ｌ、ＢＬ１１Ｒ、／ＢＬ１１
Ｒに対応して設けられたシェアード型のセンスアンプで
ある。
【００４３】また、６−１２はビット線ＢＬ１２Ｌ、／
ＢＬ１２Ｌ、ＢＬ１２Ｒ、／ＢＬ１２Ｒに対応して設け
られたシェアード型のセンスアンプ、６−１３はビット
線ＢＬ１３Ｌ、／ＢＬ１３Ｌ、ＢＬ１３Ｒ、／ＢＬ１３
Ｒに対応して設けられたシェアード型のセンスアンプで
ある。
ＢＬ１２Ｌ、ＢＬ１２Ｒ、／ＢＬ１２Ｒに対応して設け
られたシェアード型のセンスアンプ、６−１３はビット
線ＢＬ１３Ｌ、／ＢＬ１３Ｌ、ＢＬ１３Ｒ、／ＢＬ１３
Ｒに対応して設けられたシェアード型のセンスアンプで
ある。
【００４４】即ち、本発明の実施の第１の形態において
は、各ブロックの左側のセルアレイ領域と右側のセルア
レイ領域との間の左側には、左側及び右側のセルアレイ
領域の奇数列のビット線対を対象とするセンスアンプ列
が配置され、各ブロックの左側のセルアレイ領域と右側
のセルアレイ領域との間の右側には、左側及び右側のセ
ルアレイ領域の偶数列のビット線対を対象とするセンス
アンプ列が配置されている。
は、各ブロックの左側のセルアレイ領域と右側のセルア
レイ領域との間の左側には、左側及び右側のセルアレイ
領域の奇数列のビット線対を対象とするセンスアンプ列
が配置され、各ブロックの左側のセルアレイ領域と右側
のセルアレイ領域との間の右側には、左側及び右側のセ
ルアレイ領域の偶数列のビット線対を対象とするセンス
アンプ列が配置されている。
【００４５】また、ビット線リセット回路５−００Ｌは
ビット線ＢＬ００Ｌ、／ＢＬ００Ｌの左端部に接続さ
れ、ビット線リセット回路５−０１Ｌはビット線ＢＬ０
１Ｌ、／ＢＬ０１Ｌの左端部に接続され、ビット線リセ
ット回路５−０２Ｌはビット線ＢＬ０２Ｌ、／ＢＬ０２
Ｌの左端部に接続され、ビット線リセット回路５−０３
Ｌはビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌの左端部に接続
されている。
ビット線ＢＬ００Ｌ、／ＢＬ００Ｌの左端部に接続さ
れ、ビット線リセット回路５−０１Ｌはビット線ＢＬ０
１Ｌ、／ＢＬ０１Ｌの左端部に接続され、ビット線リセ
ット回路５−０２Ｌはビット線ＢＬ０２Ｌ、／ＢＬ０２
Ｌの左端部に接続され、ビット線リセット回路５−０３
Ｌはビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌの左端部に接続
されている。
【００４６】また、ビット線リセット回路５−００Ｒは
ビット線ＢＬ００Ｒ、／ＢＬ００Ｒの右端部に接続さ
れ、ビット線リセット回路５−０１Ｒはビット線ＢＬ０
１Ｒ、／ＢＬ０１Ｒの右端部に接続され、ビット線リセ
ット回路５−０２Ｒはビット線ＢＬ０２Ｒ、／ＢＬ０２
Ｒの右端部に接続され、ビット線リセット回路５−０３
Ｒはビット線ＢＬ０３Ｒ、／ＢＬ０３Ｒの右端部に接続
されている。
ビット線ＢＬ００Ｒ、／ＢＬ００Ｒの右端部に接続さ
れ、ビット線リセット回路５−０１Ｒはビット線ＢＬ０
１Ｒ、／ＢＬ０１Ｒの右端部に接続され、ビット線リセ
ット回路５−０２Ｒはビット線ＢＬ０２Ｒ、／ＢＬ０２
Ｒの右端部に接続され、ビット線リセット回路５−０３
Ｒはビット線ＢＬ０３Ｒ、／ＢＬ０３Ｒの右端部に接続
されている。
【００４７】また、ビット線リセット回路５−１０Ｌは
ビット線ＢＬ１０Ｌ、／ＢＬ１０Ｌの左端部に接続さ
れ、ビット線リセット回路５−１１Ｌはビット線ＢＬ１
１Ｌ、／ＢＬ１１Ｌの左端部に接続され、ビット線リセ
ット回路５−１２Ｌはビット線ＢＬ１２Ｌ、／ＢＬ１２
Ｌの左端部に接続され、ビット線リセット回路５−１３
Ｌはビット線ＢＬ１３Ｌ、／ＢＬ１３Ｌの左端部に接続
されている。
ビット線ＢＬ１０Ｌ、／ＢＬ１０Ｌの左端部に接続さ
れ、ビット線リセット回路５−１１Ｌはビット線ＢＬ１
１Ｌ、／ＢＬ１１Ｌの左端部に接続され、ビット線リセ
ット回路５−１２Ｌはビット線ＢＬ１２Ｌ、／ＢＬ１２
Ｌの左端部に接続され、ビット線リセット回路５−１３
Ｌはビット線ＢＬ１３Ｌ、／ＢＬ１３Ｌの左端部に接続
されている。
【００４８】即ち、本発明の実施の第１の形態において
は、各ブロックの左側のセルアレイ領域のビット線につ
いては、左端部にビット線リセット回路が接続され、各
ブロックの右側のセルアレイ領域のビット線について
は、右端部にビット線リセット回路が接続されている。
は、各ブロックの左側のセルアレイ領域のビット線につ
いては、左端部にビット線リセット回路が接続され、各
ブロックの右側のセルアレイ領域のビット線について
は、右端部にビット線リセット回路が接続されている。
【００４９】また、ビット線トランスファ回路１４−０
０Ｌはビット線ＢＬ００Ｌ、／ＢＬ００Ｌの右端部に形
成され、ビット線トランスファ回路１４−０１Ｌはビッ
ト線ＢＬ０１Ｌ、／ＢＬ０１Ｌの右端部に形成され、ビ
ット線トランスファ回路１４−０２Ｌはビット線ＢＬ０
２Ｌ、／ＢＬ０２Ｌの右端部に形成され、ビット線トラ
ンスファ回路１４−０３Ｌはビット線ＢＬ０３Ｌ、／Ｂ
Ｌ０３Ｌの右端部に形成されている。
０Ｌはビット線ＢＬ００Ｌ、／ＢＬ００Ｌの右端部に形
成され、ビット線トランスファ回路１４−０１Ｌはビッ
ト線ＢＬ０１Ｌ、／ＢＬ０１Ｌの右端部に形成され、ビ
ット線トランスファ回路１４−０２Ｌはビット線ＢＬ０
２Ｌ、／ＢＬ０２Ｌの右端部に形成され、ビット線トラ
ンスファ回路１４−０３Ｌはビット線ＢＬ０３Ｌ、／Ｂ
Ｌ０３Ｌの右端部に形成されている。
【００５０】また、ビット線トランスファ回路１４−０
０Ｒはビット線ＢＬ００Ｒ、／ＢＬ００Ｒの左端部に形
成され、ビット線トランスファ回路１４−０１Ｒはビッ
ト線ＢＬ０１Ｒ、／ＢＬ０１Ｒの左端部に形成され、ビ
ット線トランスファ回路１４−０２Ｒはビット線ＢＬ０
２Ｒ、／ＢＬ０２Ｒの左端部に形成され、ビット線トラ
ンスファ回路１４−０３Ｒはビット線ＢＬ０３Ｒ、／Ｂ
Ｌ０３Ｒの左端部に形成されている。
０Ｒはビット線ＢＬ００Ｒ、／ＢＬ００Ｒの左端部に形
成され、ビット線トランスファ回路１４−０１Ｒはビッ
ト線ＢＬ０１Ｒ、／ＢＬ０１Ｒの左端部に形成され、ビ
ット線トランスファ回路１４−０２Ｒはビット線ＢＬ０
２Ｒ、／ＢＬ０２Ｒの左端部に形成され、ビット線トラ
ンスファ回路１４−０３Ｒはビット線ＢＬ０３Ｒ、／Ｂ
Ｌ０３Ｒの左端部に形成されている。
【００５１】また、ビット線トランスファ回路１４−１
０Ｌはビット線ＢＬ１０Ｌ、／ＢＬ１０Ｌの右端部に形
成され、ビット線トランスファ回路１４−１１Ｌはビッ
ト線ＢＬ１１Ｌ、／ＢＬ１１Ｌの右端部に形成され、ビ
ット線トランスファ回路１４−１２Ｌはビット線ＢＬ１
２Ｌ、／ＢＬ１２Ｌの右端部に形成され、ビット線トラ
ンスファ回路１４−１３Ｌはビット線ＢＬ１３Ｌ、／Ｂ
Ｌ１３Ｌの右端部に形成されている。
０Ｌはビット線ＢＬ１０Ｌ、／ＢＬ１０Ｌの右端部に形
成され、ビット線トランスファ回路１４−１１Ｌはビッ
ト線ＢＬ１１Ｌ、／ＢＬ１１Ｌの右端部に形成され、ビ
ット線トランスファ回路１４−１２Ｌはビット線ＢＬ１
２Ｌ、／ＢＬ１２Ｌの右端部に形成され、ビット線トラ
ンスファ回路１４−１３Ｌはビット線ＢＬ１３Ｌ、／Ｂ
Ｌ１３Ｌの右端部に形成されている。
【００５２】また、ビット線トランスファ回路１４−１
０Ｒはビット線ＢＬ１０Ｒ、／ＢＬ１０Ｒの左端部に形
成され、ビット線トランスファ回路１４−１１Ｒはビッ
ト線ＢＬ１１Ｒ、／ＢＬ１１Ｒの左端部に形成され、ビ
ット線トランスファ回路１４−１２Ｒはビット線ＢＬ１
２Ｒ、／ＢＬ１２Ｒの左端部に形成され、ビット線トラ
ンスファ回路１４−１３Ｒはビット線ＢＬ１３Ｒ、／Ｂ
Ｌ１３Ｒの左端部に形成されている。
０Ｒはビット線ＢＬ１０Ｒ、／ＢＬ１０Ｒの左端部に形
成され、ビット線トランスファ回路１４−１１Ｒはビッ
ト線ＢＬ１１Ｒ、／ＢＬ１１Ｒの左端部に形成され、ビ
ット線トランスファ回路１４−１２Ｒはビット線ＢＬ１
２Ｒ、／ＢＬ１２Ｒの左端部に形成され、ビット線トラ
ンスファ回路１４−１３Ｒはビット線ＢＬ１３Ｒ、／Ｂ
Ｌ１３Ｒの左端部に形成されている。
【００５３】即ち、本発明の実施の第１の形態において
は、ビット線トランスファ回路は、各ブロックの左側の
セルアレイ領域においては、ビット線対の右端部に接続
されており、各ブロックの右側のセルアレイ領域におい
ては、ビット線対の左端部に接続されている。
は、ビット線トランスファ回路は、各ブロックの左側の
セルアレイ領域においては、ビット線対の右端部に接続
されており、各ブロックの右側のセルアレイ領域におい
ては、ビット線対の左端部に接続されている。
【００５４】なお、本発明の実施の第１の形態において
は、ビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌは、センスアン
プ６−００とセンスアンプ６−０２との間の領域を介し
てセンスアンプ６−０１に接続され、ビット線ＢＬ０３
Ｌ、／ＢＬ０３Ｌは、センスアンプ６−０２とセンスア
ンプ６−０４（図示せず）との間の領域を介してセンス
アンプ６−０３に接続されている。
は、ビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌは、センスアン
プ６−００とセンスアンプ６−０２との間の領域を介し
てセンスアンプ６−０１に接続され、ビット線ＢＬ０３
Ｌ、／ＢＬ０３Ｌは、センスアンプ６−０２とセンスア
ンプ６−０４（図示せず）との間の領域を介してセンス
アンプ６−０３に接続されている。
【００５５】また、ビット線ＢＬ００Ｒ、／ＢＬ００Ｒ
は、センスアンプ６−０１に隣接する領域を介してセン
スアンプ６−００に接続され、ビット線ＢＬ０２Ｒ、／
ＢＬ０２Ｒは、センスアンプ６−０１とセンスアンプ６
−０３との間の領域を介してセンスアンプ６−０２に接
続されている。
は、センスアンプ６−０１に隣接する領域を介してセン
スアンプ６−００に接続され、ビット線ＢＬ０２Ｒ、／
ＢＬ０２Ｒは、センスアンプ６−０１とセンスアンプ６
−０３との間の領域を介してセンスアンプ６−０２に接
続されている。
【００５６】また、ビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌ
は、センスアンプ６−１０とセンスアンプ６−１２との
間の領域を介してセンスアンプ６−０１に接続され、ビ
ット線ＢＬ１３Ｌ、／ＢＬ１３Ｌは、センスアンプ６−
１２とセンスアンプ６−１４（図示せず）との間の領域
を介してセンスアンプ６−０３に接続されている。
は、センスアンプ６−１０とセンスアンプ６−１２との
間の領域を介してセンスアンプ６−０１に接続され、ビ
ット線ＢＬ１３Ｌ、／ＢＬ１３Ｌは、センスアンプ６−
１２とセンスアンプ６−１４（図示せず）との間の領域
を介してセンスアンプ６−０３に接続されている。
【００５７】また、ビット線ＢＬ１０Ｒ、／ＢＬ１０Ｒ
は、センスアンプ６−１１に隣接する領域を介してセン
スアンプ６−１０に接続され、ビット線ＢＬ１２Ｒ、／
ＢＬ１２Ｒは、センスアンプ６−１１とセンスアンプ６
−１３との間の領域を介してセンスアンプ６−１２に接
続されている。
は、センスアンプ６−１１に隣接する領域を介してセン
スアンプ６−１０に接続され、ビット線ＢＬ１２Ｒ、／
ＢＬ１２Ｒは、センスアンプ６−１１とセンスアンプ６
−１３との間の領域を介してセンスアンプ６−１２に接
続されている。
【００５８】即ち、各ブロックにおいて、右側のセンス
アンプ列のセンスアンプに接続される左側のセルアレイ
領域のビット線対は、最終列のビット線対を除き、左側
のセンスアンプ列のセンスアンプ間の領域を介して右側
のセンスアンプ列のセンスアンプに接続され、左側のセ
ンスアンプ列のセンスアンプに接続される右側のセルア
レイ領域のビット線は、第１列目のビット線対を除き、
右側のセンスアンプ列のセンスアンプ間の領域を介して
左側のセンスアンプ列のセンスアンプに接続されてい
る。
アンプ列のセンスアンプに接続される左側のセルアレイ
領域のビット線対は、最終列のビット線対を除き、左側
のセンスアンプ列のセンスアンプ間の領域を介して右側
のセンスアンプ列のセンスアンプに接続され、左側のセ
ンスアンプ列のセンスアンプに接続される右側のセルア
レイ領域のビット線は、第１列目のビット線対を除き、
右側のセンスアンプ列のセンスアンプ間の領域を介して
左側のセンスアンプ列のセンスアンプに接続されてい
る。
【００５９】このように、本発明の実施の第１の形態に
よれば、各ブロックの左側のセルアレイ領域と右側のセ
ルアレイ領域との間にシェアード型のセンスアンプを二
列、リラックスト・センスアンプ方式で配列させ、ノン
・シェアード型のセンスアンプを使用していないので、
ホールデット・ビット線方式を採用するＤＲＡＭについ
て、センスアンプのレイアウトの緩和と、チップ面積の
低減化とを図ることができる。
よれば、各ブロックの左側のセルアレイ領域と右側のセ
ルアレイ領域との間にシェアード型のセンスアンプを二
列、リラックスト・センスアンプ方式で配列させ、ノン
・シェアード型のセンスアンプを使用していないので、
ホールデット・ビット線方式を採用するＤＲＡＭについ
て、センスアンプのレイアウトの緩和と、チップ面積の
低減化とを図ることができる。
【００６０】また、ビット線トランスファ回路は、各セ
ルアレイ領域の片側の端部の外側に形成するとしている
ので、ビット線トランスファ信号線も、各セルアレイ領
域の片側の端部の外側に配線すれば足り、ビット線トラ
ンスファ回路の制御の簡略化を図ることができる。
ルアレイ領域の片側の端部の外側に形成するとしている
ので、ビット線トランスファ信号線も、各セルアレイ領
域の片側の端部の外側に配線すれば足り、ビット線トラ
ンスファ回路の制御の簡略化を図ることができる。
【００６１】第２の形態・・図２、図３ 図２は本発明の実施の第２の形態の要部を示す概略的平
面図であり、本発明をホールデット・ビット線方式を採
用するＤＲＡＭに適用した場合の他の例の要部を示して
いる。なお、図２において、図１、図６、図８に対応す
る部分には同一符号を付し、その重複説明は省略する。
面図であり、本発明をホールデット・ビット線方式を採
用するＤＲＡＭに適用した場合の他の例の要部を示して
いる。なお、図２において、図１、図６、図８に対応す
る部分には同一符号を付し、その重複説明は省略する。
【００６２】本発明の実施の第２の形態においては、ビ
ット線ＢＬ０１Ｌ、／ＢＬ０１Ｌは、センスアンプ６−
００の上層の金属配線を介してセンスアンプ６−０１に
接続され、ビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌは、セン
スアンプ６−０２の上層の金属配線を介してセンスアン
プ６−０３に接続されている。
ット線ＢＬ０１Ｌ、／ＢＬ０１Ｌは、センスアンプ６−
００の上層の金属配線を介してセンスアンプ６−０１に
接続され、ビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌは、セン
スアンプ６−０２の上層の金属配線を介してセンスアン
プ６−０３に接続されている。
【００６３】また、ビット線ＢＬ００Ｒ、／ＢＬ００Ｒ
は、センスアンプ６−０１の上層の金属配線を介してセ
ンスアンプ６−００に接続され、ビット線ＢＬ０２Ｒ、
／ＢＬ０２Ｒは、センスアンプ６−０３の上層の金属配
線を介してセンスアンプ６−０２に接続されている。
は、センスアンプ６−０１の上層の金属配線を介してセ
ンスアンプ６−００に接続され、ビット線ＢＬ０２Ｒ、
／ＢＬ０２Ｒは、センスアンプ６−０３の上層の金属配
線を介してセンスアンプ６−０２に接続されている。
【００６４】また、ビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌ
は、センスアンプ６−１０の上層の金属配線を介してセ
ンスアンプ６−１１に接続され、ビット線ＢＬ１３Ｌ、
／ＢＬ１３Ｌは、センスアンプ６−１２の上層の金属配
線を介してセンスアンプ６−１３に接続されている。
は、センスアンプ６−１０の上層の金属配線を介してセ
ンスアンプ６−１１に接続され、ビット線ＢＬ１３Ｌ、
／ＢＬ１３Ｌは、センスアンプ６−１２の上層の金属配
線を介してセンスアンプ６−１３に接続されている。
【００６５】また、ビット線ＢＬ１０Ｒ、／ＢＬ１０Ｒ
は、センスアンプ６−１１の上層の金属配線を介してセ
ンスアンプ６−１０に接続され、ビット線ＢＬ１２Ｒ、
／ＢＬ１２Ｒは、センスアンプ６−１３の上層の金属配
線を介してセンスアンプ６−１２に接続されている。
は、センスアンプ６−１１の上層の金属配線を介してセ
ンスアンプ６−１０に接続され、ビット線ＢＬ１２Ｒ、
／ＢＬ１２Ｒは、センスアンプ６−１３の上層の金属配
線を介してセンスアンプ６−１２に接続されている。
【００６６】また、図３はブロック２Ａ、３Ａの一部分
をより詳しく示す図であり、図３中、２０−０はビット
線ＢＬ００Ｌを構成する金属配線からなる主ビット線、
２１−０はビット線ＢＬ００Ｌを構成するポリサイド配
線からなる副ビット線である。
をより詳しく示す図であり、図３中、２０−０はビット
線ＢＬ００Ｌを構成する金属配線からなる主ビット線、
２１−０はビット線ＢＬ００Ｌを構成するポリサイド配
線からなる副ビット線である。
【００６７】また、／２０−０はビット線／ＢＬ００Ｌ
を構成する金属配線からなる主ビット線、／２１−０は
ビット線／ＢＬ００Ｌを構成するポリサイド配線からな
る副ビット線である。
を構成する金属配線からなる主ビット線、／２１−０は
ビット線／ＢＬ００Ｌを構成するポリサイド配線からな
る副ビット線である。
【００６８】また、２０−１はビット線ＢＬ０１Ｌを構
成する金属配線からなる主ビット線、２１−１はビット
線ＢＬ０１Ｌを構成するポリサイド配線からなる副ビッ
ト線である。
成する金属配線からなる主ビット線、２１−１はビット
線ＢＬ０１Ｌを構成するポリサイド配線からなる副ビッ
ト線である。
【００６９】また、／２０−１はビット線／ＢＬ０１Ｌ
を構成する金属配線からなる主ビット線、／２１−１は
ビット線／ＢＬ０１Ｌを構成するポリサイド配線からな
る副ビット線である。
を構成する金属配線からなる主ビット線、／２１−１は
ビット線／ＢＬ０１Ｌを構成するポリサイド配線からな
る副ビット線である。
【００７０】また、Ｃ００、Ｃ０１、Ｃ０ｍ、Ｃ０・ｍ
＋１、Ｃ１０、Ｃ１１、Ｃ１ｍ、Ｃ１・ｍ＋１はメモリ
セル、ＷＬ０、ＷＬ１、ＷＬｍ、ＷＬｍ＋１はワード
線、２２−０は副ビット線選択信号φＳ０を伝送する副
ビット線選択信号線、２２−ｎは副ビット線選択信号φ
Ｓｎを伝送する副ビット線選択信号線である。
＋１、Ｃ１０、Ｃ１１、Ｃ１ｍ、Ｃ１・ｍ＋１はメモリ
セル、ＷＬ０、ＷＬ１、ＷＬｍ、ＷＬｍ＋１はワード
線、２２−０は副ビット線選択信号φＳ０を伝送する副
ビット線選択信号線、２２−ｎは副ビット線選択信号φ
Ｓｎを伝送する副ビット線選択信号線である。
【００７１】また、２３−０、２４−０、２５−０、２
６−０は副ビット線選択信号φＳ０によりオン、オフが
制御されるｎＭＯＳトランジスタ、２３−ｎ、２４−
ｎ、２５−ｎ、２６−ｎは副ビット線選択信号φＳｎに
よりオン、オフが制御されるｎＭＯＳトランジスタであ
る。
６−０は副ビット線選択信号φＳ０によりオン、オフが
制御されるｎＭＯＳトランジスタ、２３−ｎ、２４−
ｎ、２５−ｎ、２６−ｎは副ビット線選択信号φＳｎに
よりオン、オフが制御されるｎＭＯＳトランジスタであ
る。
【００７２】即ち、本発明の実施の第２の形態は、ポリ
サイド配線からなる副ビット線の上層に金属配線からな
る主ビット線を形成し、選択されたワード線の位置に応
じた副ビット線選択信号を活性レベルにし、副ビット線
と主ビット線とを接続する階層化ビット線方式を採用す
るものである。
サイド配線からなる副ビット線の上層に金属配線からな
る主ビット線を形成し、選択されたワード線の位置に応
じた副ビット線選択信号を活性レベルにし、副ビット線
と主ビット線とを接続する階層化ビット線方式を採用す
るものである。
【００７３】また、２７−０、２７−１はビット線リセ
ット電圧ＶＲを供給するビット線リセット電圧線、２８
−０Ｌはビット線リセット信号φＲ０Ｌを伝送するビッ
ト線リセット信号線、２８−０Ｒはビット線リセット信
号φＲ０Ｒを伝送するビット線リセット信号線、２８−
１Ｌはビット線リセット信号φＲ１Ｌを伝送するビット
線リセット信号線である。
ット電圧ＶＲを供給するビット線リセット電圧線、２８
−０Ｌはビット線リセット信号φＲ０Ｌを伝送するビッ
ト線リセット信号線、２８−０Ｒはビット線リセット信
号φＲ０Ｒを伝送するビット線リセット信号線、２８−
１Ｌはビット線リセット信号φＲ１Ｌを伝送するビット
線リセット信号線である。
【００７４】また、ビット線リセット回路５−００Ｌ、
５−０１Ｌにおいて、２９〜３４はビット線リセット信
号φＲ０Ｌによりオン、オフが制御されるｎＭＯＳトラ
ンジスタである。
５−０１Ｌにおいて、２９〜３４はビット線リセット信
号φＲ０Ｌによりオン、オフが制御されるｎＭＯＳトラ
ンジスタである。
【００７５】また、ビット線リセット回路５−００Ｒ、
５−０１Ｒにおいて、３５〜４０はビット線リセット信
号φＲ０Ｒによりオン、オフが制御されるｎＭＯＳトラ
ンジスタである。
５−０１Ｒにおいて、３５〜４０はビット線リセット信
号φＲ０Ｒによりオン、オフが制御されるｎＭＯＳトラ
ンジスタである。
【００７６】また、ビット線リセット回路５−１０Ｌ、
５−１１Ｌにおいて、４１〜４６はビット線リセット信
号φＲ１Ｌによりオン、オフが制御されるｎＭＯＳトラ
ンジスタである。
５−１１Ｌにおいて、４１〜４６はビット線リセット信
号φＲ１Ｌによりオン、オフが制御されるｎＭＯＳトラ
ンジスタである。
【００７７】また、４７−０Ｌはビット線トランスファ
信号ＢＬＴ０Ｌを伝送するビット線トランスファ信号
線、４７−０Ｒはビット線トランスファ信号ＢＬＴ０Ｒ
を伝送するビット線トランスファ信号線である。
信号ＢＬＴ０Ｌを伝送するビット線トランスファ信号
線、４７−０Ｒはビット線トランスファ信号ＢＬＴ０Ｒ
を伝送するビット線トランスファ信号線である。
【００７８】また、ビット線トランスファ回路１４−０
０Ｌ、１４−０１Ｌにおいて、４８〜５１はビット線ト
ランスファ信号ＢＬＴ０Ｌによりオン、オフが制御され
るｎＭＯＳトランジスタである。
０Ｌ、１４−０１Ｌにおいて、４８〜５１はビット線ト
ランスファ信号ＢＬＴ０Ｌによりオン、オフが制御され
るｎＭＯＳトランジスタである。
【００７９】また、ビット線トランスファ回路１４−０
０Ｒ、１４−０１Ｒにおいて、５２〜５５はビット線ト
ランスファ信号ＢＬＴ０Ｒによりオン、オフが制御され
るｎＭＯＳトランジスタである。
０Ｒ、１４−０１Ｒにおいて、５２〜５５はビット線ト
ランスファ信号ＢＬＴ０Ｒによりオン、オフが制御され
るｎＭＯＳトランジスタである。
【００８０】また、５６はＰチャネル・センスアンプ駆
動信号φＰＤＲを伝送するＰチャネル・センスアンプ駆
動信号線、５７、５８はＮチャネル・センスアンプ駆動
信号φＮＤＲを伝送するＮチャネル・センスアンプ駆動
信号線である。
動信号φＰＤＲを伝送するＰチャネル・センスアンプ駆
動信号線、５７、５８はＮチャネル・センスアンプ駆動
信号φＮＤＲを伝送するＮチャネル・センスアンプ駆動
信号線である。
【００８１】また、センスアンプ６−００、６−０１に
おいて、５９〜６２はｐＭＯＳトランジスタ、６３〜６
６はｎＭＯＳトランジスタである。
おいて、５９〜６２はｐＭＯＳトランジスタ、６３〜６
６はｎＭＯＳトランジスタである。
【００８２】また、６７−０はセンスアンプ６−００、
６−０１の上層の金属配線であり、ｎＭＯＳトランジス
タ４８を介してビット線ＢＬ００Ｌを構成する主ビット
線２０−０に接続され、ｎＭＯＳトランジスタ５２を介
してビット線ＢＬ００Ｒを構成する主ビット線に接続さ
れる。
６−０１の上層の金属配線であり、ｎＭＯＳトランジス
タ４８を介してビット線ＢＬ００Ｌを構成する主ビット
線２０−０に接続され、ｎＭＯＳトランジスタ５２を介
してビット線ＢＬ００Ｒを構成する主ビット線に接続さ
れる。
【００８３】また、／６７−０はセンスアンプ６−０
０、６−０１の上層の金属配線であり、ｎＭＯＳトラン
ジスタ４９を介してビット線／ＢＬ００Ｌを構成する主
ビット線／２０−０に接続され、ｎＭＯＳトランジスタ
５３を介してビット線／ＢＬ００Ｒを構成する主ビット
線に接続される。
０、６−０１の上層の金属配線であり、ｎＭＯＳトラン
ジスタ４９を介してビット線／ＢＬ００Ｌを構成する主
ビット線／２０−０に接続され、ｎＭＯＳトランジスタ
５３を介してビット線／ＢＬ００Ｒを構成する主ビット
線に接続される。
【００８４】また、６７−１はセンスアンプ６−００、
６−０１の上層の金属配線であり、ｎＭＯＳトランジス
タ５０を介してビット線ＢＬ０１Ｌを構成する主ビット
線２０−１に接続され、ｎＭＯＳトランジスタ５４を介
してビット線ＢＬ０１Ｒを構成する主ビット線に接続さ
れる。
６−０１の上層の金属配線であり、ｎＭＯＳトランジス
タ５０を介してビット線ＢＬ０１Ｌを構成する主ビット
線２０−１に接続され、ｎＭＯＳトランジスタ５４を介
してビット線ＢＬ０１Ｒを構成する主ビット線に接続さ
れる。
【００８５】また、／６７−１はセンスアンプ６−０
０、６−０１の上層の金属配線であり、ｎＭＯＳトラン
ジスタ５１を介してビット線／ＢＬ０１Ｌを構成する主
ビット線／２０−１に接続され、ｎＭＯＳトランジスタ
５５を介してビット線／ＢＬ０１Ｒを構成する主ビット
線に接続される。
０、６−０１の上層の金属配線であり、ｎＭＯＳトラン
ジスタ５１を介してビット線／ＢＬ０１Ｌを構成する主
ビット線／２０−１に接続され、ｎＭＯＳトランジスタ
５５を介してビット線／ＢＬ０１Ｒを構成する主ビット
線に接続される。
【００８６】ここに、センスアンプ６−００は金属配線
６７−０、／６７−０に接続され、センスアンプ６−０
１は金属配線６７−１、／６７−１に接続されている。
６７−０、／６７−０に接続され、センスアンプ６−０
１は金属配線６７−１、／６７−１に接続されている。
【００８７】このように、本発明の実施の第２の形態に
よれば、各ブロックの左側のセルアレイ領域と右側のセ
ルアレイ領域との間にシェアード型のセンスアンプを二
列、リラックスト・センスアンプ方式で配列させ、ノン
・シェアード型のセンスアンプを使用していないので、
ホールデット・ビット線方式を採用するＤＲＡＭについ
て、センスアンプのレイアウトの緩和と、チップ面積の
低減化とを図ることができる。
よれば、各ブロックの左側のセルアレイ領域と右側のセ
ルアレイ領域との間にシェアード型のセンスアンプを二
列、リラックスト・センスアンプ方式で配列させ、ノン
・シェアード型のセンスアンプを使用していないので、
ホールデット・ビット線方式を採用するＤＲＡＭについ
て、センスアンプのレイアウトの緩和と、チップ面積の
低減化とを図ることができる。
【００８８】また、ビット線トランスファ回路は、各セ
ルアレイ領域の片側の端部の外側に形成するとしている
ので、ビット線トランスファ信号線も、各セルアレイ領
域の片側の端部の外側に配線すれば足り、ビット線トラ
ンスファ回路の制御の簡略化を図ることができる。
ルアレイ領域の片側の端部の外側に形成するとしている
ので、ビット線トランスファ信号線も、各セルアレイ領
域の片側の端部の外側に配線すれば足り、ビット線トラ
ンスファ回路の制御の簡略化を図ることができる。
【００８９】また、ビット線を階層化し、ビット線を構
成する金属配線からなる主ビット線をセンスアンプの上
層の金属配線を介してセンスアンプに接続することがで
きるように構成しているので、センスアンプの領域を拡
大することができ、センスアンプのレイアウトの緩和を
本発明の実施の第１の形態の場合よりも緩和することが
できると共に、ビット線の全体の低容量化、低抵抗化を
実現することができ、低消費電力化、高速化を図ること
ができる。
成する金属配線からなる主ビット線をセンスアンプの上
層の金属配線を介してセンスアンプに接続することがで
きるように構成しているので、センスアンプの領域を拡
大することができ、センスアンプのレイアウトの緩和を
本発明の実施の第１の形態の場合よりも緩和することが
できると共に、ビット線の全体の低容量化、低抵抗化を
実現することができ、低消費電力化、高速化を図ること
ができる。
【００９０】なお、センスアンプと上層の金属配線との
間にシールド層、たとえば、外部から供給される電源電
圧ＶＣＣの１／２の電圧又は外部から供給される電源電
圧ＶＣＣを降圧してなる電源電圧ＶＩＩの１／２の電圧
が印加されるセル対向電極を配置する場合には、センス
アンプと上層の金属配線とをシールドし、センスアンプ
と上層の金属配線との相互干渉による誤動作を防止する
ことができる。
間にシールド層、たとえば、外部から供給される電源電
圧ＶＣＣの１／２の電圧又は外部から供給される電源電
圧ＶＣＣを降圧してなる電源電圧ＶＩＩの１／２の電圧
が印加されるセル対向電極を配置する場合には、センス
アンプと上層の金属配線とをシールドし、センスアンプ
と上層の金属配線との相互干渉による誤動作を防止する
ことができる。
【００９１】第３の形態・・図４ 図４は本発明の実施の第３の形態の要部を示す回路図で
あり、本発明をシングル・ビット線方式を採用するＤＲ
ＡＭに適用した例を示している。なお、図４において、
図１〜図３、図６、図８に対応する部分には同一符号を
付し、その重複説明は省略する。
あり、本発明をシングル・ビット線方式を採用するＤＲ
ＡＭに適用した例を示している。なお、図４において、
図１〜図３、図６、図８に対応する部分には同一符号を
付し、その重複説明は省略する。
【００９２】図４中、７０−００Ｌはビット線ＢＬ００
Ｌを構成する金属配線からなる主ビット線、７１−００
Ｌ、７２−００Ｌはビット線ＢＬ００Ｌを構成するポリ
サイド配線からなる副ビット線である。
Ｌを構成する金属配線からなる主ビット線、７１−００
Ｌ、７２−００Ｌはビット線ＢＬ００Ｌを構成するポリ
サイド配線からなる副ビット線である。
【００９３】また、７０−０１Ｌはビット線ＢＬ０１Ｌ
を構成する金属配線からなる主ビット線、７１−０１
Ｌ、７２−０１Ｌはビット線ＢＬ０１Ｌを構成するポリ
サイド配線からなる副ビット線である。
を構成する金属配線からなる主ビット線、７１−０１
Ｌ、７２−０１Ｌはビット線ＢＬ０１Ｌを構成するポリ
サイド配線からなる副ビット線である。
【００９４】また、７０−００Ｒはビット線ＢＬ００Ｒ
を構成する金属配線からなる主ビット線、７０−０１Ｒ
はビット線ＢＬ０１Ｒを構成する金属配線からなる主ビ
ット線である。
を構成する金属配線からなる主ビット線、７０−０１Ｒ
はビット線ＢＬ０１Ｒを構成する金属配線からなる主ビ
ット線である。
【００９５】また、７０−１０Ｌはビット線ＢＬ１０Ｌ
を構成する金属配線からなる主ビット線、７０−１１Ｌ
はビット線ＢＬ１１Ｌを構成する金属配線からなる主ビ
ット線である。
を構成する金属配線からなる主ビット線、７０−１１Ｌ
はビット線ＢＬ１１Ｌを構成する金属配線からなる主ビ
ット線である。
【００９６】即ち、本発明の実施の第３の形態は、ポリ
サイド配線からなる副ビット線の上層に金属配線からな
る主ビット線を形成し、選択されたワード線の位置に応
じた副ビット線選択信号を活性レベルにし、副ビット線
と主ビット線とを接続する階層化ビット線方式を採用す
るものである。
サイド配線からなる副ビット線の上層に金属配線からな
る主ビット線を形成し、選択されたワード線の位置に応
じた副ビット線選択信号を活性レベルにし、副ビット線
と主ビット線とを接続する階層化ビット線方式を採用す
るものである。
【００９７】また、７３−００Ｌはビット線ＢＬ００Ｌ
に対応して設けられているビット線リセット回路をなす
ｎＭＯＳトランジスタ、７３−０１Ｌはビット線ＢＬ０
１Ｌに対応して設けられているビット線リセット回路を
なすｎＭＯＳトランジスタである。
に対応して設けられているビット線リセット回路をなす
ｎＭＯＳトランジスタ、７３−０１Ｌはビット線ＢＬ０
１Ｌに対応して設けられているビット線リセット回路を
なすｎＭＯＳトランジスタである。
【００９８】また、７３−００Ｒはビット線ＢＬ００Ｒ
に対応して設けられているビット線リセット回路をなす
ｎＭＯＳトランジスタ、７３−０１Ｒはビット線ＢＬ０
１Ｒに対応して設けられているビット線リセット回路を
なすｎＭＯＳトランジスタである。
に対応して設けられているビット線リセット回路をなす
ｎＭＯＳトランジスタ、７３−０１Ｒはビット線ＢＬ０
１Ｒに対応して設けられているビット線リセット回路を
なすｎＭＯＳトランジスタである。
【００９９】また、７３−１０Ｌはビット線ＢＬ１０Ｌ
に対応して設けられているビット線リセット回路をなす
ｎＭＯＳトランジスタ、７３−１１Ｌはビット線ＢＬ１
１Ｌに対応して設けられているビット線リセット回路を
なすｎＭＯＳトランジスタである。
に対応して設けられているビット線リセット回路をなす
ｎＭＯＳトランジスタ、７３−１１Ｌはビット線ＢＬ１
１Ｌに対応して設けられているビット線リセット回路を
なすｎＭＯＳトランジスタである。
【０１００】また、７４−００Ｌ、７４−０１Ｌはビッ
ト線トランスファ信号ＢＬＴ０Ｌによりオン、オフが制
御されるビット線トランスファ回路を構成するｎＭＯＳ
トランジスタである。
ト線トランスファ信号ＢＬＴ０Ｌによりオン、オフが制
御されるビット線トランスファ回路を構成するｎＭＯＳ
トランジスタである。
【０１０１】また、７４−００Ｒ、７４−０１Ｒはビッ
ト線トランスファ信号ＢＬＴ０Ｒによりオン、オフが制
御されるビット線トランスファ回路を構成するｎＭＯＳ
トランジスタである。
ト線トランスファ信号ＢＬＴ０Ｒによりオン、オフが制
御されるビット線トランスファ回路を構成するｎＭＯＳ
トランジスタである。
【０１０２】また、７５−００はビット線ＢＬ００Ｌ、
ＢＬ００Ｒに対応して設けられているカレントミラー差
動増幅回路からなるセンスアンプ、７５−０１はビット
線ＢＬ０１Ｌ、ＢＬ０１Ｒに対応して設けられているカ
レントミラー差動増幅回路からなるセンスアンプであ
り、７６〜８３はｐＭＯＳトランジスタ、８４〜９５は
ｎＭＯＳトランジスタである。
ＢＬ００Ｒに対応して設けられているカレントミラー差
動増幅回路からなるセンスアンプ、７５−０１はビット
線ＢＬ０１Ｌ、ＢＬ０１Ｒに対応して設けられているカ
レントミラー差動増幅回路からなるセンスアンプであ
り、７６〜８３はｐＭＯＳトランジスタ、８４〜９５は
ｎＭＯＳトランジスタである。
【０１０３】また、Ｖrefは基準電圧、φ１はセンスア
ンプ活性化信号、φ２は再書込みイネーブル信号、９６
は再書込みイネーブル信号を反転するインバータであ
る。
ンプ活性化信号、φ２は再書込みイネーブル信号、９６
は再書込みイネーブル信号を反転するインバータであ
る。
【０１０４】また、φＰＤＲはビット線を高レベルにチ
ャージアップするための再書込みドライブ信号、φＮＤ
Ｒはビット線を低レベルにディスチャージするための再
書込みドライブ信号である。
ャージアップするための再書込みドライブ信号、φＮＤ
Ｒはビット線を低レベルにディスチャージするための再
書込みドライブ信号である。
【０１０５】なお、再書込みドライブ信号φＰＤＲは、
電源電圧ＶＣＣ又は内部降圧電圧としても良く、再書込
みドライブ信号φＮＤＲは、接地電圧ＶＳＳとしても良
い。
電源電圧ＶＣＣ又は内部降圧電圧としても良く、再書込
みドライブ信号φＮＤＲは、接地電圧ＶＳＳとしても良
い。
【０１０６】また、９７−００はセンスアンプ７５−０
０、７５−０１の上層の金属配線であり、ｎＭＯＳトラ
ンジスタ７４−００Ｌを介してビット線ＢＬ００Ｌを構
成する主ビット線７０−００Ｌに接続され、ｎＭＯＳト
ランジスタ７４−００Ｒを介してビット線ＢＬ００Ｒを
構成する主ビット線７０−００Ｒに接続される。
０、７５−０１の上層の金属配線であり、ｎＭＯＳトラ
ンジスタ７４−００Ｌを介してビット線ＢＬ００Ｌを構
成する主ビット線７０−００Ｌに接続され、ｎＭＯＳト
ランジスタ７４−００Ｒを介してビット線ＢＬ００Ｒを
構成する主ビット線７０−００Ｒに接続される。
【０１０７】また、９７−０１はセンスアンプ７５−０
０、７５−０１の上層の金属配線であり、ｎＭＯＳトラ
ンジスタ７４−０１Ｌを介してビット線ＢＬ０１Ｌを構
成する主ビット線７０−０１Ｌに接続され、ｎＭＯＳト
ランジスタ７４−０１Ｒを介してビット線ＢＬ０１Ｒを
構成する主ビット線７０−０１Ｒに接続される。
０、７５−０１の上層の金属配線であり、ｎＭＯＳトラ
ンジスタ７４−０１Ｌを介してビット線ＢＬ０１Ｌを構
成する主ビット線７０−０１Ｌに接続され、ｎＭＯＳト
ランジスタ７４−０１Ｒを介してビット線ＢＬ０１Ｒを
構成する主ビット線７０−０１Ｒに接続される。
【０１０８】このように、本発明の実施の第３の形態に
よれば、各ブロックの左側のセルアレイ領域と右側のセ
ルアレイ領域との間にシェアード型のセンスアンプを二
列、リラックスト・センスアンプ方式で配列させ、ノン
・シェアード型のセンスアンプを使用していないので、
シングル・ビット線方式を採用するＤＲＡＭについて、
センスアンプのレイアウトの緩和と、チップ面積の低減
化とを図ることができる。
よれば、各ブロックの左側のセルアレイ領域と右側のセ
ルアレイ領域との間にシェアード型のセンスアンプを二
列、リラックスト・センスアンプ方式で配列させ、ノン
・シェアード型のセンスアンプを使用していないので、
シングル・ビット線方式を採用するＤＲＡＭについて、
センスアンプのレイアウトの緩和と、チップ面積の低減
化とを図ることができる。
【０１０９】また、ビット線トランスファ回路は、各セ
ルアレイ領域の片側の端部の外側に形成するとしている
ので、ビット線トランスファ信号線も、各セルアレイ領
域の片側の端部の外側に配線すれば足り、ビット線トラ
ンスファ回路の制御の簡略化を図ることができる。
ルアレイ領域の片側の端部の外側に形成するとしている
ので、ビット線トランスファ信号線も、各セルアレイ領
域の片側の端部の外側に配線すれば足り、ビット線トラ
ンスファ回路の制御の簡略化を図ることができる。
【０１１０】また、ビット線を階層化し、ビット線を構
成する金属配線からなる主ビット線をセンスアンプの上
層に配線するように構成しているので、ビット線を階層
化しない場合よりも、センスアンプの領域を拡大するこ
とができると共に、ビット線の全体の低容量化、低抵抗
化を実現することができ、低消費電力化、高速化を図る
ことができる。
成する金属配線からなる主ビット線をセンスアンプの上
層に配線するように構成しているので、ビット線を階層
化しない場合よりも、センスアンプの領域を拡大するこ
とができると共に、ビット線の全体の低容量化、低抵抗
化を実現することができ、低消費電力化、高速化を図る
ことができる。
【０１１１】また、センスアンプとして、カレントミラ
ー差動増幅回路を使用しているので、フリップフロップ
回路からなるセンスアンプを使用する場合よりも高速化
を図ることができる。
ー差動増幅回路を使用しているので、フリップフロップ
回路からなるセンスアンプを使用する場合よりも高速化
を図ることができる。
【０１１２】なお、センスアンプと上層の金属配線との
間にシールド層、たとえば、外部から供給される電源電
圧ＶＣＣの１／２の電圧又は外部から供給される電源電
圧ＶＣＣを降圧してなる電源電圧ＶＩＩの１／２の電圧
が印加されるセル対向電極を配置する場合には、センス
アンプと上層の金属配線とをシールドし、センスアンプ
と上層の金属配線との相互干渉による誤動作を防止する
ことができる。
間にシールド層、たとえば、外部から供給される電源電
圧ＶＣＣの１／２の電圧又は外部から供給される電源電
圧ＶＣＣを降圧してなる電源電圧ＶＩＩの１／２の電圧
が印加されるセル対向電極を配置する場合には、センス
アンプと上層の金属配線とをシールドし、センスアンプ
と上層の金属配線との相互干渉による誤動作を防止する
ことができる。
【０１１３】
【発明の効果】以上のように、本発明によれば、各ブロ
ックの左側のセルアレイ領域と右側のセルアレイ領域と
の間にシェアード型のセンスアンプを２列、リラックス
ト・センスアンプ方式で配列させ、ノン・シェアード型
のセンスアンプを使用していないので、レイアウトの緩
和と、チップ面積の低減化とを図ることができると共
に、ビット線トランスファ回路は、各セルアレイ領域の
片側の端部の外側に形成するとしているので、ビット線
トランスファ信号線も、各セルアレイ領域の片側の端部
の外側に配線すれば足り、ビット線トランスファ回路の
制御の簡略化を図ることができる。
ックの左側のセルアレイ領域と右側のセルアレイ領域と
の間にシェアード型のセンスアンプを２列、リラックス
ト・センスアンプ方式で配列させ、ノン・シェアード型
のセンスアンプを使用していないので、レイアウトの緩
和と、チップ面積の低減化とを図ることができると共
に、ビット線トランスファ回路は、各セルアレイ領域の
片側の端部の外側に形成するとしているので、ビット線
トランスファ信号線も、各セルアレイ領域の片側の端部
の外側に配線すれば足り、ビット線トランスファ回路の
制御の簡略化を図ることができる。
【図１】本発明の実施の第１の形態の要部を示す概略的
平面図である。
平面図である。
【図２】本発明の実施の第２の形態の要部を示す概略的
平面図である。
平面図である。
【図３】本発明の実施の第２の形態におけるブロックの
一部分をより詳しく示す図である。
一部分をより詳しく示す図である。
【図４】本発明の実施の第３の形態の要部を示す回路図
である。
である。
【図５】ＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）におけるブロックと称される領域の配列例を
示す概略的平面図である。
・メモリ）におけるブロックと称される領域の配列例を
示す概略的平面図である。
【図６】図５に示すようにブロックを配列してなる従来
のＤＲＡＭの一例の要部を示す概略的平面図である。
のＤＲＡＭの一例の要部を示す概略的平面図である。
【図７】図６に示す従来のＤＲＡＭが備えるビット線リ
セット回路の構成を示す回路図である。
セット回路の構成を示す回路図である。
【図８】図５に示すようにブロックを配列してなる従来
のＤＲＡＭの他の例の要部を示す概略的平面図である。
のＤＲＡＭの他の例の要部を示す概略的平面図である。
【図９】図８に示す従来のＤＲＡＭが備えるビット線ト
ランスファ回路の構成を示す回路図である。
ランスファ回路の構成を示す回路図である。
２Ａ〜２Ｐ、３Ａ〜３Ｐ ブロック ４−０Ｌ、４−０Ｒ、４−１Ｌ、４−１Ｒ セルアレイ
領域
領域
Claims (4)
- 【請求項１】第１、第２のセルアレイ領域の間に、前記
第１、第２のセルアレイ領域の奇数列又は偶数列のビッ
ト線を対象とする第１のセンスアンプ列と、前記第１、
第２のセルアレイ領域の前記第１のセンスアンプ列が対
象としない列のビット線を対象とする第２のセンスアン
プ列とを、前記第１のセンスアンプ列が前記第１のセル
アレイ領域側に配置され、前記第２のセンスアンプ列が
前記第２のセルアレイ領域側に配置されるように配置す
ると共に、前記第１のセンスアンプ列と前記第１のセル
アレイ領域との間に、前記第１のセルアレイ領域のビッ
ト線を前記第１、第２のセンスアンプ列のセンスアンプ
に接続する第１のビット線トランスファ回路列を配置
し、前記第２のセンスアンプ列と前記第２のセルアレイ
領域との間に、前記第２のセルアレイ領域のビット線を
前記第１、第２のセンスアンプ列のセンスアンプに接続
する第２のビット線トランスファ回路列を配置してなる
複数の領域をビット線の延在方向に配列している部分を
有していることを特徴とするダイナミックＲＡＭ。 - 【請求項２】前記第１のセンスアンプ列のセンスアンプ
に接続される前記第２のセルアレイ領域のビット線は、
前記第２のセンスアンプ列のセンスアンプの上層の金属
配線を介して前記第１のセンスアンプ列のセンスアンプ
に接続され、前記第２のセンスアンプ列のセンスアンプ
に接続される前記第１のセルアレイ領域のビット線は、
前記第１のセンスアンプ列のセンスアンプの上層の金属
配線を介して前記第２のセンスアンプ列のセンスアンプ
に接続されるように構成されていることを特徴とする請
求項１記載のダイナミックＲＡＭ。 - 【請求項３】前記第１のセンスアンプ列のセンスアンプ
と、前記第１のセンスアンプ列のセンスアンプの上層の
金属配線との間、及び、前記第２のセンスアンプ列のセ
ンスアンプと、前記第２のセンスアンプ列のセンスアン
プの上層の金属配線との間には、シールド層が設けられ
ていることを特徴とする請求項２記載のダイナミックＲ
ＡＭ。 - 【請求項４】前記シールド層は、メモリセルを構成する
キャパシタの対向電極で構成されていることを特徴とす
る請求項３記載のダイナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19720695A JP3610637B2 (ja) | 1995-08-02 | 1995-08-02 | ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19720695A JP3610637B2 (ja) | 1995-08-02 | 1995-08-02 | ダイナミックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945879A true JPH0945879A (ja) | 1997-02-14 |
| JP3610637B2 JP3610637B2 (ja) | 2005-01-19 |
Family
ID=16370592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19720695A Expired - Lifetime JP3610637B2 (ja) | 1995-08-02 | 1995-08-02 | ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3610637B2 (ja) |
Cited By (5)
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| US6678194B2 (en) | 2001-01-24 | 2004-01-13 | Nec Corporation | Sense amplifier arrangement for semiconductor memory device |
| US7245549B2 (en) | 2003-03-14 | 2007-07-17 | Fujitsu Limited | Semiconductor memory device and method of controlling the semiconductor memory device |
| WO2007114328A1 (ja) * | 2006-03-31 | 2007-10-11 | Matsushita Electric Industrial Co., Ltd. | 半導体記憶装置 |
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| JPH0684349A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | 半導体記憶装置 |
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1995
- 1995-08-02 JP JP19720695A patent/JP3610637B2/ja not_active Expired - Lifetime
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