KR20000065427A - 분할 비트라인 구동장치 - Google Patents

Abstract

본 발명은 반도체 메모리의 비트라인 구동장치에 관한 것으로, 보다 상세하게는 폴디드 비트라인구조를 갖고 비트라인 센스앰프에 연결된 각각의 비트라인쌍을 중간분할하여 분할된 각각의 비트라인 그룹중 일부를 금속배선에 의해 선택적으로 상기 비트라인 센스앰프에 연결하므로써 Cb : Cs비를 개선하여 센싱시의 오동작을 방지하고, 상기 분할된 각각의 비트라인 그룹의 일측단부마다 별도의 프리차지 수단을 구비하므로써 비트라인 프리차지동작을 고속화시킨 분할 비트라인 구동장치에 관한 것이다.

Description

분할 비트라인 구동장치{Shared bit line driver}

본 발명은 반도체 메모리의 비트라인 구동장치에 관한 것으로, 보다 상세하게는 비트라인 센스앰프에 폴디드 비트라인 방식으로 연결된 비트라인쌍을 중간분할하여 선택적으로 연결하므로써 Cb : Cs비를 개선하여 센싱시의 오동작을 방지하며, 분할된 각각의 비트라인 그룹의 일측단부에 프리차지수단을 구비하여 비트라인 프리차지동작을 고속화한 분할 비트라인 구동장치에 관한 것이다.

일반적으로, 한쌍의 비트라인이 셀 어레이에 상호평행으로 연결되며 각각의 비트라인에는 128개의 셀이 접속되어지는데, 동일 비트라인에 접속된 다수의 셀들에는 서로다른 워드라인이 연결되어진다.

또한, 비트라인쌍의 1/2Vcc 프리차지를 위한 전압선 및 제어선이 상기 비트라인 센스앰프의 반대쪽에 위치하게 되는데, 이러한 구성법을 '폴디드 비트라인(folded bit line) 방식'이라 한다.

도 1 은 종래의 비트라인 구동장치를 나타낸 회로 구성도로, CMOS래치형 크로스 커플구조(상세 회로구성은 도시되지 않음)의 비트라인 센스앰프(10)와, 상기 비트라인 센스앰프(10)의 양측에 각각 상호 평행하게 연결되는 두쌍의 글로벌 비트라인쌍(BL0, /BL0 와 BL1, /BL1)과, 상기 각 글로벌 비트라인(BL0, /BL0 와 BL1, /BL1)상의 소정의 위치에 연결되며 각각 비트라인 분리 제어신호(BISi, BISj)에 의해 선택적으로 턴-온되어 비트라인 센스앰프(10)에 데이타를 전달시키는 스위칭소자로서의 NMOS 트랜지스터(T0∼T3)를 구비하여 구성된다.

상기 구성을 갖는 종래의 비트라인 구동장치는 대기 및 활성화상태에서 상기 비트라인 분리 제어신호(BISi, BISj)가 로우 어드레스신호 및 라스신호(RAS: row address strobe)의 제어하에 딜레이된 신호에 의해 동작제어되며 이를 다음의 표 1 에 간단히 도시하기로 한다.

〈표 1〉

	BISi(대기시)	BISi(활성화시)	BISj(대기시)	BISj(활성화시)
WL 0 (디스에이블)	로직하이	로직하이	로직하이	로직하이
WL 0 (인에이블)	로직하이	로직하이	로직로우	로직로우

상기 표 1 을 통해 알 수 있듯이, 로오 어드레스가 디스에이블상태로 인가되는 대기모드시에는 로직하이레벨의 고전압이 비트라인 분리 제어신호(BISi, BISj)로 인가되어지면서, 모든 비트라인(BL0, /BL0, BL1, /BL1)이 비트라인 센스앰프(10)에 연결된 상태로 대기하게 된다.

이 상태에서, 로오 어드레스가 입력되어 한 워드라인(WL0 라고 가정하자)이 활성화되면, 이에 대응하는 비트라인 분리 제어신호(BISi)만이 '로직하이'레벨을 유지하게 되고 그 외의 비트라인 분리 제어신호(동 도면의 경우에는 BISj)는 '로직로우'레벨로 전이되면서 이들 비트라인 분리 제어신호(BISi, BISj)의 상태에 따라 동 도면에서 센스앰프(10)의 좌측에 위치하는 2개의 NMOS 트랜지스터(T0, T1)는 턴-온되고, 반대로 우측에 위치하는 2개의 NMOS 트랜지스터(T2, T3)는 턴-오프되어진다.

이에따라, 일측 비트라인쌍(BL0, /BL0)은 상기 비트라인 센스앰프(10)에 연결되고, 나머지 비트라인쌍(BL1, /BL1)은 그 연결이 끊기게 된다.

이때, 활성화되는 워드라인이 WL0 이기 때문에 최종적으로 비트라인 센스앰프(10)에 전달되는 데이타는 비트라인(BL0)에 실린 데이타가 된다.

상기 동작에 의해 비트라인을 구동하는 종래의 비트라인 구동장치는 하나의 글로벌 비트라인에 제한된 수의 메모리 셀을 연결할 수 밖에 없는 사정으로 인해, 결과적으로 비트라인 센스앰프(10) 어레이수가 증가되면서 설계면적에 부담을 가하게 되는 문제점이 있다.

참고적으로, 예를들어 0.18μm 64M SDRAM의 Cb : Cs 비(여기서, C 는 캐패시턴스, b 는 비트라인 그리고, s 는 메모리 셀의 저장노드 전위를 나타냄)가 512 로오(256 개의 셀이 비트라인에 연결됨을 의미함)를 사용시 약 8.8 :1 이 되는데, 1024로오(512개의 셀이 비트라인에 연결됨을 의미함)를 사용하면 그 비가 약 17.6 : 1 로 증가되면서 비트라인 센스앰프의 부담이 커지게 되어 동작특성이 나빠지게 되는 것이다. 이에따라, 비트라인 센스앰프(10)의 증가가 필수적으로 요구된다.

또한, 프리차지시 비트라인 센스앰프(10)의 한쪽에서만 프리차지가 일어나 그 전송속도가 Rb·Cb = 0.9Δt (여기서, R 은 저항, C 는 캐패시턴스 그리고 b 는 비트라인을 나타냄)와 같아지게 되면서 결국 비트라인 프리차지를 지연시켜 고속화를 저해하는 문제점이 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 Cb : Cs 비를 개선하여 비트라인 센스앰프의 증가에 따른 설계면적 부담을 제거함과 동시에 고속의 비트라인 프리차지동작을 가능하도록 한 분할 비트라인 구동장치를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 의한 분할 비트라인 구동장치는 폴디드 비트라인 구조의 비트라인 센스앰프를 구비하는 반도체 메모리 장치에 있어서,

상기 비트라인 센스앰프의 양측에 상호 병렬로 연결된 각각의 비트라인쌍을 분할하여 상기 비트라인 센스앰프에 근접한 제1 비트라인 그룹은 직접 비트라인 센스앰프에 접속시키며, 상기 비트라인 센스앰프에 상대적으로 멀리 위치한 제2 비트라인 그룹에 대해서는 금속배선을 연결시켜 상기 제1 비트라인 그룹과 병렬로 비트라인 센스앰프에 접속시키는 비트라인 분할부와;

상기 제1 비트라인 그룹 및 상기 금속배선상의 소정의 위치에 각각 연결되며, 비트라인 분리 제어신호에 따라 선택적으로 스위칭되어 상기 제1 및 제2 비트라인 그룹을 선택적으로 비트라인 센스앰프에 연결시키는 스위칭부를 구비하는 것을 특징으로 한다.

또한, 본 발명의 제2 실시예에 따른 분할 비트라인 구동장치는 상기 제1 및 제2 비트라인 그룹을 이루는 각각의 비트라인쌍 사이에 연결되어 비트라인 등화에 의해 프리차지동작을 수행하는 프리차지부를 구비하는 것을 특징으로 한다.

도 1 은 종래의 비트라인 구동장치를 나타낸 회로 구성도

도 2 는 본 발명의 제1 실시예에 따른 분할 비트라인 구동장치를 나타낸 회로 구성도

도 3 은 본 발명의 제2 실시예에 따른 분할 비트라인 구동장치를 나타낸 회로 구성도

도 4 는 도 3 에 도시된 프리차지부의 일예를 나타낸 회로 구성도

〈도면의 주요부분에 대한 부호의 설명〉

10: 비트라인 센스앰프 20, 21: 비트라인 분할부

30, 31: 스위칭부 40∼43: 프리차지부

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2 는 본 발명의 제1 실시예에 따른 분할 비트라인 구동장치를 나타낸 회로 구성도로, 폴디드 비트라인 구조로 이루어진 CMOS 래치형 비트라인 센스앰프(10)와; 상기 비트라인 센스앰프(10)의 양측에 상호 병렬로 연결된 각각의 비트라인쌍을 분할하여 상기 비트라인 센스앰프에 근접한 제1 비트라인 그룹(seg_BL1, /seg_BL1 과 seg_BL3, /seg_BL3)에 대해서는 직접, 그리고 상기 비트라인 센스앰프(10)에 상대적으로 멀리 위치한 제2 비트라인 그룹(seg_BL0, seg_BL0 와 seg_BL2, seg_BL2)에 대해서는 금속배선(met_BL0, /met_BL0 와 met_BL1, /met_BL1)을 각각 연결시켜 비트라인 센스앰프(10)에 접속시키는 비트라인 분할부(20, 21)와; 상기 제1 비트라인 그룹(seg_BL1, /seg_BL1 과 seg_BL3, /seg_BL3) 및 상기 금속배선(met_BL0, /met_BL0 와 met_BL1, /met_BL1)상의 소정의 위치에 각각 연결되며, 비트라인 분리 제어신호(BIS0∼BIS3)에 따라 선택적으로 스위칭되어 상기 제1 및 제2 비트라인 그룹을 선택적으로 상기 비트라인 센스앰프(10)로 연결시키는 스위칭부(30, 31)를 구비하여 구성된다.

이하, 상기 구성을 갖는 본 발명에 따른 분할 비트라인 구동장치의 동작을 도면을 참조하며 자세히 살펴보기로 한다. 우선, 그 대기 및 활성화모드시의 비트라인 분리 제어신호(BIS0∼BIS3)의 상태는 입력되는 비트라인 센스앰프의 글로벌 신호(라스 제어하에 딜레이된 신호) 및 해당 로오 어드레스에 따라 다음의 표 2 및 표 3 에 각각 도시된 바와 같은 로직상태를 갖게 되며, 설명의 반복을 피하기 위해 2개의 워드라인 상태에 대해서만 도시하기로 한다.

〈표 2〉

	BIS0	BIS1	BIS2	BIS3
	대기시	활성화시	대기시	활성화시	대기시	활성화시	대기시	활성화시
WL0디스 에이블	H	H	H	H	H	H	H	H
WL0인에이블	H	H	L	L	L	L	L	L

〈표 3〉

	BIS0	BIS1	BIS2	BIS3
	대기시	활성화시	대기시	활성화시	대기시	활성화시	대기시	활성화시
WL3디스 에이블	H	H	H	H	H	H	H	H
WL3인에이블	L	L	H	H	L	L	L	L

상기 표 2 와 표 3 을 통해 알 수 있듯이, 로오 어드레스가 디스에이블상태로 인가되는 대기모드시에는 '로직하이'레벨의 고전압이 비트라인 분리 제어신호(BIS0∼BIS3)로 인가되어지게 되면서, 모든 비트라인(seg_BL0∼seg_BL3, /seg_BL0∼/seg_BL3)이 비트라인 센스앰프(10)에 연결된 상태로 대기하게 된다.

그런데, 이 상태에서 로오 어드레스가 입력되어 한 워드라인(표 2 에 도시된 경우를 예로들어 'WL0' 라고 가정하자)이 활성화되면, 이에 대응하는 비트라인 분리 제어신호(BIS0)만이 '로직하이'레벨을 유지하게 되고 그 외의 비트라인 분리 제어신호(BIS1∼BIS3)는 '로직로우'레벨로 전이되면서 상기 비트라인 분리신호(BIS0)가 게이트단으로 인가되는 스위칭소자로서의 NMOS트랜지스터(T0, T1)만이 턴-온되어진다.

그 결과, 양측단부에 연결되어 있는 비트라인(seg_BL0, /seg_BL0)이 데이타를 분리시키게 된다.

이때, 상기 비트라인 분리부(20)는 상기 비트라인 센스앰프(10)에 상대적으로 멀리 위치하는 분할 비트라인(seg_BL0, /seg_BL0)에 실린 데이타를 각각에 연결된 금속배선(met_BL0, /met_BL0)를 거쳐 비트라인 센스앰프(10)에 전달시키게 된다.

그리고, 다른 로오 어드레스의 입력으로 인해 활성화되는 워드라인이 바뀌는 경우에도 이와 동일한 동작에 의해 비트라인 분리가 이루어지므로, 자세한 설명은 생략하기로 한다.

도 3 은 본 발명의 제2 실시예에 따른 분할 비트라인 구동장치를 나타낸 회로 구성도로, 도 2 에 도시된 분할 비트라인 구동장치의 기본 회로구성에 비트라인 등화(bit line equalization)에 의해 프리차지동작을 수행하도록 상기 제1 및 제2 비트라인 그룹을 이루는 각각의 비트라인쌍 사이에 각각의 프리차지부(40∼43)를 추가로 하여 구성하게 된다.

도 4 는 도 3 에 도시된 프리차지부(40∼43)의 일예를 나타낸 회로 구성도로, 프리차지 제어신호(pcg)가 게이트단으로 인가되는 NMOS 트랜지스터로 구성된다.

이때, 상기 프리차지 제어신호(pcg)는 프리차지 동작시 고전압상태를 유지하는 로직하이 펄스신호가 된다.

그래서, 상기 각 분할된 비트라인 그룹의 양측단부마다 연결된 프리차지부(40∼43)는 로오 어드레스의 입력으로 인해 워드라인이 활성화되면 기선택된 비트라인을 활성화시킨 이후 이어지는 프리차지동작시에만 인에이블되어져 상기 기선택된 비트라인들을 Vcc/2수준으로 프리차지시키게 되는 것이다.

이하, 분할 비트라인 구동동작은 도 2 에 도시된 본 발명의 제1 실시예에서와 동일하므로 자세한 동작설명은 생략하기로 한다.

이상에서 설명한 바와같이 본 발명에 따른 분할 비트라인 구동장치에 의하면, Cb : Cs 비를 개선하여 메모리 셀 어레이의 센싱시 오동작을 대폭 감소시킬 수 있는 매우 뛰어난 효과가 있다.

또한, 분할된 비트라인 구조의 사용에 따른 비트라인 센스앰프 어레이의 수를 대폭 감소시킬 수 있게 되어 칩 설계에 요구되는 면적부담을 감소시킬 수 있는 매우 뛰어난 효과가 있다.

부가적으로, 각 비트라인 그룹의 일측단부에 구비된 프리차지부가 해당 비트라인의 프리차지동작을 고속으로 수행하므로써 칩 전체의 고속화를 실현이 가능해지는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

1. 폴디드 비트라인 구조의 비트라인 센스앰프를 구비하는 반도체 메모리 장치에 있어서,

   상기 비트라인 센스앰프의 양측에 상호 병렬로 연결된 각각의 비트라인쌍을 분할하여 상기 비트라인 센스앰프에 근접한 제1 비트라인 그룹은 직접 비트라인 센스앰프에 접속시키며, 상기 비트라인 센스앰프에 상대적으로 멀리 위치한 제2 비트라인 그룹에 대해서는 금속배선을 연결시켜 상기 제1 비트라인 그룹과 병렬로 비트라인 센스앰프에 접속시키는 비트라인 분할부와;

   상기 제1 비트라인 그룹 및 상기 금속배선상의 소정의 위치에 각각 연결되며, 비트라인 분리 제어신호에 따라 선택적으로 스위칭되어 상기 제1 및 제2 비트라인 그룹을 선택적으로 비트라인 센스앰프에 연결시키는 스위칭부를 구비하는 것을 특징으로 하는 분할 비트라인 구동장치.
2. 제 1 항에 있어서,

   상기 제1 및 제2 비트라인 그룹을 이루는 각각의 비트라인쌍 사이에 접속되며, 비트라인 등화에 의해 프리차지동작을 수행하는 프리차지부를 추가로 포함하여 구성하는 것을 특징으로 하는 분할 비트라인 구동장치.
3. 제 2 항에 있어서,

   상기 프리차지부는 프리차지 제어신호가 게이트단으로 인가되는 모스 트랜지스터로 구성하는 것을 특징으로 하는 분할 비트라인 구동장치.