KR100379550B1 - 반도체 메모리 장치의 비트 라인 등화 회로 - Google Patents

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Abstract

본 발명은 트랜지스터의 효용폭을 늘림으로써 등화(Equalization) 능력을 향상시키고 기준 전압 인가 부분을 액티브 연결하여 공정을 용이하게 한 반도체 메모리 장치의 비트 라인 등화 회로에 관한 것으로서, 다수의 메모리 셀의 데이터를 라이트(write)/리드(read) 하기 위한 회로로 구성된 반도체 메모리 장치의 비트 라인 등화 회로에 있어서, 비트 라인과 비트 바라인 사이에 직렬로 연결되어 프리차징 역할을 하는 제 1, 제 2 트랜지스터와 상기 제 1, 제 2 트랜지스터의 게이트에 공통으로 게이트가 연결되고 소오스와 드레인이 각각 비트 라인과 비트 바라인에 연결되어 이퀄라이징 역할을 하는 제 3 트랜지스터로 구성되는 제 1 비트 라인 등화 회로와, 상기 제 1 비트 라인 등화 회로와 동일하게 구성되고 상기 제 1, 제 2 트랜지스터 사이에 연결되어 인접한 다른 비트 라인 쌍을 등화시키는 제 2 비트 라인 등화 회로로 구성되고, 상기 제 1, 제 2 비트 라인 등화 회로의 제 1, 제 2, 제 3 트랜지스터의 게이트가 Y자 형태로 연결됨을 특징으로 한다.

Description

반도체 메모리 장치의 비트 라인 등화 회로 {Circuit for Bit Line Equalization of Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 트랜지스터의 효용폭(effective width)을 늘림으로써 등화(Equalization) 능력을 향상시키고 기준 전압 인가 부분을 액티브(active)하게 연결하여 공정을 용이하게 한 반도체 메모리 장치의 비트 라인 등화 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 메모리 셀의 데이터를 라이트(write)/ 리드(read)하기 위한 회로로서, 메모리 셀과, 다수의 워드 라인, 비트 라인 및 센스 앰프와 주변 부가 회로로 이루어져 있다.
상기 메모리 셀은 외부로부터 라이트(write)된 정보를 저장하는 장치로, 라이트된 메모리 셀의 정보를 유지하기 위해 리프레쉬(Refresh)라고 하는 주기적인 리라이트(rewrite) 동작이 필요하다.
비트 라인 쌍은 대기 상태(Standby mode)에서 동일한 전압으로 프리차지(precharge)되어 있다가 선택된 워드 라인의 전하가 비트 라인에 실리게 되고 비트 바 라인은 기준 비트 라인 전압을 유지한다.
센스 앰프는 상기 비트 라인 쌍(비트 라인과 비트 바 라인) 사이의 전위차를 증폭하고 센싱하여 데이터를 읽거나 쓰도록 한다. 이러한 동작이 끝나면 다음의 리드나 라이트 동작에 응답하여 비트 라인 쌍(비트 라인, 비트 바 라인)을 프리차지 시켜야 한다.
이렇게 비트 라인과 비트 바 라인을 기준 전압(Reference Voltage)으로 프리차지(precharge)시키는 것이 반도체 메모리 장치의 비트 라인 등화 회로(Bit Line Equalizaton Circuit)이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 메모리 장치의 비트 라인 등화 회로를 설명하면 다음과 같다.
도 1은 종래의 반도체 메모리 장치의 비트 라인 등화 회로를 나타낸 회로도이다.
도 1과 같이, 종래의 반도체 메모리 장치의 비트 라인 등화 회로는 비트 라인(BL)과 비트 바라인(/BL) 사이에 연결되는 3개 즉, 제 1, 제 2, 제 3 앤모스 트랜지스터(Q1, Q2, Q3)로 구성된다.
여기서 상기 제 1 앤모스 트랜지스터(Q1)의 드레인은 비트 라인(BL)에 연결되고, 상기 제 2 앤모스 트랜지스터(Q2)의 드레인은 비트 바라인(/BL)에 연결된다.
상기 제 1 앤모스 트랜지스터(Q1)의 소오스와 제 2 앤모스 트랜지스터(Q2)의 소오스는 연결되어 공통으로 기준 전압(VBLR)이 인가된다. 또한, 상기 제 1, 제 2 앤모스 트랜지스터(Q1, Q2)의 게이트도 공통으로 연결된다.
그리고 상기 제 3 앤모스 트랜지스터(Q3)의 소오스는 비트 라인(BL)에 연결되고 드레인은 비트 바 라인(/BL)에 연결된다.
상기 제 3 앤모스 트랜지스터(Q3)의 게이트는 제 1, 제 2 앤모스 트랜지스터(Q1, Q2)의 게이트에 연결되어 상기 제 1, 제 2, 제 3 앤모스 트랜지스터는 들어오는 등화 제어 신호(BLEQB)에 의해 제어된다.
도 2는 종래의 반도체 메모리 장치의 비트 라인 등화 회로를 실제 구현할 때의 레이 아웃도이다.
도 2와 같이, 종래의 반도체 메모리 장치의 비트 라인 등화 회로를 실제로 구현하면 제 1, 제 2, 제 3 앤모스 트랜지스터(Q1, Q2, Q3)의 게이트가 T자 형으로 연결되며, 상기 제 1, 제 2, 제 3 앤모스 트랜지스터(Q1, Q2, Q3)의 게이트가 연결된 부위는 근접 효과로 인하여 두껍게 형성된다.
여기서 근접 효과란 어떤 패턴을 웨이퍼에 형성할 때 인접한 다른 패턴의 영향으로 모양이 변형되는 것을 말한다. 이와 같이 근접 효과가 발생하게 되면 프리차지(precharge) 능력이 떨어진다.
한편, 종래의 반도체 메모리 장치의 비트 라인 등화 회로는 각각의 비트 라인 쌍이 분리되었기 때문에 각 비트 라인 쌍은 독립적으로 기준 전압이 인가되어 독립적으로 등화(Eualization)된다.
그러나, 상기와 같은 종래의 반도체 메모리 장치의 비트 라인 등화 회로는 다음과 같은 문제점이 있다.
첫째, 종래의 반도체 메모리 장치의 비트 라인 등화 회로의 3개의 트랜지스터의 게이트가 T자형으로 연결되는데, 상기 각 트랜지스터의 연결 부위, 즉 게이트 간의 근접 효과로 인하여 두껍게 형성되어 3개의 트랜지스터의 폭이 줄어듦으로서 프리차지 능력이 떨어진다.
일반적으로 근접 효과를 줄이려면 트랜지스터의 폭을 넓혀 설계하면 되지만, 반도체 소자의 공정은 점점 집적도가 높아지는 방향으로 진행되기 때문에, 상기와 같은 실제 설계에서 주어진 사이즈를 크게 하여 트랜지스터의 폭을 증가시키지는 않는다.
둘째, 각 비트 라인 쌍 간은 분리되어 있기 때문에 각각 독립적으로 등화됨으로서 기준 전압을 각각의 비트 라인 쌍에 따로 따로 연결해야 하기 때문에 공정이 복잡하다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 비트 라인 등화 트랜지스터의 효용폭을 늘림으로써 등화(Equalization) 능력을 향상시키고 기준 전압 인가 부분을 액티브 연결하여 공정을 용이하게 한 반도체 메모리 장치의 반도체 메모리 장치의 비트 라인 등화 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 장치의 비트 라인 등화 회로를 나타낸 회로도
도 2는 종래의 반도체 메모리 장치의 비트 라인 등화 회로를 나타낸 레이 아웃도
도 3은 본 발명의 반도체 메모리 장치의 비트 라인 등화 회로를 나타낸 레이 아웃도
도 4는 본 발명의 반도체 메모리 장치의 비트 라인 등화 회로를 나타낸 회로도
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 비트 라인 등화 회로는 다수의 메모리 셀의 데이터를 라이트(write)/리드(read) 하기 위한 회로로 구성된 반도체 메모리 장치의 비트 라인 등화 회로에 있어서, 비트 라인과 비트 바라인 사이에 직렬로 연결되어 프리차징 역할을 하는 제 1, 제 2 트랜지스터와 상기 제 1, 제 2 트랜지스터의 게이트에 공통으로 게이트가 연결되고 소오스와 드레인이 각각 비트 라인과 비트 바라인에 연결되어 이퀄라이징 역할을 하는 제 3 트랜지스터로 구성되는 제 1 비트 라인 등화 회로와, 상기 제 1 비트 라인 등화 회로와 동일하게 구성되고 상기 제 1, 제 2 트랜지스터 사이에 연결되어 인접한 다른 비트 라인 쌍을 등화시키는 제 2 비트 라인 등화 회로로 구성되고, 상기 제 1, 제 2 비트 라인 등화 회로의 제 1, 제 2, 제 3 트랜지스터의 게이트가 Y자 형태로 연결됨을 특징으로 한다.
본 발명의 반도체 메모리 장치의 비트 라인 등화 회로는 종래의 반도체 메모리 장치의 비트 라인 등화 회로에 상기 비트 라인 쌍과 인접한 다른 비트 라인 쌍의 등화를 위해 보조 비트 라인 등화 회로를 추가하여 구성한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 메모리 장치의 비트 라인 등화 회로를 설명하면 다음과 같다.
도 3은 본 발명의 반도체 메모리 장치의 비트 라인 등화 회로를 나타낸 레이아웃도이다.
도 4는 본 발명의 반도체 메모리 장치의 비트 라인 등화 회로를 나타낸 회로도이다.
도 4와 같이, 반도체 메모리 장치의 비트 라인 등화 회로과 보조 비트 라인 등화 회로는 비트 라인(BL)과 비트 바라인(/BL) 사이에 연결되는 3개 즉, 제 1, 제 2, 제 3 앤모스 트랜지스터(Q1, Q2, Q3)로 구성된다.
여기서 상기 제 1 앤모스 트랜지스터(Q1)의 드레인은 비트 라인(BL)에 연결되고 상기 제 2 앤모스 트랜지스터(Q2)의 드레인은 비트 바라인(/BL)에 연결된다.
상기 제 1, 제 2 앤모스 트랜지스터(Q1, Q2)의 소오스는 공통으로 기준 전압(VBLR)이 인가되며, 또한 상기 제 1, 제 2 앤모스 트랜지스터(Q1, Q2)의 게이트는 공통으로 연결된다. 상기 공통 소오스에 기준 전압(VBLR)을 인가할 때는 인접한 타 비트 라인 쌍에도 동시에 기준 전압이 인가되도록 한다.
그리고 상기 제 3 앤모스 트랜지스터(Q3)의 소오스와 드레인은 각각 비트 라인(BL)과 비트 바라인(/BL)에 연결되며 게이트는 제 1, 제 2 앤모스 트랜지스터(Q1, Q2)의 게이트와 공통적으로 연결된다.
상기 제 1, 제 2, 제 3 앤모스 트랜지스터(Q1, Q2, Q3)의 게이트에는 등화 제어 신호(BLEQB)가 인가되어 제어한다.
여기서 상기 제 1, 제 2 앤모스 트랜지스터(Q1, Q2)는 비트 라인 등화 회로 중 한 개의 비트 라인 등화 회로는 프리차징(precharging) 역할을 수행하고, 상기 제 3 앤모스 트랜지스터(Q3)는 이퀄라이징(equalizing) 역할을 수행한다.
상기 제 3 앤모스 트랜지스터(Q3)는 비트 라인(BL)과 비트 바라인(/BL)을 등전위로 만드는 역할을 하고, 상기 제 1, 제 2 앤모스 트랜지스터(Q1, Q2)는 비트 라인(BL)과 비트 바라인(/BL)을 기준 전압(VBLR) 레벨로 만드는 역할을 하여 결국 비트 라인 쌍을 등화시킨다.
반복되는 비트 라인 쌍에 연결된 비트 라인 등화 회로는 같은 VLBR과 BLEQB 신호를 사용하기 때문에 같은 매트 위에 모든 비트 라인 쌍은 동시에 프리차징된다.
즉, 본 발명은 제 1, 제 2 앤모스 트랜지스터(Q1)의 공통적인 소오스에 기준 전압 인가시 한 개의 비트 라인 쌍을 등화시키는 비트 라인 등화 회로와, 상기 비트 라인 등화 회로와 동일한 구성을 취하며 인접한 다른 비트 라인 쌍을 등화시키는 보조 비트 라인 등화 회로와 액티브 연결을 하여 기준 전압을 공통으로 연결한다. 회로 전체에서는 각각의 비트 라인 등화 회로에 기준 전압이 액티브 연결로 공통으로 인가된다.
본 발명의 비트 라인 등화 회로에서는 도 3과 같이, 상기 제 1, 제 2, 제 3 트랜지스터(Q1, Q2, Q3)의 게이트간의 연결 부위는 Y형으로 연결하여 종래와 같은 면적임에도 각각의 트랜지스터의 효용 폭(effective width)을 크게 된다.
따라서 이러한 효용 폭이 전체 회로에서 확보되면 반도체 메모리 장치의 전체적인 프리차징(precharging) 및 이퀄라이징(equalizing) 능력은 향상되게 된다.
즉, 본 발명은 칩 면적을 늘리지 않고 비트 라인 이퀄라이징 트랜지스터의 능력을 향상시키기 위해서 기준 전압이 연결되는 소스를 액티브로 연결하여 트랜지스터의 효용 폭(effective width)을 늘려주고 소스 콘택(source contact)을 공유함으로 공정상의 콘택 불량이 있어도 문제가 없이 동작하게 된다.
상기와 같은 본 발명의 반도체 메모리 장치의 비트 라인 등화 회로는 다음과 같은 효과가 있다.
첫째, 비트 라인 프리차지 속도가 개선된다. 보조 비트 라인 등화 트랜지스터의 크기만큼 비트 라인 등화 트랜지스터의 효용 폭(effective width)이 증가하는 효과가 있어 비트 라인을 기준 전압으로 등화(equalization)시키는 속도가 빨라진다. SDRAM(Synchronous Dynamic RAM)과 같은 반도체 메모리 장치의 경우를 예로 들면, tRP(RAS Precharge time) 개선 효과가 있다.
둘째, Y형의 게이트는 T 형의 게이트보다 연결부위의 각이 커서 근접 효과가 줄어든다. 따라서, T형을 사용했을 때 근접 효과로 나타나는 연결부위가 두터워지는 현상을 막을 수 있어 공정의 용이성을 확보할 수 있다.
따라서 칩 면적의 손실 없이 프리차지 능력을 향상시킬 수 있고 레이 아웃 형태 개선으로 공정 용이성을 확보할 수 있다.

Claims (3)

  1. 다수의 메모리 셀의 데이터를 라이트(write)/리드(read) 하기 위한 회로로 구성된 반도체 메모리 장치의 비트 라인 등화 회로에 있어서,
    비트 라인과 비트 바라인 사이에 직렬로 연결되어 프리차징 역할을 하는 제 1, 제 2 트랜지스터와 상기 제 1, 제 2 트랜지스터의 게이트에 공통으로 게이트가 연결되고 소오스와 드레인이 각각 비트 라인과 비트 바라인에 연결되어 이퀄라이징 역할을 하는 제 3 트랜지스터로 구성되는 제 1 비트 라인 등화 회로와,
    상기 제 1 비트 라인 등화 회로와 동일하게 구성되고 상기 제 1, 제 2 트랜지스터 사이에 연결되어 인접한 다른 비트 라인 쌍을 등화시키는 제 2 비트 라인 등화 회로로 구성되고,
    상기 제 1, 제 2 비트 라인 등화 회로의 제 1, 제 2, 제 3 트랜지스터의 게이트가 Y자 형태로 연결하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 등화 회로.
  2. 제 1 항에 있어서, 상기 제 1, 제 2 비트 라인 등화 회로는 소스를 액티브로 공유하여 연결됨을 특징으로 하는 반도체 메모리 장치의 비트 라인 등화 회로.
  3. 제 1 항에 있어서, 상기 제 1, 제 2 비트 라인 등화 회로를 구성하는 제 1, 제 2 트랜지스터 사이에 기준 전압이 인가되는 것을 특징으로 하는 반도체 메모리장치의 비트 라인 등화 회로.
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