CN115910150A - 位线感测放大器和半导体存储器装置 - Google Patents

位线感测放大器和半导体存储器装置 Download PDF

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徐宁焄
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Abstract

提供了位线感测放大器和半导体存储器装置。所述位线感测放大器包括：多个半导体器件，包括并排设置的感测晶体管和选择晶体管，并且所述多个半导体器件被配置为感测位线和互补位线的电压变化；和布线图案，连接到所述多个半导体器件中的至少一个。感测晶体管共享源电极。选择晶体管可被控制为互补地导通和截止。布线图案包括：第一布线图案，电连接感测晶体管的栅电极和选择晶体管的漏电极；和第二布线图案，电连接感测晶体管的栅电极和另一感测晶体管的漏电极。

Description

位线感测放大器和半导体存储器装置
本申请要求于2021年8月27日在韩国知识产权局提交的第10-2021-0114140号韩国专利申请的权益，所述韩国专利申请的全部公开出于所有目的通过引用包含于此。
技术领域
实施例涉及位线感测放大器和包括位线感测放大器的半导体存储器装置。
背景技术
半导体存储器装置可被分为易失性存储器装置和非易失性存储器装置。在易失性存储器装置中，当电源被切断时，存储的数据可能丢失，并且易失性存储器装置的示例包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
发明内容
根据实施例，一种位线感测放大器包括：多个第一半导体器件，包括在第一方向上并排设置的多个感测晶体管和多个选择晶体管，并且所述多个第一半导体器件感测位线和互补位线的电压变化；和多个布线图案，设置在所述多个第一半导体器件上，以在第一方向上延伸并电连接到所述多个第一半导体器件中的至少一个。所述多个感测晶体管包括共享源电极的第一晶体管、第二晶体管和第三晶体管，所述多个选择晶体管包括被控制为互补地导通和截止的第一选择晶体管和第二选择晶体管，并且所述多个布线图案包括第一布线图案和第二布线图案，第一布线图案电连接第一晶体管的栅电极、第三晶体管的栅电极、第一选择晶体管的漏电极和第二选择晶体管的漏电极，第二布线图案电连接第二晶体管的栅电极和第三晶体管的漏电极。
根据实施例，一种位线感测放大器包括：感测放大单元，感测位线与互补位线之间的电压差，并且基于感测的电压差调整感测位线的电压和互补感测位线的电压；隔离单元，包括第一隔离晶体管和第二隔离晶体管，第一隔离晶体管连接到位线和感测位线并通过隔离信号控制，第二隔离晶体管连接在互补位线与互补感测位线之间并通过隔离信号控制；偏移消除单元，包括连接在互补位线与感测位线之间并通过偏移消除信号控制的偏移消除晶体管；和晶体管选择单元，包括第一选择晶体管和第二选择晶体管，第一选择晶体管和第二选择晶体管连接到互补感测位线并通过感测放大器选择信号被控制为互补地导通和截止。感测放大单元包括：第一晶体管，连接到第一选择晶体管并通过互补感测位线的电压变化而被控制；和第二晶体管，连接到第二选择晶体管并通过感测位线的电压变化而被控制。
根据实施例，一种半导体存储器装置包括：多个存储器块，每个存储器块包括至少一个存储器单元；多个第一感测放大器块，在所述多个存储器块之间，每个第一感测放大器块包含包括连接到第一位线和第一互补位线的多个晶体管的位线感测放大器；和多个第二感测放大器块，电连接到所述多个存储器块之中的最外面的存储器块，并且每个第二感测放大器块包含包括连接到第二位线和第二互补位线的多个晶体管的位线感测放大器。包括在所述多个第一感测放大器块和所述多个第二感测放大器块中的每个中的位线感测放大器感测与各个位线感测放大器对应的位线的电压变化，并且基于感测的电压变化来调整感测位线和互补感测位线的电压。包括在所述多个第二感测放大器块中的所述多个晶体管包括：第一选择晶体管和第二选择晶体管，并联连接到互补感测位线；第一晶体管，连接到第一选择晶体管并通过互补感测位线的电压变化而被控制；和第二晶体管，连接到第二选择晶体管并通过感测位线的电压变化而被控制。
附图说明
通过参照附图详细描述示例实施例，对于本领域技术人员来说特征将变得清楚，其中：
图1是根据示例实施例的半导体存储器装置的示意性框图；
图2是示出根据示例实施例的位线感测放大器的位线电压感测操作的示图；
图3是示出根据示例实施例的包括在半导体存储器装置中的位线感测放大器的示图；
图4是根据示例实施例的位线感测放大器的电路图；
图5至图7是示出根据示例实施例的位线感测放大器的布局的示图；
图8至图10是示出根据示例实施例的位线感测放大器的操作的示图；
图11是示出根据示例实施例的位线感测放大器的操作的示图；以及
图12是示出根据示例实施例的包括半导体存储器装置的存储器模块的视图。
具体实施方式
图1是根据示例实施例的半导体存储器装置的示意性框图。
参照图1，根据示例实施例的半导体存储器装置10可以是基于半导体器件的存储装置。例如，半导体存储器装置10可以是易失性存储器(诸如，动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率SDRAM(DDR SDRAM)、低功率双倍数据速率SDRAM(LPDDRSDRAM)、图形双倍数据速率SDRAM(GDDR SDRAM)、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、晶闸管RAM(TRAM)等)。
半导体存储器装置10可响应于从外部装置(例如，存储器控制器)接收的命令CMD、地址ADDR和控制信号CTRL而输出数据DATA。半导体存储器装置10可包括存储器单元阵列11、控制逻辑12、行解码器13、列解码器14、位线感测放大单元(S/A)15和输入/输出(I/O)缓冲器16。半导体存储器装置10还可包括用于操作的附加组件。
存储器单元阵列11可包括沿多个行和多个列以矩阵形式布置的多个存储器单元。存储器单元阵列11可包括连接到多个存储器单元的多条字线WL和多条位线BL。
包括在存储器单元阵列11中的多个存储器单元可通过多条字线WL连接到行解码器13，并且可通过多条位线BL连接到列解码器14。在根据示例实施例的半导体存储器装置10中，存储器单元阵列11可包括多个存储器块，存储器块包括多个存储器单元。
控制逻辑12可基于从外部装置(例如，存储器控制器)接收的命令CMD、地址ADDR和控制信号CTRL，输出用于执行将数据写入存储器单元阵列11或从存储器单元阵列11读取数据的操作的各种控制信号。
命令CMD可包括激活命令、读取命令、写入命令、预充电命令等。地址ADDR可包括行地址X-ADDR和列地址Y-ADDR。控制信号CTRL可包括写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等。控制逻辑12可控制半导体存储器装置10中的各种整体操作。
从控制逻辑12输出的各种控制信号可被提供给行解码器13、列解码器14和位线感测放大单元15。作为示例，控制逻辑12可将行地址X-ADDR提供给行解码器13，并且可将列地址Y-ADDR提供给列解码器14。此外，控制逻辑12可将感测控制信号CTRL_SA提供给位线感测放大单元15。控制逻辑12还可将其他控制信号提供给输入/输出缓冲器16和未示出的其他组件。
行解码器13可接收行地址X-ADDR，以选择连接到存储器单元阵列11的多条字线WL中的任意一条。行解码器13可选择与接收的行地址X-ADDR对应的任意一条字线，并且响应于控制信号将字线电压施加到多条字线WL中的每条以激活选择的字线。
列解码器14可接收存储器单元阵列11的列地址Y-ADDR，以从连接到存储器单元阵列11的多条位线BL之中选择预定位线。列解码器14可选择与接收的列地址Y-ADDR对应的任意一条位线，并且可响应于控制信号而激活选择的位线。
位线感测放大单元15可连接到与存储器单元阵列11连接的多条位线BL。位线感测放大单元15可感测多条位线BL之中的选择的位线的电压变化，并且对感测的电压变化进行放大和输出。在一个示例中，位线感测放大单元15可通过数据线DL连接到列解码器14。
输入/输出缓冲器16可将“基于由位线感测放大单元15放大的电压”输出的数据DATA输出到外部。
在根据示例实施例的半导体存储器装置中，位线感测放大单元15可包括多个感测放大器块，感测放大器块包括位线感测放大器。包括在多个感测放大器块中的每个中的位线感测放大器可从控制逻辑12或外部装置接收隔离信号、偏移消除信号、晶体管选择信号等。位线感测放大器可根据隔离信号和偏移消除信号来执行偏移消除操作和预感测操作，并且可根据晶体管选择信号来选择性地导通感测晶体管。
在根据示例实施例的半导体存储器装置中，偏移可指示构成位线感测放大器的半导体器件之间的特性(例如，阈值电压)的差异。
根据导通的感测晶体管，位线感测放大器可作为差分放大器或锁存电路进行操作。
图2是示出根据示例实施例的位线感测放大器的位线电压感测操作的示图。
参照图1和图2，包括在半导体存储器装置10的存储器单元阵列11中的存储器单元MC可包括单元晶体管CT和单元电容器CC。单元晶体管CT可连接在位线BL与单元电容器CC之间。单元晶体管CT的栅电极可连接到字线WL。根据示例实施例的半导体存储器装置10可基于包括在存储器单元MC中的单元电容器CC的电荷量而执行读取操作或刷新操作。
可用预充电电压VPRE对连接到存储器单元MC的位线BL进行预充电。此后，当字线WL被激活时，电荷共享可在位线BL(其用预充电电压VPRE进行充电)的电荷与单元电容器CC的电荷之间被生成。由于电荷共享，位线BL的电压可从预充电电压VPRE增加或减少电压变化量ΔV。根据示例实施例的位线感测放大器(BLSA)100可感测位线BL电压的电压变化量ΔV，并且放大感测的电压变化量。
通常，如果电压变化量ΔV是预定电平或以下，则位线感测放大器100可检测不到电压变化量ΔV。此外，与预充电电压VPRE相比较，电压变化量ΔV可能小，使得位线感测放大器100的操作可能受到噪声的影响。
根据示例实施例，位线感测放大器100可通过使用隔离信号和偏移消除信号执行偏移消除操作和预感测操作，来降低位线结合噪声和位线感测放大器偏移噪声。隔离信号和偏移消除信号可控制包括在位线感测放大器中的多个晶体管。
例如，当隔离晶体管(根据隔离信号的控制进行操作)截止并且偏移消除晶体管(根据偏移消除信号进行操作)导通时，位线感测放大器可执行偏移消除操作。另一方面，当隔离晶体管和偏移消除晶体管两者截止时，位线感测放大器可执行预感测操作。
图3是示出根据示例实施例的包括在半导体存储器装置中的位线感测放大器的示图。
参照图3，根据示例实施例的半导体存储器装置20可包括多个存储器块21和多个感测放大器块22。多个存储器块21和多个感测放大器块22可彼此交替地设置。
多个存储器块21中的每个可包括至少一个存储器单元。
多个感测放大器块22中的每个可包括位线感测放大器，位线感测放大器检测与每个位线感测放大器对应的位线的电压变化，并且对感测的电压变化进行放大和输出。
多个感测放大器块22可包括多个第一感测放大器块(BLSA1)22a和多个第二感测放大器块(BLSA2)22b，多个第一感测放大器块(BLSA1)22a设置在多个存储器块21之间，多个第二感测放大器块(BLSA2)22b可设置在多个存储器块21的边缘处。
在根据示例实施例的半导体存储器装置20中，多个第一感测放大器块22a和多个第二感测放大器块22b可具有不同的结构。
在根据示例实施例的半导体存储器装置20中，位线感测放大器的两个输入端子可分别连接到位线BL和互补位线BLB。例如，位线BL可提供通过读取操作获得的数据，并且互补位线BLB可用于生成参考电压。在具有图3中示出的结构的半导体存储器装置20中，在位线BL与互补位线BLB之间可存在电容不平衡，并且如果位线BL的电容和互补位线BLB的电容彼此不同，则位线感测放大器的感测灵敏度可由于负载不匹配而降低。因此，感测操作不会被正常地执行。位线BL与互补位线BLB之间的电容不平衡可被包括在位线感测放大器的偏移噪声中，并且电容不平衡可通过位线感测放大器的偏移消除操作在一定程度上被补偿。然而，在第二感测放大器块22b连接到多个存储器块21之中的最外面的存储器块的情况下，仅通过偏移消除操作可能难以解决电容不平衡。
关于上文，一般来说，为了防止位线BL与互补位线BLB之间的电容不平衡，可考虑在半导体存储器装置中包括的多个存储器块的边缘处设置虚设存储器块和/或电容器块的方法。例如，虚设存储器块和/或电容器块中的每个可连接到相邻的位线感测放大器以补偿电容不平衡。然而，在这种情况下，为防止电容不平衡而添加的虚设存储器块和/或电容器块会增大半导体存储器装置的尺寸。因此，虚设存储器块和/或电容器块会降低半导体存储器装置的集成度。
根据示例实施例的半导体存储器装置20可包括多个第二感测放大器块22b，多个第二感测放大器块22b包括具有与包括在多个第一感测放大器块22a中的位线感测放大器的结构不同的结构的位线感测放大器。在一个示例中，包括在多个第一感测放大器块22a中的每个中的多个晶体管的数量可与包括在多个第二感测放大器块22b中的每个中的多个晶体管的数量不同。例如，“用于实现包括在多个第二感测放大器块22b中的位线感测放大器的晶体管的数量”可大于“用于实现包括在多个第一感测放大器块22a中的位线感测放大器的晶体管的数量”。
除了包括在多个第一感测放大器块22a中的位线感测放大器的配置之外，包括在多个第二感测放大器块22b中的位线感测放大器还可包括互补地导通和截止的选择晶体管以及连接到选择晶体管的感测晶体管。包括在多个第二感测放大器块22b中的位线感测放大器可根据操作周期选择性地操作为差分放大器和锁存电路，从而在没有虚设存储器块和/或电容器块的情况下执行正常感测操作。
因此，在根据示例实施例的半导体存储器装置20中，多个存储器块21之中的最外面的存储器块可包括存储数据的存储器单元，即，多个存储器块21之中的最外面的存储器块可以不是虚设存储器块。第二感测放大器块22b可被设置在最外面的存储器块的边缘处。因此，根据示例实施例的半导体存储器装置20可缓解或避免由于解决电容不平衡而可能发生的尺寸增大。
关于上文，一般来说，如果晶体管被添加到包括在多个内部感测放大器块(例如，与第一感测放大器块22a对应)中的位线感测放大器，则用于连接晶体管的布线图案的数量可增加。因此，在与布线图案在布局上延伸的方向垂直的方向上，其中形成有包括在多个外部感测放大器块(例如，与第二感测放大器块22b对应)中的位线感测放大器的区域的宽度可增大，或者布线图案的宽度可减小。这样的工艺中的变化会增加半导体存储器装置的工艺复杂性。
在根据示例实施例的半导体存储器装置20的情况下，包括在多个第二感测放大器块22b中的位线感测放大器可被设计为使得选择晶体管(用于选择差分放大器和锁存电路中的一个)和感测晶体管(实现差分放大器和锁存电路)通过一个布线图案连接。因此，在布局上，可在不增加其中形成有包括在多个第二感测放大器块22b中的位线感测放大器的区域的宽度的情况下，实现包括在多个第二感测放大器块22b中的位线感测放大器。
详细地，“在布局上其中形成有包括在多个第二感测放大器块22b中的位线感测放大器的区域在一个方向上的宽度”可与“其中形成有包括在多个第一感测放大器块22a中的位线感测放大器的区域在同一个方向上的宽度相同”。
然而，根据另一示例实施例，“在布局上其中形成有包括在多个第二感测放大器块22b中的位线感测放大器的区域在一个方向上的宽度”可与“其中形成有包括在多个第一感测放大器块22a中的位线感测放大器的区域在一个方向上的宽度”不同。
图4是根据示例实施例的位线感测放大器的电路图。
参照图4，位线感测放大器200的电路图可对应于结合图3描述的半导体存储器装置20中的多个第二感测放大器块22b中的每个中包括的位线感测放大器的电路图。
参照图4，根据示例实施例的位线感测放大器200可包括感测放大单元210、隔离单元220、偏移消除单元230和晶体管选择单元240。
隔离单元220可包括第一隔离晶体管221和第二隔离晶体管222，第一隔离晶体管221连接在位线BL与感测位线SBL之间，第二隔离晶体管222连接在互补位线BLB与互补感测位线SBLB之间。第一隔离晶体管221和第二隔离晶体管222可通过隔离信号ISO控制。例如，第一隔离晶体管221的两个电极可分别连接到位线BL和感测位线SBL，并且隔离信号ISO可被施加到第一隔离晶体管221的栅电极。类似地，第二隔离晶体管222的两个电极可分别连接到互补位线BLB和互补感测位线SBLB，并且隔离信号ISO可被施加到第二隔离晶体管222的栅电极。
偏移消除单元230可包括连接在互补位线BLB与感测位线SBL之间并通过偏移消除信号OC控制的偏移消除晶体管231。偏移消除晶体管231的两个电极可分别连接到互补位线BLB和感测位线SBL。偏移消除信号OC可被施加到偏移消除晶体管231的栅电极。
在图4中，第一隔离晶体管221、第二隔离晶体管222和偏移消除晶体管231全部被示出为N沟道金属氧化物半导体(NMOS)晶体管，但是例如第一隔离晶体管221、第二隔离晶体管222和偏移消除晶体管231可以是被实现为P沟道金属氧化物半导体(PMOS)晶体管等的开关装置。
感测放大单元210可连接在感测位线SBL与互补感测位线SBLB之间，并且可包括多个感测晶体管211、212、213、214和215，多个感测晶体管211、212、213、214和215根据第一控制信号LA和第二控制信号LAB对位线BL与互补位线BLB之间的电压差进行感测和放大。
在根据示例实施例的位线感测放大器200中，包括在感测放大单元210中的多个感测晶体管211、212、213、214和215可包括第一晶体管211、第二晶体管212、第三晶体管213、第四晶体管214和第五晶体管215。第一晶体管211、第二晶体管212和第三晶体管213可以是PMOS晶体管，第四晶体管214和第五晶体管215可以是NMOS晶体管。
晶体管选择单元240可包括并联连接到互补感测位线并通过感测放大器选择信号SW1和SW2控制的第一选择晶体管241和第二选择晶体管242。第一选择晶体管241和第二选择晶体管242可以是PMOS晶体管。第一选择晶体管241和第二选择晶体管242可被控制为互补地导通和截止。例如，第二选择晶体管242可在第一选择晶体管241导通时截止，第二选择晶体管242可在第一选择晶体管241截止时导通。
多个感测晶体管211、212、213、214和215中的第一晶体管211和第二晶体管212可分别串联连接到第一选择晶体管241和第二选择晶体管242。因此，互补地导通/截止的第一选择晶体管241和第二选择晶体管242可选择在位线感测放大器200中执行操作的晶体管。
可通过连接到第一晶体管211的栅电极的互补感测位线SBLB的电压变化来控制第一晶体管211。
可通过连接到第二晶体管212的栅电极的感测位线SBL的电压变化来控制第二晶体管212。
第一晶体管211和第二晶体管212可共享被施加第一控制信号LA的第一节点。
第三晶体管213可连接在感测位线SBL与被施加第一控制信号LA的第一节点之间。第三晶体管213的栅电极可连接到互补感测位线SBLB。可通过互补感测位线SBLB的电压变化来控制第三晶体管213。
第四晶体管214可连接在互补感测位线SBLB与被施加第二控制信号LAB的第二节点之间。第四晶体管214的栅电极可连接到位线BL。可通过位线BL的电压变化来控制第四晶体管214。
第五晶体管215可连接在感测位线SBL与被施加第二控制信号LAB的第二节点之间。第五晶体管215的栅电极可连接到互补位线BLB。可通过互补位线BLB的电压变化来控制第五晶体管215。
图5至图7是示出根据示例实施例的位线感测放大器的布局的示图。
图5至图7示出根据示例实施例的位线感测放大器300的布局。图5示出有源区域ACT、栅极区域GT和多个接触件CNT，图6示出多个布线图案ML(代替栅极区域GT)。图7示出栅极区域GT和多个布线图案ML两者，以示出多个半导体器件之间的连接关系。
参照图5至图7，根据示例实施例的位线感测放大器300可由设置在第一方向(例如，X方向)和与第一方向垂直的第二方向(例如，Y方向)上的多个半导体器件来实现。
参照图5，多个半导体器件可包括多个第一半导体器件，并且可包括相对于参考线A与多个第一半导体器件对称设置的第二半导体器件。其中设置有多个第一半导体器件的区域可被定义为第一区域A1。其中设置有多个第二半导体器件的区域可被定义为第二区域A2。第二区域A2可在第二方向上被设置在第一区域A1的一侧上。
在下文中，为了简便，将基于设置在第一区域A1中的多个第一半导体器件的特性来描述半导体器件的特性。
设置在第一区域A1中的多个第一半导体器件可包括多个感测晶体管311a、312a、313a、314a和315a以及多个选择晶体管341和342。多个第一半导体器件还可包括第一隔离晶体管321、第二隔离晶体管322和偏移消除晶体管331。多个第一半导体器件可在第一方向上被并排设置，并且可对位线与互补位线之间的电压差进行感测和放大。
多个第一半导体器件可与图4中示出的位线感测放大器200的各个器件对应。例如，多个感测晶体管311a、312a、313a、314a和315a可分别与第一晶体管至第五晶体管211、212、213、214和215对应，并且多个选择晶体管341和342可分别与第一选择晶体管241和第二选择晶体管242对应。类似地，第一隔离晶体管321、第二隔离晶体管322和偏移消除晶体管331可与图4的位线感测放大器200中示出的晶体管221、222和231对应。
在根据示例实施例的位线感测放大器300中，在多个感测晶体管之中，第一晶体管311a、第二晶体管312a和第三晶体管313a可共享源电极。
第一选择晶体管341和第二选择晶体管342可被控制为互补地导通和截止。
参照图5，设置在第一区域A1和第二区域A2中的多个半导体器件可通过形成为彼此相交的有源区域ACT和栅极区域GT而被实现。图5中示出的符号被指示在多个半导体器件中的每个的栅极区域GT上，但是可能不表示栅极区域GT本身，而是可表示由栅极区域GT和其周围的有源区域ACT实现的晶体管。
第一晶体管至第三晶体管311a、312a和313a可以是PMOS晶体管。第四晶体管314a和第五晶体管315a可以是NMOS晶体管。因此，实现第一晶体管至第三晶体管311a、312a和313a的有源区域ACT可掺杂有P型杂质，实现第四晶体管314a和第五晶体管315a的有源区域ACT可掺杂有N型杂质。
在根据示例实施例的位线感测放大器300中，多个感测晶体管311a、312a、313a、314a和315a的栅电极中的每个可在第一方向上延伸。另一方面，多个选择晶体管341和342、第一隔离晶体管321、第二隔离晶体管322以及偏移消除晶体管331的栅电极中的每个可在第二方向上延伸。形成有多个感测晶体管311a、312a、313a、314a、315a的方向可与形成有多个选择晶体管341和342的方向正交。
多个选择晶体管341和342的栅电极可形成在第一区域A1和第二区域A2上方。然而，形成在第一区域A1中的多个感测晶体管311a、312a、313a、314a和315a的栅电极和形成在第二区域A2中的多个感测晶体管311b、312b、313b、314b和315b的栅电极可分别地单独形成。
多个感测晶体管311a、312a、313a、314a、315a、311b、312b、313b、314b和315b的有源电极可在第一区域A1和第二区域A2的边界彼此相邻地形成。多个选择晶体管341和342的有源电极可形成为在第一区域A1和第二区域A2中彼此分离。
参照图6，多个布线图案ML可形成为在多个半导体器件上在第一方向(例如，X方向)上延伸。然而，图6中示出的多个布线图案ML的形状可相对于示出的示例而变化，并且多个布线图案ML可不彼此完全平行。
在根据示例实施例的位线感测放大器300中，多个布线图案ML可包括第一布线图案ML1、第二布线图案ML2和其他布线图案。多个布线图案ML可电连接到多个半导体器件中的至少一个。
在第一区域A1和第二区域A2中，在第二方向(例如，Y方向)上布置的多个布线图案的数量可以是7或更少。
因此，可在不增大布局上的第二方向上的宽度B的情况下，实现根据示例实施例的包括比一般位线感测放大器更多数量的晶体管的位线感测放大器300。
参照图7，在根据示例实施例的位线感测放大器300中，第一布线图案ML1可电连接第一晶体管311a的栅电极、第三晶体管313a的栅电极、第一选择晶体管341的漏电极和第二选择晶体管342的漏电极。第二布线图案ML2可电连接第二晶体管312a的栅电极和第三晶体管313a的漏电极。
为了设置第一布线图案ML1和第二布线图案ML2，第一晶体管311a和第一选择晶体管341可在第一方向(例如，X方向)上彼此最靠近地设置。另一方面，第二晶体管312a和第二选择晶体管342可在第一方向上彼此靠近地(例如，最靠近地)设置。
包括在位线感测放大器300中的第四晶体管314a具有电连接到第一布线图案ML1的电极，并且可通过位线的电压变化来控制。第五晶体管315a具有电连接到第二布线图案ML2的电极，并且可通过互补位线的电压变化来控制。
包括在位线感测放大器300中的第一隔离晶体管321可连接在位线与第二布线图案ML2之间。第二隔离晶体管322可连接在互补位线与第一布线图案ML1之间。偏移消除晶体管331可连接在互补位线与第二布线图案ML2之间。
第一布线图案ML1可与互补感测位线对应。第二布线图案ML2可与感测位线对应。然而，图5至图7中示出的位线感测放大器300的布局仅是示例，并且位线感测放大器300可根据示例实施例以各种形式被设计。
图8至图10是示出根据示例实施例的位线感测放大器的操作的示图。
图8是示出在执行偏移消除操作时被激活的位线感测放大器200的电路图。图9是示出在执行预感测操作时被激活的位线感测放大器200的电路图。图10是示出在执行恢复操作时被激活的位线感测放大器200的电路图。
根据示例实施例的位线感测放大器200可顺序地执行预充电操作、偏移消除操作、电荷共享操作、预感测操作和恢复操作，以执行读取操作或刷新操作。
预充电操作可以是在执行读取操作或刷新操作之前的准备操作。在预充电操作期间，位线感测放大器200可用预充电电压VPRE对位线BL、互补位线BLB、感测位线SBL和互补感测位线SBLB进行预充电。
当位线感测放大器200执行预充电操作时，隔离信号ISO和偏移消除信号OC可以是逻辑高。因此，第一隔离晶体管221、第二隔离晶体管222和偏移消除晶体管231可全部导通。因此，位线BL、互补位线BLB、感测位线SBL和互补感测位线SBLB可通过一个节点连接，并且可用预充电电压VPRE进行充电。在这种情况下，第一控制信号LA和第二控制信号LAB可被充电到预充电电压VPRE。
参照图8，位线感测放大器200可在完成预充电操作之后执行偏移消除操作。例如，在偏移消除操作期间，隔离信号ISO可具有逻辑低电平，偏移消除信号OC可具有逻辑高电平。因此，第一隔离晶体管221和第二隔离晶体管222可截止，偏移消除晶体管231可导通。
在偏移消除操作期间，第一控制信号LA可以是第一电源电压，第二控制信号LAB可以是第二电源电压。例如，第一电源电压可以是供应到存储器单元阵列的内部电源电压，第二电源电压可以是地电压。
在位线感测放大器200中，由于诸如工艺变化和温度的因素，第一晶体管211的阈值电压和第三晶体管213的阈值电压以及第四晶体管214的阈值电压和第五晶体管215的阈值电压可彼此不同。根据示例实施例的位线感测放大器200可通过偏移消除操作来补偿由于晶体管的阈值电压的差而产生的偏移噪声。
例如，由于晶体管之间的阈值电压差，在位线感测放大器200的位线BL与互补位线BLB之间会出现预定电压差。该预定电压差可根据偏移噪声被解释为偏移电压，并且位线感测放大器200可通过在偏移消除操作中预先检测偏移电压来补偿偏移噪声。
参照图9，位线感测放大器200可在完成偏移消除操作之后执行电荷共享操作和预感测操作。
当电荷共享操作和预感测操作被执行时，隔离信号ISO和偏移消除信号OC两者可以是逻辑低，使得第一隔离晶体管221、第二隔离晶体管222和偏移消除晶体管231全部可截止。
在电荷共享操作期间，连接到存储器单元的字线WL被激活，并且在存储在存储器单元的单元电容器中的电荷与存储在位线BL中的电荷之间可发生电荷共享。
例如，当数据“1”被存储在存储器单元中时，位线BL的电压电平可由于电荷共享操作而增大预定电平。相反，当数据“0”被存储在存储器单元中时，位线BL的电压电平可由于电荷共享操作而下降预定电平。详细地，位线BL的电压可通过电荷共享操作根据被存储在存储器单元中的数据而增大或减小预定电平ΔV。
另一方面，在电荷共享操作期间，第一控制信号LA和第二控制信号LAB可转变为预充电电压VPRE。在预感测操作中(在完成电荷共享操作之后)，第一控制信号LA可转变回内部电源电压，并且第二控制信号LAB也可转变回地电压。
因此，根据示例实施例的位线感测放大器200在执行预感测操作的同时基于位线BL与互补位线BLB之间的电压差来调整感测位线SBL的电压和互补感测位线SBLB的电压。可将互补感测位线SBLB的电压中的每个充电到内部电源电压或放电到地电压。
例如，当数据“1”被存储在存储器单元中时，感测位线SBL的电压电平可通过预感测操作增大到内部电源电压，互补感测位线SBLB的电压电平可被下降到地电压。相反，当数据“0”被存储在存储器单元中时，感测位线SBL的电压电平可由于预感测操作而下降到地电压，互补感测位线SBLB的电压电平可上升到内部电源电压电平。
在预感测操作期间，当第一隔离晶体管221、第二隔离晶体管222和偏移消除晶体管231截止时，位线BL和互补位线BLB以及感测位线SBL和互补感测位线SBLB可被彼此阻断。
一同参照图8和图9，位线感测放大器200可在执行偏移消除操作、电荷共享操作和预感测操作的同时导通第一选择晶体管241(其连接到第一晶体管211)，并且可截止第二选择晶体管242(其连接到第二晶体管212)。因此，位线感测放大器200可作为差分放大器进行操作。
参照图10，在完成预感测操作之后，根据示例实施例的位线感测放大器200可执行恢复操作。例如，在恢复操作期间，隔离信号ISO可以是逻辑高，偏移消除信号OC可以是逻辑低。
因此，第一隔离晶体管221和第二隔离晶体管222可导通，偏移消除晶体管231可截止。当第一隔离晶体管221导通时，位线BL和感测位线SBL可连接，并且当第二隔离晶体管222导通时，互补位线BLB和互补感测位线SBLB可连接。位线BL的电压电平可增大或减小到感测位线SBL的电压电平，互补位线BLB的电压电平可增大或减小到互补感测位线SBLB的电压电平。
另一方面，位线感测放大器200可在执行恢复操作的同时截止连接到第一晶体管211的第一选择晶体管241，并且可导通连接到第二晶体管212的第二选择晶体管242。换言之，感测放大器选择信号SW2可被配置为：在偏移消除晶体管231截止并且第一隔离晶体管221和第二隔离晶体管222导通时，导通第二选择晶体管242。因此，位线感测放大器200可作为锁存电路进行操作。
位线感测放大器200的感测位线SBL和互补感测位线SBLB可在预感测操作之后连接到数据线，并且可通过数据线将数据输出到局部感测放大器、全局感测放大器或输入/输出缓冲器。
如上所述，根据示例实施例的位线感测放大器200可基于隔离信号ISO、偏移消除信号OC、第一控制信号LA和第二控制信号LAB来执行预充电操作、偏移消除操作、电荷共享操作、预感测操作和恢复操作。
位线感测放大器200使用第一晶体管211、第二晶体管212、第一选择晶体管241和第二选择晶体管242，使得位线感测放大器200的结构可根据操作进行切换，从而在不使用虚设存储器块的情况下防止存储器单元阵列的边缘处的电容不平衡。
此外，通过使用参照图5至图7描述的根据示例实施例的位线感测放大器300的布局，可在不增加工艺难度的情况下防止电容不平衡。
图11是示出根据示例实施例的位线感测放大器的操作的示图。
参照图11，根据示例实施例的位线感测放大器200可顺序地执行预充电操作、偏移消除操作、电荷共享操作、预感测操作和恢复操作。位线感测放大器200在各个部分(例如，时段)中的操作可与图8至图10的描述对应。
图11的X轴指示时间t，Y轴指示信号电平。
图11中示出的信号变化是数据“1”被存储在存储器单元中并且第四晶体管214的阈值电压高于第五晶体管215的阈值电压的情况的示例。
在从t0至t1的第一部分中，位线感测放大器200可执行预充电操作。如上所述，在预充电操作期间，隔离信号ISO和偏移消除信号OC可以是逻辑高。位线感测放大器200可通过激活第一感测放大器选择信号SW1并且将第二感测放大器选择信号SW2去激活而作为差分放大器进行操作。
在这种情况下，可用预充电电压VPRE对位线BL、互补位线BLB、感测位线SBL和互补感测位线SBLB进行预充电。
在从t1至t2的第二部分中，位线感测放大器200可执行偏移消除操作。如上所述，当偏移消除操作被执行时，隔离信号ISO可处于逻辑低电平，偏移消除信号OC可处于逻辑高电平。位线感测放大器200可通过激活第一感测放大器选择信号SW1并且保持第二感测放大器选择信号SW2的非激活状态而作为差分放大器进行操作。
在这种情况下，第一控制信号LA可从预充电电压VPRE增大到内部电源电压，第二控制信号LAB可从预充电电压VPRE减小到地电压。
当位线感测放大器200执行偏移消除操作时，位线BL的电压电平可比互补位线BLB的电压电平高(偏移电压的量)。因此，位线BL和互补位线BLB被存储为具有偏移电压的差，因此，位线感测放大器200的偏移噪声可被消除。
在从t2至t3的第三时段中，位线感测放大器200可执行电荷共享操作。如上所述，在电荷共享操作期间，隔离信号ISO和偏移消除信号OC可以是逻辑低。位线感测放大器200可通过激活第一感测放大器选择信号SW1并且保持第二感测放大器选择信号SW2的非激活状态而作为差分放大器进行操作。
此时，连接到存储器单元的字线WL可被激活，并且在存储在存储器单元的单元电容器中的电荷与存储在位线BL中的电荷之间可发生电荷共享。位线BL的电压可通过电荷共享操作根据存储在存储器单元中的数据而增大或减小预定电平。
在从t3至t4的第四部分中，位线感测放大器200可执行预感测操作。如上所述，在预感测操作期间，隔离信号ISO和偏移消除信号OC可以是逻辑低。位线感测放大器200可通过激活第一感测放大器选择信号SW1并保持第二感测放大器选择信号SW2的非激活状态而作为差分放大器进行操作。
在这种情况下，第一控制信号LA可转变为内部电源电压，第二控制信号LAB可转变为地电压。因此，位线感测放大器200可基于位线BL与互补位线BLB之间的电压差将感测位线SBL的电压电平增大到内部电源电压，并且可将互补感测位线SBLB的电压电平降低到地电压。
在从t4至t5的第五部分中，位线感测放大器200可执行恢复操作。如上所述，在恢复操作期间，隔离信号ISO可处于逻辑高电平，偏移消除信号OC可处于逻辑低电平。位线感测放大器200可通过将第一感测放大器选择信号SW1去激活并且激活第二感测放大器选择信号SW2而作为锁存电路进行操作。
在这种情况下，位线BL和感测位线SBL可被连接，互补位线BLB和互补感测位线SBLB可被连接，并且位线BL和互补位线BLB的电压电平可被充电或放电到感测位线SBL和互补感测位线SBLB的电压电平。
图12是示出根据示例实施例的包括半导体存储器装置的存储器模块的示图。
参照图12，存储器模块1000可包括多个存储器芯片1100(例如，1100a、1100b、1100c、……、和1100n)以及寄存器芯片1200。多个存储器芯片1100a、1100b、1100c、……、和1100n可包括图1中示出的半导体存储器装置10。
多个存储器芯片1100a、1100b、1100c、……、和1100n可从外部装置(诸如，主机、存储器控制器、AP等)接收命令、地址、数据等，并且可执行数据的读取操作和/或写入操作。寄存器芯片1200可从外部装置接收命令或控制信号，并且基于接收的命令或控制信号等来存储模式寄存器设置(MRS)信息。
多个存储器芯片1100a、1100b、1100c、……、和1100n中的每个可包括参照图2至图11描述的位线感测放大器。例如，多个存储器芯片1100a、1100b、1100c、……、和1100n中的每个可以是图3中示出的半导体存储器装置20。因此，多个存储器芯片1100a、1100b、1100c、……、和1100n可在没有虚设存储器块和/或电容器块的情况下防止电容不平衡，同时保持现有工艺(即，不增加工艺难度)。
通过总结和回顾，在DRAM中，存储器单元阵列可包括连接到位线和互补位线的多个存储器单元。DRAM可通过将电荷存储在多个存储器单元中的每个的电容器中而通过写入数据进行操作。当读取操作或刷新操作在DRAM中被执行时，感测放大器可对位线与互补位线之间的电压差进行感测和放大，从而输出存储在存储器单元中的数字数据。
如上所述，在根据示例实施例的位线感测放大器中，通过附加地连接使位线感测放大器能够选择性地作为差分放大器和锁存器进行操作的晶体管，可防止负载或电容不平衡(其可存在于不包括位于存储器单元阵列边缘处的虚设存储器块的半导体存储器装置中)。
在根据示例实施例的位线感测放大器中，通过使用其中感测晶体管和选择晶体管连接的布局结构，可在不增加工艺难度的情况下形成布线图案。
示例实施例可提供位线感测放大器及其操作方法，位线感测放大器中可防止负载不平衡(当感测放大器在不包括位于存储器单元阵列边缘处的虚设存储器单元的半导体存储器装置中工作时，会发生负载不平衡)。
在此已经公开了示例实施例，并且尽管特定术语被采用，但是它们仅以一般性和描述性的意义被使用并将被解释，而不是为了限制的目的。在一些情况下，对本领域的普通技术人员将清楚的是，除非另有具体地指示，否则自提交本申请起，结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可在形式和细节上进行各种改变。

Claims (20)

1.一种位线感测放大器，包括：
多个第一半导体器件，包括在第一方向上并排设置的多个感测晶体管和多个选择晶体管，并且所述多个第一半导体器件被配置为感测位线的电压变化和互补位线的电压变化；和
多个布线图案，设置在所述多个第一半导体器件上，在第一方向上延伸，并且电连接到所述多个第一半导体器件中的至少一个，其中：
所述多个感测晶体管包括共享源电极的第一晶体管、第二晶体管和第三晶体管，
所述多个选择晶体管包括被控制为互补地导通和截止的第一选择晶体管和第二选择晶体管，并且
所述多个布线图案包括：
第一布线图案，电连接第一晶体管的栅电极、第三晶体管的栅电极、第一选择晶体管的漏电极和第二选择晶体管的漏电极，和
第二布线图案，电连接第二晶体管的栅电极和第三晶体管的漏电极。
2.根据权利要求1所述的位线感测放大器，其中，所述多个感测晶体管还包括：
第四晶体管，具有电连接到第一布线图案并通过位线的电压变化而被控制的电极；和
第五晶体管，具有电连接到第二布线图案并通过互补位线的电压变化而被控制的电极。
3.根据权利要求2所述的位线感测放大器，其中，
第一晶体管、第二晶体管和第三晶体管是P沟道金属氧化物半导体晶体管，并且
第四晶体管和第五晶体管是N沟道金属氧化物半导体晶体管。
4.根据权利要求1所述的位线感测放大器，其中，所述多个第一半导体器件还包括：
第一隔离晶体管，连接在位线与第二布线图案之间；
第二隔离晶体管，连接在互补位线与第一布线图案之间；和
偏移消除晶体管，连接在互补位线与第二布线图案之间。
5.根据权利要求1所述的位线感测放大器，其中，
所述多个感测晶体管中的每个的栅电极在第一方向上延伸，并且
所述多个选择晶体管中的每个的栅电极在与第一方向垂直的第二方向上延伸。
6.根据权利要求1所述的位线感测放大器，其中，
第一晶体管和第一选择晶体管在第一方向上彼此最靠近地设置，并且
第二晶体管和第二选择晶体管在第一方向上彼此最靠近地设置。
7.根据权利要求1至权利要求6中的任意一项所述的位线感测放大器，其中，
所述多个第一半导体器件设置在第一区域中，
多个第二半导体器件设置在第二区域中，在与第一方向垂直的第二方向上位于第一区域的一侧处，并且
所述多个第二半导体器件与所述多个第一半导体器件对称地设置。
8.根据权利要求7所述的位线感测放大器，还包括：
多个布线图案，设置在所述多个第二半导体器件上，并且在第一方向上延伸，
其中，在第一区域和第二区域中，在第二方向上布置的所述多个布线图案的数量为7或更少。
9.一种位线感测放大器，包括：
感测放大单元，被配置为：感测位线与互补位线之间的电压差，并且基于感测的电压差来调整感测位线的电压和互补感测位线的电压；
隔离单元，包括连接到位线和感测位线并通过隔离信号控制的第一隔离晶体管，并且包括连接在互补位线与互补感测位线之间并通过隔离信号控制的第二隔离晶体管；
偏移消除单元，包括连接在互补位线与感测位线之间并通过偏移消除信号控制的偏移消除晶体管；和
晶体管选择单元，包括第一选择晶体管和第二选择晶体管，第一选择晶体管和第二选择晶体管连接到互补感测位线，并且通过感测放大器选择信号被控制为互补地导通和截止，其中，
感测放大单元包括：
第一晶体管，连接到第一选择晶体管，并且通过互补感测位线的电压变化而被控制，和
第二晶体管，连接到第二选择晶体管，并且通过感测位线的电压变化而被控制。
10.根据权利要求9所述的位线感测放大器，其中，感测放大器选择信号被配置为：在偏移消除晶体管截止并且第一隔离晶体管和第二隔离晶体管导通时，导通第二选择晶体管。
11.根据权利要求9所述的位线感测放大器，其中，第一晶体管和第二晶体管共享被施加第一控制信号的第一节点。
12.根据权利要求9至权利要求11中的任意一项所述的位线感测放大器，其中，感测放大单元还包括：第三晶体管，连接在感测位线与被施加有第一控制信号的第一节点之间，并且通过互补感测位线的电压变化而被控制。
13.根据权利要求12所述的位线感测放大器，其中，感测放大单元还包括：
第四晶体管，连接在互补感测位线与被施加第二控制信号的第二节点之间，并且通过位线的电压变化而被控制；和
第五晶体管，连接在感测位线与第二节点之间，并且通过互补位线的电压变化而被控制。
14.根据权利要求13所述的位线感测放大器，其中，施加到第一节点的第一控制信号的幅度比施加到第二节点的第二控制信号的幅度大。
15.根据权利要求13所述的位线感测放大器，其中，
第一选择晶体管、第二选择晶体管、第一晶体管和第二晶体管是P沟道金属氧化物半导体晶体管，并且
第四晶体管和第五晶体管是N沟道金属氧化物半导体晶体管。
16.一种半导体存储器装置，包括：
多个存储器块，每个存储器块包括至少一个存储器单元；
多个第一感测放大器块，连接在所述多个存储器块之间，并且包括第一位线、第一互补位线和多个晶体管；和
多个第二感测放大器块，电连接到所述多个存储器块之中的最外面的存储器块，并且包括第二位线、第二互补位线和多个晶体管，其中，
所述多个第一感测放大器块和所述多个第二感测放大器块中的每个被配置为：感测各自对应的位线的电压变化，并且基于感测的电压变化来调整感测位线的电压和互补感测位线的电压，并且
包括在所述多个第二感测放大器块中的每个中的所述多个晶体管包括：
第一选择晶体管和第二选择晶体管，并联连接到互补感测位线，
第一晶体管，连接到第一选择晶体管，并且通过互补感测位线的电压变化而被控制，和
第二晶体管，连接到第二选择晶体管，并且通过感测位线的电压变化而被控制。
17.根据权利要求16所述的半导体存储器装置，其中，最外面的存储器块包括存储数据的存储器单元。
18.根据权利要求16所述的半导体存储器装置，其中，第一选择晶体管和第二选择晶体管互补地导通和截止。
19.根据权利要求16所述的半导体存储器装置，其中，其中设置有所述多个第一感测放大器块的区域的宽度与其中设置有所述多个第二感测放大器块的区域的宽度在一个方向上相同。
20.根据权利要求16至权利要求19中的任意一项所述的半导体存储器装置，其中，包括在所述多个第一感测放大器块中的每个中的多个晶体管的数量与包括在所述多个第二感测放大器块中的每个中的多个晶体管的数量不同。
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US6466501B2 (en) 2000-06-28 2002-10-15 Hynix Semiconductor Inc. Semiconductor memory device having sense amplifier and method for driving sense amplifier
KR100542710B1 (ko) 2003-10-02 2006-01-11 주식회사 하이닉스반도체 차동 증폭기 및 이를 채용한 비트라인 센스 증폭기
KR20050039266A (ko) 2003-10-24 2005-04-29 삼성전자주식회사 비대칭 센스앰프
KR20090036827A (ko) 2007-10-10 2009-04-15 주식회사 하이닉스반도체 감소된 면적을 갖는 가장자리 센스 앰프
JP2010015614A (ja) 2008-07-01 2010-01-21 Renesas Technology Corp 半導体装置
KR20100034989A (ko) 2008-09-25 2010-04-02 삼성전자주식회사 비대칭 구조의 센스 앰프를 구비하는 반도체 장치
US8310859B2 (en) 2008-09-30 2012-11-13 Samsung Electronics Co., Ltd. Semiconductor memory device having balancing capacitors
US10242720B2 (en) 2010-03-25 2019-03-26 Qualcomm Incorporated Dual sensing current latched sense amplifier
KR102562312B1 (ko) * 2016-08-24 2023-08-01 삼성전자주식회사 비트라인 센스 앰프
US11024365B1 (en) * 2020-02-05 2021-06-01 Samsung Electronics Co., Ltd. Time interleaved sampling of sense amplifier circuits, memory devices and methods of operating memory devices

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