KR20050039266A - 비대칭 센스앰프 - Google Patents

비대칭 센스앰프 Download PDF

Info

Publication number
KR20050039266A
KR20050039266A KR1020030074696A KR20030074696A KR20050039266A KR 20050039266 A KR20050039266 A KR 20050039266A KR 1020030074696 A KR1020030074696 A KR 1020030074696A KR 20030074696 A KR20030074696 A KR 20030074696A KR 20050039266 A KR20050039266 A KR 20050039266A
Authority
KR
South Korea
Prior art keywords
effective channel
transistor
channel width
sense amplifier
signal
Prior art date
Application number
KR1020030074696A
Other languages
English (en)
Inventor
송태중
변형윤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030074696A priority Critical patent/KR20050039266A/ko
Publication of KR20050039266A publication Critical patent/KR20050039266A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 비대칭 센스앰프에 관한 것이다.
본 발명에 따른 비대칭센스앰프는 구동부와, 입력부와, 출력래치부와, 두 개의 트래지스터들로 구성된 유효채널폭 조절부를 갖는다.
상기 유효채널폭 조절부는 비대칭 센스앰프의 비대칭비가 공정 미스매치 등의 요인에 의해 설계된 값을 갖지 않을 경우 유효채널폭 제어신호를 이용하여 비대칭센스앰프의 비대칭비를 수정함으로써 비대칭센스앰프의 오동작을 방지한다.

Description

비대칭 센스앰프{ASYMMETRIC SENSE AMPLIFIER}
본 발명은 반도체메모리회로에 관한 것으로, 더욱 상세하게는 비대칭 센스앰프에 관한 것이다.
비대칭 센스앰프는 싱글엔디드(single-ended) 구조를 갖는 메모리의 센스앰프로 자주 이용되는 센스앰프이다. 비대칭 센스앰프는 센스앰프를 대칭적으로 설계하지 않고 "1"이나 "0"으로 치우쳐 설계한 후 같거나 비슷한 수준의 입력 신호가 인가되면 1/0 의 데이터가 나오고, 그것을 극복할 정도로 큰 차이의 입력 신호가 인가되면 상기의 데이터와 반대인 0/1 데이터가 나오게 되는 원리를 이용하는 센스앰프이다.
도 1은 종래의 일반적인 비대칭 센스앰프의 구성을 보여주는 도면이다.
도 1에서 볼 수 있는 바와 같이, 종래의 비대칭센스앰프는 구동부와, 입력부와, 출력래치부와, 프리차지 및 이퀄라이져부로 구성된다.
상기 구동부는 비대칭센스앰프의 전체적인 동작을 구동하기 위한 것으로 트랜지스터(MN6)로 구성된다. 상기 출력래치부는 상기 입력부에서 입력되어 증폭된 신호를 래치하기 위한 것으로, 네 개의 트랜지스터들(MN1, MN3, MP1, MP3)로 구성된다. 상기 프리차지 및 이퀄라이져부 역시 다수 개의 트랜지스터들(MP0, MP2, MP4)로 구성된다.
상기 입력부는 센스앰프에 의해 증폭될 신호가 입력되는 곳으로 트랜지스터(MN4)와 트랜지스터(MN5)로 구성된다.
도 1에서, 좌측 영역(LR)과 우측 영역(RR)은 일반적인 대칭 센스앰프처럼 대칭적으로 설계되어 있지 않고, 비대칭적으로 설계되어 있다. 즉, 상기 트랜지스터(MN4)와 상기 트랜지스터(MN5)는 서로 다른 유효채널폭을 갖는다.
예를 들어 트랜지스터(MN4), 트랜지스터(MN5)의 두개의 트랜지스터의 유효채널폭들(W1, W2)이 W1(MN4)=2*W2(MN5) 와 같은 관계에 있다고 가정하자. 그럴 경우 sbit=sbitb의 입력이 인가되면 so=VDD/sob=0V의 값이 이밸류에이션(evaluation)된다. 이러한 so/sob값은 입력신호인 sbit/sbitb가 설정된 트랜지스터들(MN4, MN5)의 비대칭 값을 극복할 상태까지 계속 유지된다.
즉, sibt = sbitb - △V (여기서 △V는 센스앰프의 마진(margin)이다.)이고, △V값이 유효채널폭 미스매치(width mismatch)를 극복할 수 없을 정도의 작은 값인 경우 여전히 같은 값을 나타내고, △V값이 매우 커져서 sbit << sbitb 가 되는 경우에만 so=0V/sob=VDD의 값이 된다. 이러한 진리값을 표로 나타내면 표 1과 같다.
condition sbit sbitb so sob function
1 VDD VDD VDD 0V 1 read
2 VDD VDD-ΔV VDD 0V
3 VDD-smallΔV VDD VDD 0V
4 VDD-largeΔV VDD 0V 0V 0 read
상기의 표 1을 보면 공정의 다른 미스매치(mismatch)가 없을 때, 설정된 유효채널폭 미스매치(width mismatch)를 극복할 정도 이상의 전압이 인가되지 않는 이상(condition1,2,3인 경우) so/sob는 설정된 출력이 나오고, 유효채널폭 미스매치(width mismatch)를 극복할 정도의 전압이 인가되면(condition4인 경우), so/sob는 설정된 출력과 반대의 데이터가 나오는 것을 볼 수 있다.
그런데, 공정의 미스매치(mismatch)가 존재해서 설정된 미스매치(mismatch)와 반대 방향의 미스매치(mismatch)가 발생했다고 보자. 즉, Vth(MN4) > Vth(MN5)가 되면, W(MN4) > W(MN5)로 설정된 방향의 미스매치(mismatch)가 효과를 발휘하지 못하고, sbit=sbitb=VDD의 전압이 인가되더라도 so/sob=VDD/0V가 나오지 못하고 0V/VDD의 출력이 나와 오동작을 일으킬 수 있다.
아래의 표 2는 공정 미스매치(mismatch)가 발생했을 때의 비대칭 센스앰프의 동작에 대한 진리값을 나타낸다.
condition sbit sbitb so sob function
1 VDD VDD ? ? unknown
2 VDD VDD-ΔV VDD 0V 1 read
3 VDD-smallΔV VDD ? ? unknown
4 VDD-largeΔV VDD 0V VDD 0 read
상기 표 2에서 볼 수 있는 바와 같이, 공정 미스매치(mismatch)가 발생되면 센스앰프의 입력신호가 충분히 큰 전압으로 이벨류에이션(evaluation)되지 않으면 센스앰프의 출력값은 "unknown" 값이 나올 수 있다. 이럴 경우 미리 설정된 센스앰프의 비대칭비를 수정할 수 밖에 없다. 그런데, 이러한 공정미스매치는 메모리가 설계된 후 양산공정에서 일어나는 일이므로, 회로의 대폭적인 수정작업을 진행한 후라야 메모리의 정상적인 동작이 가능하다는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 창안된 것으로, 본 발명의 목적은 비대칭 센스앰프의 미리 설정된 미스매치(mismatch)의 치우침 정도를 센스앰프가 설계 된 후라도 손쉽게 수정할 수 있는 비대칭 센스앰프를 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 구성은 비대칭 센스앰프에 있어서, 증폭하기 위한 신호가 입력되는 신호입력부와; 센스앰프의 동작을 구동시키기 위한 구동부와; 증폭된 신호를 래치하고 출력하기 위한 출력신호래치부와; 상기 신호입력부의 두 개의 트랜지스터의 유효채널폭을 조절하기 위한 유효채널폭 조절부;를 포함하여 구성되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 유효채널폭 조절부에 입력되는 "1" 또는 "0"의 논리신호를 생성하는 유효채널폭 제어신호 발생부를 더 포함한다.
바람직한 실시예에 있어서, 상기 신호입력부는 유효채널폭이 서로 다른 제 1트랜지스터 및 제 2트랜지스터로 구성되고, 상기 유효채널폭 조절부는 상기 신호입력부와 상기 구동부 사이에 위치하는 공통의 드레인단과 공통의 소오스단을 갖는 제 3 트랜지스트와 제 4 트랜지스터로 구성되며, 상기 제 3트랜지스터의 게이트는 상기 제 1트랜지스터 또는 제 2트랜지스터중 어느 하나의 게이트단에 연결되고, 상기 제 4트랜지스터의 게이트에는 논리신호 "1" 또는 "0"이 입력된다.
바람직한 실시예에 있어서, 상기 제 4트랜지스터에 입력되는 "1" 또는 "0"의 논리신호를 생성하는 유효채널폭 제어신호 발생부를 더 포함한다.
바람직한 실시예에 있어서, 상기 유효채널폭 제어신호 발생부는: 전원전압과 접지전압 사이에 직렬로 연결되고 공통의 게이트를 갖는 두 개의 트랜지스터들과; 상기 두 개의 트랜지스터들의 사이에 연결되는 퓨즈회로;를 포함한다.
상기의 목적을 달성하기 위한 본 발명의 다른 구성은 메모리셀어레이와, 비대칭센스앰프와, 제어블럭을 포함하여 구성되는 반도체메모리장치에 있어서, 상기 비대칭센스앰프는: 증폭하기 위한 신호가 입력되는 신호입력부와; 센스앰프의 동작을 구동시키기 위한 구동부와; 증폭된 신호를 래치하고 출력하기 위한 출력신호래치부와; 상기 신호입력부의 두 개의 트랜지스터의 유효채널폭을 조절하기 위한 유효채널폭 조절부;를 포함하고, 상기 제어블럭은 상기 유효채널폭 조절부에 입력되는 유효채널폭 제어신호를 생성하는 유효채널폭 제어신호 발생부를 포함하여 구성되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 신호입력부는 유효채널폭이 서로 다른 제 1트랜지스터 및 제 2트랜지스터로 구성되고, 상기 유효채널폭 조절부는 상기 신호입력부와 상기 구동부 사이에 위치하는 공통의 드레인단과 공통의 소오스단을 갖는 제 3 트랜지스트와 제 4 트랜지스터로 구성되며, 상기 제 3트랜지스터의 게이트는 상기 제 1트랜지스터 또는 제 2트랜지스터중 어느 하나의 게이트단에 연결되고, 상기 제 4트랜지스터의 게이트에는 유효채널폭 제어신호가 입력되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 유효채널폭 제어신호 발생부는: 전원전압과 접지전압 사이에 직렬로 연결되고 공통의 게이트를 갖는 두 개의 트랜지스터들과; 상기 두 개의 트랜지스터들의 사이에 연결되는 퓨즈회로;를 포함한다.
이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 비대칭센스앰프의 구성을 보여주는 도면이다.
도 2에서 볼 수 있는 바와 같이, 본 발명의 실시예에 따른 비대칭 센스앰프(100)는 종래의 비대칭 센스앰프의 구성요소인 구동부, 입력부, 출력래치부 이외에 두 개의 트래지스터들(MN5a, MN5b)로 구성된 유효채널폭 조절부(10)를 갖는다.
상기 유효채널폭 조절부(10)의 어느 하나의 트랜지스터의 게이트를 유효채널폭 제어신호(SA_ck)로 제어하도록 함으로써, 유효채널폭 제어신호(SA_ck)의 논리레벨값에 따라 트랜지스터의 유효채널폭(effective width)이 실질적으로 달라지도록 한다.
도 3a 및 3b는 유효채널폭 제어신호(SA_ck)에 따라 비대칭센스앰프의 유효채널폭이 변화하는 것을 보여주는 도면이다.
먼저, 도 3a에서와 같이 유효채널폭 제어신호(SA_ck)가 논리레벨 1인 경우를 살펴본다.
유효채널폭 제어신호(SA_ck)가 논리레벨 1인 경우, sbitb의 유효채널폭(effective width)은 W2로서 트랜지스터(MN5a)의 영향이 없게 되며, 초기에 설정된 비대칭비 W1:W2의 비가 그대로 유지된다.
그러나, 메모리 설계 후 공정 미스매치가 발생하여 초기에 설정한 비대칭비로서는 공정의 미스매치를 극복할 수 없는 경우, 예컨대 초기에 설정한 W1:W2의 비대칭비가 2:1이었으나 공정미스매치에 의해 실제로는 1:1과 같은 대칭비가 되어 비대칭센스앰프가 상기 표 1과 같이 정상적으로 동작하지 않고 상기 표 2에서 보인 것과 같이 오동작하는 경우가 발생할 수 있다.
이 경우에는 유효채널폭 제어신호(SA_ck)를 "0"으로 설정함으로써 상기와 같은 오동작을 방지할 수 있다.
도 3b를 참조하면, 유효채널폭 제어신호(SA_ck)를 논리레벨 "0"으로 설정할 경우, 트랜지스터(MN5b)가 오프(OFF)되어 전류를 흘리지 못하므로 트랜지스터(MN5a)의 채널을 통하여 전류가 흐르게 된다. 이때 트랜지스터(MN5)와 트랜지스터(MN5a)의 전체 유효채널폭은 W2*0.5가 되어, 비대칭 비는 W1:(W2*0.5)로 증가하게 된다.
따라서, 상기의 예에서와 같이 공정미스매치에 의해 W1:W2의 대칭비가 1:1와 같이 되더라도 유효채널폭 조절부에서 실질적으로는 2:1의 대칭비가 되도록 수정함으로써 공정미스매치에 의한 센스앰프의 오동작을 방지할 수가 있다.
아래의 표 3은 퓨즈회로의 커팅(cutting)여부에 따른 유효채널폭 제어신호(SA_ck)의 값과 비대칭비를 나타낸다.
FUSE SA_ck 비대칭비
No cut 1 2:1
Cut 0 4:1
상기 유효채널폭 제어신호(SA_ck)는 도 4에서 보인 바와 같은 퓨즈회로가 포함된 인버터회로를 이용하여 생성할 수 있다.
도 4는 본 발명의 실시예에 따른 유효채널폭 제어신호 발생부(20)를 보여주는 도면이다. 도 4를 참조하면, 유효채널폭 제어신호 발생부(20)는 인버터(IN1)와; 전원전압(Vcc)과 접지전압(G) 사이에 직렬로 연결되고 상기 인버터(IN1)의 출력을 공통의 게이트로 갖는 두 개의 트랜지스터들(IMP1, IMN1)과; 상기 트랜지스터들(IMP1, IMN1) 사이에 연결되는 퓨즈회로(F);로 이루어진다.
상기 퓨즈회로(F)를 이용하여 유효채널폭 제어신호(SA_ck)의 논리레벨값을 조절할 수 있다. 즉, 상기 퓨즈회로(F)를 커트(Cut)하지 않을 경우에는 내부클럭신호(ick)와 같은 논리레벨값을 유효채널폭 제어신호(SA_ck)로 출력한다.
그러나, 상기 퓨즈회로(F)를 커트(Cut)할 경우에는 다음과 같이 동작한다. 먼저, 내부클럭신호(ick)가 논리하이레벨이고 상기 인버터(IN1)의 출력신호가 논리로우레벨이면 상기 유효채널폭 제어신호(SA_ck)는 논리로우레벨이 된다. 그리고, 내부클럭신호(ick)가 논리로우레벨이고 상기 인버터(IN1)의 출력신호가 논리하이레벨이면 트랜지스터(IMN1)는 플로팅(Floating) 상태로 된다. 트랜지스터(IMN1)는 플로팅상태로 되기 전에 논리로우레벨 상태에 있었으므로 트랜지스터(MN1)는 다음 클럭이 인가될 때까지 어느 정도의 논리로우레벨값을 유지한다.
도 5는 SRAM(Static Random Access Memory)반도체메모리장치의 제어블럭에 유효채널폭 제어신호 발생부를 구현한 예를 보여주는 도면이다.
도 5에서 센스앰프들은 도 2에서 보인 바와 같이 유효채널폭 조절부(10)를 가지며, 상기 유효채널폭 조절부(10)에 입력되는 유효채널폭 제어신호는 제어블럭에 구현된 유효채널폭 제어신호 발생부(20)에서 생성된다.
도 5를 참조하면, 제어블럭에 구현된 유효채널폭 제어신호 발생부(20)는 도 4에 도시된 것과 동일한 구조를 가지며, 제어블럭의 내부클럭신호(ick)를 입력으로 하여 유효채널폭 제어신호(SA_ck)를 컬럼마다 구현된 센스앰프의 유효채널폭 조절부(10)로 출력한다.
상기 비대칭 센스앰프의 유효채널폭 조절부(10)는 비대칭 센스앰프의 비대칭비가 공정 미스매치 등의 요인에 의해 설계된 값을 갖지 않을 경우 유효채널폭 제어신호를 이용하여 비대칭센스앰프의 비대칭비를 수정함으로써 비대칭센스앰프의 오동작을 방지한다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 비대칭 센스앰프의 비대칭비를 조절할 수 있도록 함으로써 공정 미스매치로 인한 비대칭센스앰프의 오동작을 방지할 수 있다는 장점이 있다.
도 1은 종래의 일반적인 비대칭 센스앰프의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 비대칭센스앰프의 구성을 보여주는 도면,
도 3a 및 3b는 유효채널폭 제어신호(SA_ck)에 따라 비대칭센스앰프의 유효채널폭이 변화하는 것을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 유효채널폭 제어신호 발생부를 보여주는 도면,
도 5는 SRAM반도체메모리장치의 제어블럭에 유효채널폭 제어신호 발생부를 구현한 예를 보여주는 도면이다.
본 발명에 따른 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.

Claims (8)

  1. 비대칭 센스앰프에 있어서,
    증폭하기 위한 신호가 입력되는 신호입력부와;
    센스앰프의 동작을 구동시키기 위한 구동부와;
    증폭된 신호를 래치하고 출력하기 위한 출력신호래치부와;
    상기 신호입력부의 두 개의 트랜지스터의 유효채널폭을 조절하기 위한 유효채널폭 조절부;를 포함하여 구성되는 것을 특징으로 하는 비대칭 센스앰프.
  2. 제 1항에 있어서,
    상기 유효채널폭 조절부에 입력되는 "1" 또는 "0"의 논리신호를 생성하는 유효채널폭 제어신호 발생부를 더 포함하는 것을 특징으로 하는 비대칭센스앰프.
  3. 제 1항에 있어서,
    상기 신호입력부는 유효채널폭이 서로 다른 제 1트랜지스터 및 제 2트랜지스터로 구성되고,
    상기 유효채널폭 조절부는 상기 신호입력부와 상기 구동부 사이에 위치하는 공통의 드레인단과 공통의 소오스단을 갖는 제 3 트랜지스트와 제 4 트랜지스터로 구성되며,
    상기 제 3트랜지스터의 게이트는 상기 제 1트랜지스터 또는 제 2트랜지스터중 어느 하나의 게이트단에 연결되고, 상기 제 4트랜지스터의 게이트에는 논리신호 "1" 또는 "0"이 입력되는 것을 특징으로 하는 비대칭센스앰프.
  4. 제 3항에 있어서,
    상기 제 4트랜지스터에 입력되는 "1" 또는 "0"의 논리신호를 생성하는 유효채널폭 제어신호 발생부를 더 포함하는 것을 특징으로 하는 비대칭센스앰프.
  5. 제 2항 또는 제 4항에 있어서,
    상기 유효채널폭 제어신호 발생부는:
    전원전압과 접지전압 사이에 직렬로 연결되고 공통의 게이트를 갖는 두 개의 트랜지스터들과;
    상기 두 개의 트랜지스터들의 사이에 연결되는 퓨즈회로;를 포함하는 것을 특징으로 하는 비대칭센스앰프.
  6. 메모리셀어레이와, 비대칭센스앰프와, 제어블럭을 포함하여 구성되는 반도체메모리장치에 있어서,
    상기 비대칭센스앰프는:
    증폭하기 위한 신호가 입력되는 신호입력부와;
    센스앰프의 동작을 구동시키기 위한 구동부와;
    증폭된 신호를 래치하고 출력하기 위한 출력신호래치부와;
    상기 신호입력부의 두 개의 트랜지스터의 유효채널폭을 조절하기 위한 유효채널폭 조절부;를 포함하고,
    상기 제어블럭은 상기 유효채널폭 조절부에 입력되는 유효채널폭 제어신호를 생성하는 유효채널폭 제어신호 발생부를 포함하여 구성되는 것을 특징으로 하는 반도체메모리장치.
  7. 제 6항에 있어서,
    상기 신호입력부는 유효채널폭이 서로 다른 제 1트랜지스터 및 제 2트랜지스터로 구성되고,
    상기 유효채널폭 조절부는 상기 신호입력부와 상기 구동부 사이에 위치하는 공통의 드레인단과 공통의 소오스단을 갖는 제 3 트랜지스트와 제 4 트랜지스터로 구성되며,
    상기 제 3트랜지스터의 게이트는 상기 제 1트랜지스터 또는 제 2트랜지스터중 어느 하나의 게이트단에 연결되고, 상기 제 4트랜지스터의 게이트에는 유효채널폭 제어신호가 입력되는 것을 특징으로 하는 반도체메모리장치.
  8. 제 6항에 있어서,
    상기 유효채널폭 제어신호 발생부는:
    전원전압과 접지전압 사이에 직렬로 연결되고 공통의 게이트를 갖는 두 개의 트랜지스터들과;
    상기 두 개의 트랜지스터들의 사이에 연결되는 퓨즈회로;를 포함하는 것을 특징으로 하는 반도체메모리장치.
KR1020030074696A 2003-10-24 2003-10-24 비대칭 센스앰프 KR20050039266A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030074696A KR20050039266A (ko) 2003-10-24 2003-10-24 비대칭 센스앰프

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030074696A KR20050039266A (ko) 2003-10-24 2003-10-24 비대칭 센스앰프

Publications (1)

Publication Number Publication Date
KR20050039266A true KR20050039266A (ko) 2005-04-29

Family

ID=37241518

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030074696A KR20050039266A (ko) 2003-10-24 2003-10-24 비대칭 센스앰프

Country Status (1)

Country Link
KR (1) KR20050039266A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112687311A (zh) * 2020-12-30 2021-04-20 南京低功耗芯片技术研究院有限公司 一种高性能sram数据读出电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112687311A (zh) * 2020-12-30 2021-04-20 南京低功耗芯片技术研究院有限公司 一种高性能sram数据读出电路

Similar Documents

Publication Publication Date Title
US6271710B1 (en) Temperature dependent circuit, and current generating circuit, inverter and oscillation circuit using the same
US20040114422A1 (en) SRAM cell and integrated memory circuit using the same
US6809576B1 (en) Semiconductor integrated circuit device having two types of internal power supply circuits
US20180261278A1 (en) Read assist circuit with process, voltage and temperature tracking for a static random access memory (sram)
US20030098736A1 (en) Semiconductor integrated circuit device and method of manufacturing the same
KR100190763B1 (ko) 차동 증폭기
KR100287392B1 (ko) 반도체 회로 장치
US5055720A (en) Current mirror sense amplifier with reduced current consumption and enhanced output signal
US20050206466A1 (en) Refresh oscillator
US6466501B2 (en) Semiconductor memory device having sense amplifier and method for driving sense amplifier
KR101212736B1 (ko) 코어전압 발생회로
KR0121778B1 (ko) 비트라인 센스 앰프 구동회로
KR20050039266A (ko) 비대칭 센스앰프
US7042794B2 (en) Address input buffer of differential amplification type in semiconductor memory device
US6597612B2 (en) Sense amplifier circuit
JP2000132977A (ja) 電流方向感知増幅器
KR100615572B1 (ko) 반도체 메모리 장치의 고전압 발생회로
KR100508073B1 (ko) 온도검출회로및이를구비한스태틱램장치
KR100209213B1 (ko) 반도체 메모리 장치의 센스 증폭기
JP3037077B2 (ja) 半導体集積回路装置
KR100415102B1 (ko) 반도체 메모리의 센스앰프
KR100866120B1 (ko) 센스 증폭기
KR960014602B1 (ko) 반도체 메모리 장치
KR100386620B1 (ko) 에스램(ｓｒａｍ)의 전원 전압 제어 회로
KR101756359B1 (ko) 퓨즈 데이터 리드 오류 방지회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination