KR100415102B1 - 반도체 메모리의 센스앰프 - Google Patents

반도체 메모리의 센스앰프 Download PDF

Info

Publication number
KR100415102B1
KR100415102B1 KR10-1998-0035822A KR19980035822A KR100415102B1 KR 100415102 B1 KR100415102 B1 KR 100415102B1 KR 19980035822 A KR19980035822 A KR 19980035822A KR 100415102 B1 KR100415102 B1 KR 100415102B1
Authority
KR
South Korea
Prior art keywords
signal
differential amplifier
constant current
data
sense amplifier
Prior art date
Application number
KR10-1998-0035822A
Other languages
English (en)
Other versions
KR20000018293A (ko
Inventor
김승봉
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-1998-0035822A priority Critical patent/KR100415102B1/ko
Publication of KR20000018293A publication Critical patent/KR20000018293A/ko
Application granted granted Critical
Publication of KR100415102B1 publication Critical patent/KR100415102B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof

Landscapes

  • Amplifiers (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

따라서 본 발명은 데이타 신호 또는 데이타바 신호의 전압레벨에 따라 각 차동 증폭기의 정전류 노드의 전압레벨을 조절하여 전원전압 레벨에 근접하는 데이타 신호 또는 데이타바 신호가 입력되는 경우에도 이를 충분히 증폭할 수 있는 센스앰프를 제공하는데 그 목적이 있다.
이와 같은 목적의 본 발명은, 제 1 및 제 2 차동 증폭기와 정전류원을 포함하여 이루어진다. 제 1 차동 증폭기는 데이타 신호에 의해 출력신호의 크기가 결정된다. 제 2 차동 증폭기는 데이타 신호의 반전된 신호인 데이타바 신호에 의해 출력신호의 크기가 결정된다. 정전류원은 데이타 신호와 데이타바 신호의 전압차에 비례하는 제 1 전류를 발생시키고, 제 1 전류의 크기에 비례하는 제 2 전류를 발생시켜서, 제 1 전류를 제 2 차동 증폭기의 정전류 노드에 공급하고, 제 2 전류를 제 1 차동 증폭기의 정전류 노드에 공급하도록 이루어진다.

Description

반도체 메모리의 센스앰프
본 발명은 반도체 메모리의 센스앰프에 관한 것으로, 특히 두 개의 차동 증폭기를 이용한 센스앰프에 관한 것이다.
반도체 메모리 가운데 SAM(Serial Access Memory) 등에서는 일반적으로 차동 증폭기 구조의 센스앰프를 사용한다. 도 1은 이와 같은 종래의 차동 증폭기를 이용한 센스맴프의 구조를 나타낸 것이다.
제 1 차동 증폭기는 두 개의 피모스 트랜지스터(102)(104)가 능동 부하로서 동작하고, 두 개의 엔모스 트랜지스터(106)(108)가 구동 트랜지스터로 동작한다. 이 두 개의 구동 트랜지스터(106)(108)의 각각의 소스에는 정전류원인 엔모스 트랜지스터(110)가 연결되어 정전류 노드를 형성한다. 이 엔모스 트랜지스터(110)의 게이트에는 센스앰프 인에이블 신호(SEN)가 입력된다.
엔모스 트랜지스터(106)의 게이트에는 데이타바 신호(DB)가 입력되고, 또 다른 엔모스 트랜지스터(108)의 게이트에는 데이타 신호(D)가 입력된다. 피모스 트랜지스터(102)와 엔모스 트랜지스터(106)의 각각의 드레인이 공통으로 연결되어 이루어진 출력단에서는 센스앰프 출력신호(SO)가 출력된다.
제 2 차동 증폭기의 구조 역시 제 1 차동 증폭기와 거의 동일하다. 두 개의 피모스 트랜지스터(112)(114)가 능동 부하로서 동작하고, 두 개의 엔모스 트랜지스터(116)(118)가 구동 트랜지스터로 동작한다. 이 두 개의 구동 트랜지스터(116)(118)의 각각의 소스에는 정전류원인 엔모스 트랜지스터(120)가 연결되어 정전류 노드를 형성한다. 이 엔모스 트랜지스터(120)의 게이트에는 센스앰프 인에이블 신호(SEN)가 입력된다.
엔모스 트랜지스터(116)의 게이트에는 데이타바 신호(DB)가 입력되고, 또 다른 엔모스 트랜지스터(118)의 게이트에는 데이타 신호(D)가 입력된다. 피모스 트랜지스터(114)와 엔모스 트랜지스터(118)의 각각의 드레인이 공통으로 연결되어 이루어진 출력단에서는 센스앰프 출력바신호(SOB)가 출력된다.
제 1 차동 증폭기에서는 데이타 신호(D)가 데이타바 신호(DB)보다 클 때 센스앰프 출력신호(SO)가 하이레벨로 된다. 반대로 제 2 차동 증폭기에서는 데이타바 신호(DB)가 데이타 신호(D)보다 클 때 센스앰프 출력바신호(SOB)가 하이레벨로 된다. 즉, 제 1 차동 증폭기와 제 2 차동 증폭기 모두 데이타 신호(D)와 데이타바 신호(DB)의 작은 전압차를 증폭하여 센스앰프 출력신호(SO)와 센스앰프 출력바신호(SOB)를 발생시키는 것이다.
그러나 이와 같은 종래의 차동 증폭기를 이용한 센스앰프에서, 데이타 신호(D) 또는 데이타바 신호(DB)가 전원전압(VDD) 레벨이거나, 또는 전원전압(VDD) 레벨에 거의 근접하는 경우에는 정전류 노드의 전압레벨이 낮아진다. 이 때문에 데이타 신호(D)와 데이타바 신호(DB)의 미세한 차이가 충분히 증폭되지 못하는 문제가 있다.
따라서 본 발명은 데이타 신호 또는 데이타바 신호의 전압레벨에 따라 각 차동 증폭기의 정전류 노드의 전압레벨을 조절하여 전원전압 레벨에 근접하는 데이타 신호 또는 데이타바 신호가 입력되는 경우에도 이를 충분히 증폭할 수 있는 센스앰프를 제공하는데 그 목적이 있다.
이와 같은 목적의 본 발명은, 제 1 및 제 2 차동 증폭기와 정전류원을 포함하여 이루어진다. 제 1 차동 증폭기는 데이타 신호에 의해 출력신호의 크기가 결정된다. 제 2 차동 증폭기는 데이타 신호의 반전된 신호인 데이타바 신호에 의해 출력신호의 크기가 결정된다. 정전류원은 데이타 신호와 데이타바 신호의 전압차에 비례하는 제 1 전류를 발생시키고, 제 1 전류의 크기에 비례하는 제 2 전류를 발생시켜서, 제 1 전류를 제 2 차동 증폭기의 정전류 노드에 공급하고, 제 2 전류를 제 1 차동 증폭기의 정전류 노드에 공급하도록 이루어진다.
도 1은 종래의 반도체 메모리의 센스앰프를 나타낸 회로도.
도 2는 본 발명에 따른 반도체 메모리의 센스앰프를 나타낸 회로도.
도 3은 본 발명에 따른 센스앰프와 종래 기술의 동작 특성곡선을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
D : 데이타 신호 DB : 데이타바 신호
SEN : 센스앰프 인에이블 신호 SO : 센스앰프 출력신호
SOB : 센스앰프 출력바신호 N22 : 제 1 정전류 노드
N24 : 제 2 정전류 노드
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2 내지 도 3을 참조하여 설명하면 다음과 같다. 먼저 도 2는 본 발명에 따른 반도체 메모리의 센스앰프를 나타낸 회로도이다.
제 1 차동 증폭기는 두 개의 피모스 트랜지스터(202)(204)가 전원전압(VDD) 단자에 연결되어 능동 부하로서 동작한다. 이 두 개의 피모스 트랜지스터(202)(204)의 각각의 드레인에는 두 개의 엔모스 트랜지스터(206)(208)가 연결되어 구동 트랜지스터로 동작한다. 이 두 개의 엔모스 트랜지스터(206)(208)의 소스가 상호 연결되어 제 1 정전류 노드(N22)를 형성한다.
이와 같은 엔모스 트랜지스터(206)의 게이트에는 데이타바 신호(DB)가 입력되고, 또 다른 엔모스 트랜지스터(208)의 게이트에는 데이타 신호(D)가 입력된다. 피모스 트랜지스터(202)와 엔모스 트랜지스터(206)의 각각의 드레인이 공통으로 연결되어 이루어진 출력단에서는 센스앰프 출력신호(SO)가 출력된다.
제 2 차동 증폭기의 구성 역시 제 1 차동 증폭기와 거의 동일하다. 두 개의 피모스 트랜지스터(212)(214)가 전원전압(VDD) 단자에 연결되어 능동 부하로서 동작한다. 이 두 개의 피모스 트랜지스터(212)(214)의 각각의 드레인에는 두 개의 엔모스 트랜지스터(216)(218)가 연결되어 구동 트랜지스터로 동작한다. 이 두 개의 엔모스 트랜지스터(216)(218)의 소스가 상호 연결되어 제 2 정전류 노드(N24)를 형성한다.
이와 같은 엔모스 트랜지스터(216)의 게이트에는 데이타바 신호(DB)가 입력되고, 또 다른 엔모스 트랜지스터(218)의 게이트에는 데이타 신호(D)가 입력된다. 피모스 트랜지스터(214)와 엔모스 트랜지스터(218)의 각각의 드레인이 공통으로 연결되어 이루어진 출력단에서는 센스앰프 출력바신호(SOB)가 출력된다.
상술한 두 개의 차동 증폭기의 각각의 정전류 노드(N222)(N24)에는 본 발명에 따른 정전류원이 연결된다. 이 정전류원은 두 개의 피모스 트랜지스터(222)(224)와 두 개의 엔모스 트랜지스터(226)(228)가 능동부하로 동작한다.
먼저 피모스 트랜지스터(222)의 소스에는 데이타 신호(D)가 입력되고, 또 다른 피모스 트랜지스터(224)의 소스에는 데이타바 신호(DB)가 입력된다. 피모스 트랜지스터(222)의 게이트와 소스는 상호 연결되어 또 다른 피모스 트랜지스터(224)의 게이트에 연결되며, 동시에 제 1 차동 증폭기의 제 1 정전류 노드(N22)에도 연결된다.
이 두 피모스 트랜지스터(222)(224)의 각각의 드레인에는 엔모스 트랜지스터(226)(228)의 각각의 드레인이 연결된다. 엔모스 트랜지스터(228)의 드레인과 게이트는 상호 연결되어 또 다른 엔모스 트랜지스터(226)의 게이트에 연결되며, 동시에 제 2 차동 증폭기의 제 2 정전류 노드(N24)에도 연결된다.
이 두 엔모스 트랜지스터(226)(228)의 각각의 소스에는 구동 트랜지스터로 동작하는 또 다른 두 개의 엔모스 트랜지스터(230)(232)가 연결된다. 이 두 개의 엔모스 트랜지스터(230)(232)의 소스는 접지되며, 각각의 게이트에는 센스앰프 인에이블 신호(SEN)가 입력된다.
따라서 센스앰프 인에이블 신호(SEN)가 하이레벨로 활성화되면 상술한 정전류원에서는 데이타 신호(D)와 데이타바 신호(DB)의 전압레벨에 따라 제 1 정전류 노드(N22)와 제 2 정전류 노드(N24)의 전압레벨을 제어한다.
만약 데이타바 신호(DB)와 데이타 신호(D)의 전압레벨이 전원전압(VDD)레벨 또는 그와 근접한 전압레벨이고, 데이타바 신호(DB)가 데이타 신호(D)보다 상대적으로 전압레벨이 높은 경우에는, 피모스 트랜지스터(224)의 전류구동능력이 피모스 트랜지스터(222)의 전류구동능력보다 커진다.
피모스 트랜지스터(224)를 통하여 흐르는 전류의 양은 엔모스 트랜지스터(228)의 전류 구동능력을 증가시켜서 결과적으로 제 2 정전류 노드(N24)의 전압을 떨어뜨린다. 이때 피모스 트랜지스터(222)의 전류구동능력은 비교적 작으므로 제 1 정전류 노드(N22)의 전압은 제 2 정전류 노드(N24)보다 상대적으로 높아진다.
데이타바 신호(DB)가 데이타 신호(D)보다 전압레벨이 상대적으로 높으므로, 제 1 차동 증폭기에서는 엔모스 트랜지스터(208)의 전류구동능력이 상대적으로 감소하여(제 1 정전류 노드(N22)의 전압레벨이 높아지므로) 센스앰프 출력신호(SO)의 전압레벨이 낮아진다. 반대로 제 2 차동 증폭기에서는 엔모스 트랜지스터(216)의 전류구동능력이 상대적으로 커져서(제 2 정전류 노드(N24)의 전압레벨이 낮아지므로) 센스앰프 출력바신호(SOB)의 전압레벨이 높아진다.
만약 데이타 신호(D)가 데이타바 신호(DB)보다 상대적으로 높은 전압레벨인 경우에는 제 1 정전류 노드(N22)의 전압레벨이 높아지고, 제 2 정전류 노드(N24)의 전압레벨이 낮아져서, 센스앰프 출력신호(SO)의 전압레벨은 높아지고 센스앰프 출력바신호(SOB)의 전압레벨은 낮아진다.
도 3은 본 발명에 따른 센스앰프와 종래 기술의 동작 특성곡선을 나타낸 도면이다.
도 3에서 데이타 신호(D)와 데이타바 신호(DB)의 전압차에 따른 종래의 센스앰프 출력신호(SO-1)와 센스앰프 출력바신호(SOB-1)의 전압차(ΔV1)에 비하여, 본 발명에 따른 센스앰프 출력신호(SO-2)와 센스앰프 출력바신호(SOB-2)의 전압차(ΔV2)가 상대적으로 훨씬 큰 것을 알 수 있다.
따라서 본 발명은 데이타 신호 또는 데이타바 신호의 전압레벨에 따라 각 차동 증폭기의 정전류 노드의 전압레벨을 조절하여 전원전압 레벨에 근접하는 데이타 신호 또는 데이타바 신호가 입력되는 경우에도 이를 충분히 증폭할 수 있도록 한다.

Claims (6)

  1. 반도체 메모리의 센스앰프에 있어서,
    데이타 신호에 의해 출력신호의 크기가 결정되는 제 1 차동 증폭기와;
    상기 데이타 신호의 반전된 신호인 데이타바 신호에 의해 출력신호의 크기가 결정되는 제 2 차동 증폭기와;
    상기 데이타 신호와 상기 데이타바 신호의 전압차에 비례하는 제 1 전류를 발생시키고, 상기 제 1 전류의 크기에 비례하는 제 2 전류를 발생시켜서, 상기 제 1 전류를 상기 제 2 차동 증폭기의 정전류 노드에 공급하고, 상기 제 2 전류를 상기 제 1 차동 증폭기의 정전류 노드에 공급하도록 이루어지는 정전류원을 포함하는 반도체 메모리의 센스앰프.
  2. 청구항 1에 있어서, 상기 제 1 차동 증폭기는,
    제 1 및 제 2 정전압원과;
    상기 데이타바 신호에 의해 제어되어 상기 제 1 정전압원을 구동하는 제 1 구동 트랜지스터와;
    상기 데이타 신호에 의해 제어되어 상기 제 2 정전압원을 구동하는 제 2 구동 트랜지스터를 포함하여 이루어지는 것이 특징인 반도체 메모리의 센스앰프.
  3. 청구항 2에 있어서, 상기 제 1 구동 트랜지스터와 상기 제 2 구동 트랜지스터의 각각의 소스가 공통으로 연결되어 정전류 노드를 형성하는 것이 특징인 반도체 메모리의 센스앰프.
  4. 청구항 1에 있어서, 상기 제 2 차동 증폭기는,
    제 3 및 제 4 정전압원과;
    상기 데이타바 신호에 의해 제어되어 상기 제 3 정전압원을 구동하는 제 3 구동 트랜지스터와;
    상기 데이타 신호에 의해 제어되어 상기 제 4 정전압원을 구동하는 제 4 구동 트랜지스터를 포함하여 이루어지는 것이 특징인 반도체 메모리의 센스앰프.
  5. 청구항 4에 있어서, 상기 제 3 구동 트랜지스터와 상기 제 4 구동 트랜지스터의 각각의 소스가 공통으로 연결되어 정전류 노드를 형성하는 것이 특징인 반도체 메모리의 센스앰프.
  6. 청구항 1에 있어서, 상기 정전류원은,
    소스에 상기 데이타 신호가 입력되고, 드레인과 게이트가 상호 연결되어 상기 제 1 차동 증폭기의 정전류 노드에 연결되는 제 1 피모스 트랜지스터와;
    소스에 상기 데이타바 신호가 입력되고, 드레인이 상기 제 2 차동 증폭기의 정전류 노드에 연결되며, 게이트가 상기 제 1 피모스 트랜지스터의 게이트와 연결되는 제 2 피모스 트랜지스터와;
    드레인이 상기 제 1 피모스 트랜지스터의 드레인에 연결되고, 게이트가 상기 제 2 피모스 트랜지스터의 드레인에 연결되는 제 1 엔모스 트랜지스터와;
    드레인이 상기 제 2 피모스 트랜지스터의 드레인에 연결되고, 게이트가 상기 제 1 엔모스 트랜지스터의 게이트에 연결되는 제 2 엔모스 트랜지스터와;
    상기 제 1 엔모스 트랜지스터의 소스와 접지 사이에 연결되며, 센스 앰프 인에이블 신호에 의해 제어되는 제 3 엔모스 트랜지스터와;
    상기 제 2 엔모스 트랜지스터의 소스와 접지 사이에 연결되며, 센스 앰프 인에이블 신호에 의해 제어되는 제 4 엔모스 트랜지스터를 포함하여 이루어지는 것이 특징인 반도체 메모리의 센스앰프.
KR10-1998-0035822A 1998-09-01 1998-09-01 반도체 메모리의 센스앰프 KR100415102B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0035822A KR100415102B1 (ko) 1998-09-01 1998-09-01 반도체 메모리의 센스앰프

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0035822A KR100415102B1 (ko) 1998-09-01 1998-09-01 반도체 메모리의 센스앰프

Publications (2)

Publication Number Publication Date
KR20000018293A KR20000018293A (ko) 2000-04-06
KR100415102B1 true KR100415102B1 (ko) 2004-02-14

Family

ID=19549137

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0035822A KR100415102B1 (ko) 1998-09-01 1998-09-01 반도체 메모리의 센스앰프

Country Status (1)

Country Link
KR (1) KR100415102B1 (ko)

Also Published As

Publication number Publication date
KR20000018293A (ko) 2000-04-06

Similar Documents

Publication Publication Date Title
US6703871B2 (en) Amplifier for use in semiconductor integrated circuits
KR100190763B1 (ko) 차동 증폭기
KR100266901B1 (ko) 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치
US20090146697A1 (en) Circuit for buffering having a coupler
US7262638B2 (en) Current sense amplifier
US8081015B2 (en) Differential amplifier with a feedback unit
KR101212736B1 (ko) 코어전압 발생회로
KR100415102B1 (ko) 반도체 메모리의 센스앰프
KR100597419B1 (ko) 전류 감지 증폭기를 포함하는 집적 회로
US6586986B2 (en) Circuit for generating internal power voltage in a semiconductor device
US7071772B2 (en) Differential amplifier
KR100243336B1 (ko) 차동 증폭기
KR20010086324A (ko) 차동 증폭기를 가진 집적 회로
KR0123828B1 (ko) 반도체 소자의 감지 증폭기
KR100866120B1 (ko) 센스 증폭기
KR100734299B1 (ko) 전류 감지형 내부 전원전압 발생회로
KR100365426B1 (ko) 고이득 저전류 센스 증폭기
KR100575862B1 (ko) 백바이어스 전위레벨 검출회로
KR100209213B1 (ko) 반도체 메모리 장치의 센스 증폭기
KR100190372B1 (ko) 기준 전압 발생 회로
KR19990066688A (ko) I/o 클램프 회로를 구비한 반도체 메모리 장치
KR100467017B1 (ko) 증폭 회로로 안정적인 전류와 전압을 공급하기 위해가변적인 크기를 갖는 로드 트랜지스터 회로
KR20050039266A (ko) 비대칭 센스앰프
KR20010056790A (ko) 고감도 전류 미러형 센스 증폭기
KR20010035682A (ko) 전류 센스앰프의 누설전류 방지회로

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee