KR100575862B1

KR100575862B1 - 백바이어스 전위레벨 검출회로

Info

Publication number: KR100575862B1
Application number: KR1019990025269A
Authority: KR
Inventors: 유종학
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-06-29
Filing date: 1999-06-29
Publication date: 2006-05-03
Also published as: KR20010004577A

Abstract

본 발명은 백 바이어스 전위레벨 검출 회로에 관한 것으로, 제 1 전원전압원의 변화에 무관한 일정한 전류를 제 1 노드로 공급하는 정전류원 수단과, 상기 제 1 노드의 전위 신호를 음전위 신호 레벨에 따라 제 2 전원전압원으로 스위칭하는 음전위 검출 수단과, 상기 제 1 노드의 전위 신호를 지연시켜 출력하는 지연수단을 구비하여 구성함으로써, 정전류원을 이용하여 백바이어스 레벨을 전원전압의 변화에 무관하게 일정 수준 이내로 제어시킬 수 있는 효과가 있다.

백 바이어스 전위 발생회로, 백 바이어스 검출회로, 링 오실레이터, 백 바이어스 펌핑회로, 정전류원 발생 회로, 기준전압 발생 회로

Description

백바이어스 전위레벨 검출회로{Back biase voltage level detector}

도 1은 종래의 백 바이어스 전위 발생 회로도

도 2는 도 1에 도시한 종래의 백 바이어스 전위레벨 검출부의 회로도

도 3은 종래의 다른 백 바이어스 전위레벨 검출부의 회로도

도 4는 본 발명에 의한 백 바이어스 전위레벨 검출 회로도

도 5는 본 발명에 의한 다른 백 바이어스 전위레벨 검출 회로도

도 6은 도 5에 도시한 정전류원(nBIAS) 발생 회로도

도 7은 본 발명의 백 바이어스 전위레벨 검출 회로의 시뮬레이션 결과도

* 도면의 주요부분에 대한 부호의 설명 *

10 : 백 바이어스 전위레벨 검출부 20 : 링 오실레이터부

30 : 백 바이어스 전위펌핑 회로부 40 : 정전류원 발생부

50 : 기준전위 발생부 60 : 기준전위 증폭부

본 발명은 백 바이어스 전위레벨 검출회로(back biase voltage level detector)에 관한 것으로, 보다 상세하게는 정전류원을 이용하여 백바이어스(Vbb) 레벨을 전원전압(Vdd)의 변화에 무관하게 일정 수준 이내로 제어시킨 백 바이어스 전위레벨 검출회로에 관한 것이다.

일반적으로, 백 바이어스 전위 발생회로에서 출력되는 백 바이어스 전압(Vbb)은 반도체 소자 상의 일반회로의 분리등을 목적으로 웰(well)이나 기판에 인가되어 웰 또는 기판과 일반회로의 접합면을 역 바이어스(reverse-bias)상태로 유지시킴으로써 일반회로의 오동작을 방지하는 역할을 하고, DRAM 셀 트랜지스터의 문턱전압(thereshold voltage)을 높여 리프레쉬 특성을 높이는 효과가 있다.

도 1은 종래의 백 바이어스 전위 발생 회로도로서, 백 바이어스 전위(Vbb)를 입력받아 레벨의 높고 낮음을 판정하는 Vbb 전위레벨 검출부(10)와, 상기 Vbb 전위레벨 검출부(10)의 출력에 의해 일정 주기의 펄스 신호를 출력하는 링 오실레이터부(20)와, 상기 링 오실레이터부(20)로 부터의 펄스 신호에 의하여 동작되어 백 바이어스 전압라인(Vbb)으로 Vbb 전위를 펌핑시켜 주는 Vbb 전위 펌핑 회로부(30)로 구성되어 있다.

상기 회로의 동작을 간단히 설명하면, 백 바이어스 전압노드(Vbb)의 전위레벨을 감지한 상기 Vbb 전위레벨 검출부(10)의 출력 상태에 따라 상기 링 오실레이터부(20)가 구동되어 일정한 펄스 신호를 발생하게 되고, 이 출력된 펄스 신호에 의해 상기 Vbb 전위 펌핑 회로부(30)가 동작하여 상기 백 바이어스 전압노드(Vbb)로 부터의 전하를 뽑아 전위를 낮추게 된다.

도 2는 도 1에 도시한 백바이어스 전위레벨 검출부의 회로도로서, 전원전압(Vdd)을 제 1 노드(DET)로 일정하게 전송하는 정전류원(I)과, 상기 제 1 노드(DET)와 접지전압(Vss) 파워라인 사이에 접속되고 게이트로 백바이어스(Vbb) 전압이 인가되는 PMOS 트랜지스터(P1)와, 상기 제 1 노드(DET)와 출력 노드(BBE#) 사이에 직렬접속된 2개의 인버터(INV1∼INV2)로 구성된다.

상기 정전류원(I)에 직렬로 연결된 PMOS 트랜지스터(P1)의 게이트에는 백바이어스(Vbb)가 피드백되어 입력되어 PMOS 트랜지스터(P1)의 턴온저항을 변화시키며, 이에 따라 제 1 노드(DET)의 전위가 변화하고 증폭단은 제 1 노드(DET)의 작은 전위변화를 증폭한다. 상기 역바이어스 전위(Vbb)가 음전위로 더욱 낮아지면 상기 PMOS 트랜지스터(P1)의 턴온 저항값은 작아지므로 제 1 노드(DET) 전위가 낮아지고, 이에 따라 증폭단의 출력은 높아지며 구동단의 최종 출력은 로직 로우(low)를 갖는다. 반대로, 역바이어스 전위(Vbb)가 높아지면 상기 PMOS 트랜지스터(P1)의 턴온 저항값이 커지게 되어 제 1 노드(DET) 전위가 높아져서 최종 출력은 로직 하이(high)를 갖는다.

도 3은 종래의 다른 백 바이어스 전위레벨 검출부(10)의 회로도로서, 도 2에 도시한 정전류원(I)이 PMOS로 대체되어 구성된 것으로 그 동작은 도 2와 동일하다.

그런데, 이와같이 구성된 종래의 백 바이어스 전위레벨 검출회로에 있어서는, 전원전압(Vdd)의 변동에 따라 PMOS 트랜지스터(P2)의 전류량이 선형적으로 변화하는 단점을 가지고 있다. 그 이유는 PMOS 트랜지스터(P2)의 게이트가 접지전압(Vss) 파워라인에 연결되어 트랜지스터가 전류포화영역에서 동작하지 못하고 선 형영역에서 동작하기 때문이다. 즉, 전원전압이 높아지면 PMOS 트랜지스터(P2)를 통해 공급되는 전류량이 따라서 증가하여 동작점이 변하는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 정전류원을 이용하여 백바이어스(Vbb) 레벨을 전원전압(Vdd)의 변화에 무관하게 일정 수준 이내로 제어시킨 백 바이어스 전위레벨 검출회로를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 백 바이어스 전위레벨 검출회로는,

적어도, 제 1 전원전압원의 변화에 무관한 일정한 전류를 제 1 노드로 공급하는 정전류원 수단과,

상기 제 1 노드의 전위 신호를 음전위 신호 레벨에 따라 제 2 전원전압원으로 스위칭하는 음전위 검출 수단과,

상기 제 1 노드의 전위 신호를 지연시켜 출력하는 지연수단을 구비하여 이루어진 것을 특징으로 한다.

상기 구성에 더하여, 상기 정전류원 수단은 상기 제 1 전원전압원과 제 1 노드 사이에 접속된 MOS 트랜지스터와, 상기 MOS 트랜지스터를 통해 문턱전위 값이 전달되도록 상기 MOS 트랜지스터의 동작을 제어하는 신호를 발생시키는 동작제어부로 구성된 것이 바람직하다. 이때, 상기 MOS 트랜지스터는 PMOS 또는 NMOS 트랜지스터인 것이 바람직하다.

또한, 상기 동작제어부는 기준전압을 발생시키는 기준전압 발생단과, 상기 기준전압을 증폭하는 기준전위증폭단으로 구성된 것을 특징으로 하며, 상기 음전위 검출수단은 음전위가 게이트로 바이어스되고 소오스가 접지전압 파워라인에 접속된 PMOS 트랜지스터인 것을 특징으로 한다.

그리고, 상기 지연수단은 CMOS 인버터를 사용할 수 있고, 상기 제 1 전원전압원은 전원전압, 상기 제 2 전원전압원은 접지전압인 것이 바람직하다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 4는 본 발명에 의한 백 바이어스 전위레벨 검출 회로도로서, 전원전압(Vdd) 파워라인과 노드(Nd1) 사이에 접속되고 게이트가 상기 노드(Nd1)에 연결된 PMOS 트랜지스터(P3)와, 상기 노드(Nd1) 및 접지전압(Vss) 파워라인 사이에 접속된 저항(R1)으로 구성된 정전류원 발생부(40)를 구비하고 있다.

그리고, 상기 정전류원 발생부(40)의 출력 신호(PBIAS)에 의해 전원전압(Vdd)을 제 1 노드(DET)로 전달하는 PMOS 트랜지스터(P2)와, 상기 제 1 노드(DET)와 접지전압(Vss) 파워라인 사이에 접속되고 게이트로 백바이어스(Vbb) 전압이 인가되는 PMOS 트랜지스터(P1)와, 상기 제 1 노드(DET)와 출력 노드(BBE#) 사이에 직렬접속된 2개의 인버터(INV1∼INV2)로 구성된다.

상기 정전류원 발생부(40)의 PMOS 트랜지스터(P3)는 그 크기가 비교적 큰 것을 사용하여 턴온 저항이 작고 저항(R1)의 값은 매우 큰 것을 사용하였을 경우, 정전류원 발생부(40)의 출력 신호(PBIAS)는 전원전위(Vdd)-문턱전위(V_tp) 정도를 유지하게 된다. 즉, 출력 신호(PBIAS)는 전원전위(Vdd) 보다 약 문턱전위 만큼 낮은 값을 가지면서 전원전위(Vdd)에 따라 변하게 된다.

상기 PMOS 트랜지스터(P2)는 소오스가 전원전압(Vdd) 파워라인에 접속되고 게이트로 상기 출력 신호(PBIAS)가 인가됨으로 소오스-게이트 양단간의 전위차는 Vdd - (Vdd-V_tp) = V_tp이므로, 전원전위(Vdd)의 변화에 관계없이 문턱전위 정도를 유지하므로 전류포화영역에서 동작하게 된다.

도 5는 본 발명에 의한 다른 백 바이어스 전위레벨 검출 회로도로서, 도 4에서 정전류원인 PMOS 트랜지스터(P2) 대신에 게이트로 정전압원(nBIAS)이 바이어스되는 NMOS 트랜지스터(N1)를 사용한 것이다. 상기 NMOS 트랜지스터(N1)의 게이트에 정전압원(nBIAS)을 입력하여 NMOS 트랜지스터가 포화영역에서 동작하도록 설계한 것이다. 이때, NMOS 트랜지스터(N1)의 게이트로 입력되는 정전압원(nBIAS)의 발생 회로를 도 6에 도시하였다.

상기 정전압원(nBIAS) 발생 회로는 도 6에 도시한 바와 같이, 기준전위 발생부(50)와 기준전위 증폭부(60)로 구성되어 있다.

상기 기준전위 발생부(50)는 노드(Nd2)의 전위에 의해 전원전압을 상기 노드(Nd2) 및 노드(VR1)로 각각 전달하는 커런트 미러 구조의 PMOS 트랜지스터(P4 및 P5)와, 상기 노드(VR1)의 전위에 의해 상기 노드(Nd2) 및 노드(VR1)의 전위 신호를 접지전압(Vss) 파워라인으로 바이패스시키는 NMOS 트랜지스터(N2, N3)와, 상 기 NMOS 트랜지스터(N2)와 접지전압 파워라인 사이에 접속된 저항(R2)으로 구성된다.

그리고, 상기 기준전위 증폭부(60)는 커런트 미러 구조로 갖는 PMOS 트랜지스터(P6,P7)와 NMOS 트랜지스터(N4,N5)로 구성된 차동증폭기와, 상기 차동증폭기의 출력 신호(Nd3)에 의해 전원전압(Vdd)을 출력 단자(nBIAS)로 전달하는 PMOS 트랜지스터(P8)와, 상기 출력 단자(nBIAS)와 접지전압(Vss) 파워라인 사이에 직렬접속된 PMOS 트랜지스터(P9) 및 NMOS 트랜지스터(N7)로 구성된다. 이때, 상기 PMOS 트랜지스터(P9)의 드레인 및 게이트는 상기 차동증폭기의 NMOS 트랜지스터(N5)의 게이트에 공통으로 접속되고, 상기 NMOS 트랜지스터(N7)의 드레인 및 게이트도 상기 차동증폭기의 NMOS 트랜지스터(N5)의 게이트에 공통으로 접속된다.

상기 기준전위 발생부(50)의 출력 전압(VR1)은 약 문턱전압(V_tn)의 값을 가지며, 기준전위 증폭부(60)는 PMOS 트랜지스터(P9)와 NMOS 트랜지스터(N7)의 턴온 저항비에 의해 증폭률이 결정되어 상기 기준전위 발생부(50)의 출력 전압(VR1)을 원하는 정전압원(nBIAS) 레벨까지 높여주는 역할을 한다.

도 7은 본 발명의 백 바이어스 전위레벨 검출 회로의 시뮬레이션 결과를 나타낸 것으로, 전원전압이 2.5V인 경우와 4.5V인 경우에 대하여 Vbb 레벨 검출부의 상태천이점을 나타낸다. 종래기술(b)에서는 전원전압이 2.5V인 경우 천이점이 Vbb = -1.0V이고, 4.5V인 경우는 약 -2.0V로써 그 차이가 1.0V 정도이지만, 본 발명(c) 에서는 전원전압이 2.5V인 경우 천이점이 Vbb = -1.0V이고, 4.5V인 경우는 -1.25V로써 그 차이가 0.25V 정도로 매우 변화가 적음을 알 수 있다. 여기서, 부호 a는 Vbb 전위레벨 검출부의 출력신호이다.

이상에서 설명한 바와 같이, 본 발명에 의한 백 바이어스 전위레벨 검출 회로에 의하면, 제 1 전원전압원의 변화에 무관한 일정한 전류를 제 1 노드(DET)로 공급하는 정전류원 수단과, 상기 제 1 노드의 전위 신호를 음전위 신호 레벨에 따라 제 2 전원전압원으로 스위칭하는 음전위 검출 수단과, 상기 제 1 노드의 전위 신호를 지연시켜 출력하는 지연수단을 구비하여 구성함으로써, 정전류원을 이용하여 백바이어스(Vbb) 레벨을 전원전압(Vdd)의 변화에 무관하게 일정 수준 이내로 제어시킬 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims

삭제
반도체 메모리 장치에 있어서:

전원전압원과 제 1 노드(DET) 사이에 접속되는 제1 NMOS 트랜지스터;

접지전압이 공급되는 소오스와 상기 제 1 노드(DET)를 상기 접지전압 레벨로 떨어뜨리기 위해 음전위 신호가 인가되는 게이트를 구비하는 제1 PMOS 트랜지스터(P1);

상기 제 1 노드(DET)에 접속되어 제 1 노드(DET)의 전위 신호를 지연시켜 출력하는 인버터(INV1,INV2)인 지연수단;

제 2 노드(Nd2)의 전위에 의해 전원전압을 제 2 노드(Nd2) 및 제 3 노드(VR1)로 각각 전달하는 커런트 미러 구조의 제2 및 제3 PMOS 트랜지스터(P4 및 P5), 상기 제3 노드(VR1)의 전위에 의해 상기 제2 노드(Nd2) 및 제 3 노드(VR1)의 전위 신호를 접지전압(Vss) 파워라인으로 바이패스시키는 제2 및 제3 NMOS 트랜지스터(N2, N3), 상기 제2 NMOS트랜지스터(N2)와 접지전압 파워라인 사이에 접속된 저항(R2)으로 구성되어 기준전압을 발생시키는 기준전위 발생부; 및

커런트 미러 구조로 갖는 제4 및 제5 PMOS트랜지스터(P6,P7)와 제4 및 제5 NMOS트랜지스터(N4,N5)로 구성된 차동증폭기와, 상기 차동증폭기의 출력 신호(Nd3)에 의해 전원전압(Vdd)을 출력 단자(nBIAS)로 전달하는 제6 PMOS 트랜지스터(P8)와, 상기 출력 단자(nBIAS)와 접지전압(Vss) 파워라인 사이에 직렬접속된 제7 PMOS 트랜지스터(P9) 및 제4 NMOS트랜지스터(N7)로 구성되어 기준전위 발생부로부터 인가되는 기준전압을 증폭하여 상기 제1 NMOS 트랜지스터의 게이트에 인가하는 기준전위 증폭부를 포함하는

백 바이어스 전위레벨 검출회로.
반도체 메모리 장치에 있어서:

전원전압원과 제 1 노드(DET) 사이에 접속되는 제1 PMOS 트랜지스터;

접지전압이 공급되는 소오스, 상기 제 1 노드(DET)를 상기 접지전압 레벨로 떨어뜨리기 위해 음전위 신호가 인가되는 게이트를 구비하는 제2 PMOS 트랜지스터(P1);

상기 제 1 노드(DET)에 접속되어 제 1 노드(DET)의 전위 신호를 지연시켜 출력하는 인버터(INV1,INV2)인 지연수단;

전원전압원과 제 2 노드(Nd1) 사이에 접속되며, 게이트가 상기 제 2 노드와 상기 제1 PMOS 트랜지스터의 게이트에 연결되는 제3 PMOS 트랜지스터 및

상기 제 2 노드 및 접지전압원 사이에 연결되는 저항을 포함하는

백 바이어스 전위레벨 검출회로.
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