CN112687311A - 一种高性能sram数据读出电路 - Google Patents
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- 238000001514 detection method Methods 0.000 claims abstract description 8
- 101000611655 Homo sapiens Prolactin regulatory element-binding protein Proteins 0.000 claims description 8
- 102100040658 Prolactin regulatory element-binding protein Human genes 0.000 claims description 8
- 238000013500 data storage Methods 0.000 claims description 6
- 101150110971 CIN7 gene Proteins 0.000 description 4
- 101150110298 INV1 gene Proteins 0.000 description 4
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
本发明公开了一种高性能SRAM数据读出电路，包含未知锁存数据的存储阵列，已知锁存数据的存储单元和不对称灵敏放大器。当存储阵列中锁存的数据与已知锁存数据的存储单元中锁存数据不同时，两根位线同时放电，其电压差很小，利用不对称灵敏放大器的失调电压读出数据；当存储阵列中锁存的数据与已知锁存数据的存储单元中锁存数据相同时，一根位线维持高电平不变，另外一根位线在两个存储单元的作用下加速放电，两根位线的电压差迅速达到并超过灵敏放大器的失调电压，灵敏放大器可准确读出数据。第一种情况下字线打开即可进行检测，第二种情况下位线在两个存储单元的作用下加速放电，位线电压差快速达到灵敏放大器可检测出来的数值。本发明可改善SRAM读出性能，减少读延时。
Description
技术领域
本发明属于SRAM技术领域，尤其涉及一种高性能SRAM数据读出电路。
背景技术
为满足片上系统(System on a Chip，SoC)的能效需求，低至近阈值区的宽电压静态随机存储器(Static Random Access Memory，SRAM)正逐渐成为业界的研究热点。存储阵列作为SRAM的主体，决定着SRAM的整体性能。随着电源电压降低，局部工艺波动导致电路需要的设计裕度越来越大，在近阈值区，过于悲观的设计裕度大大地增加了存储阵列的读出延时，SRAM的性能因此严重退化。
时序推测方案能够在一定程度上降低过大的设计裕度对性能的影响，时序推测方案采用两次读出的方式，第一次读出为推测型读出，数据快速输出，用于降低存储阵列的延时，第二次读出为确认型读出，用于检错。现有的时序推测方案在近阈值区的检错延时过大，这限制了其在SoC芯片中的应用，本发明提出一种高性能SRAM数据读出电路。
发明内容
发明目的：针对以上问题，本发明提出一种高性能SRAM数据读出电路，利用已知锁存数据的存储单元和不对称灵敏放大器，实现未知锁存数据的存储单元的存储数据的快速读出。
技术方案：为实现本发明的目的，本发明所采用的技术方案是：一种高性能SRAM数据读出电路，包含未知锁存数据的存储阵列，已知锁存数据的存储单元和不对称灵敏放大器；未知锁存数据的存储阵列包括两根位线，第一位线信号BL和第二位线信号BLB，并与已知锁存数据的存储单元的两根位线信号连接，与不对称灵敏放大器的两根位线信号连接；未知锁存数据的存储阵列用于存储数据，包括N个未知锁存数据的存储单元；已知锁存数据的存储单元用于存储数据，锁存数据已知；不对称灵敏放大器用于未知锁存数据的读出检测，检测存储阵列两根位线的电压差，输出检测数据。
进一步地，当待测存储阵列中未知锁存数据的存储单元的锁存数据与已知锁存数据的存储单元中锁存数据不同时，则两根位线同时放电，两根位线的电压差小于不对称灵敏放大器的失调电压，不对称灵敏放大器输出固定高电平，利用不对称灵敏放大器的失调电压读出数据，实现存储单元锁存数据的快速读出；当待测存储阵列中未知锁存数据的存储单元的锁存数据与已知锁存数据的存储单元中锁存数据相同时，则一根位线维持高电平不变，另外一根位线在两个存储单元的作用下加速放电，两根位线的电压差迅速达到并超过不对称灵敏放大器的失调电压，不对称灵敏放大器输出固定低电平，利用不对称灵敏放大器可准确读出数据，实现存储单元锁存数据的快速读出。
进一步地，未知锁存数据的存储单元包括SRAM电源端VDD、SRAM接地端VSS、第一位线信号BL、第二位线信号BLB、字线信号WL、第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6；其中，SRAM电源端VDD分别与第一MOS管M1的源极、第三MOS管M3的源极相接；第一MOS管M1的漏极分别与第五MOS管M5的源极、第二MOS管M2的漏极、第三MOS管M3的栅极、第四MOS管M4的栅极相连；第一MOS管M1的栅极分别与第二MOS管M2的栅极、第三MOS管M3的漏极、第六MOS管M6的源极、第四MOS管M4的漏极相连；第二MOS管M2的源极与SRAM接地端VSS相连，第四MOS管M4的源极与SRAM接地端VSS相连。第五MOS管M5、第六MOS管M6的栅极与字线信号WL相连，第五MOS管的漏极与第一位线信号BL相连，第六MOS管漏极与第二位线信号BLB相连。
进一步地，已知锁存数据的存储单元包括SRAM电源端VDD、SRAM接地端VSS、第一位线信号BL、第二位线信号BLB、字线信号WL、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10；其中，SRAM电源端VDD分别与第五MOS管M5的源极、第七MOS管M7的源极相接；第五MOS管M5的漏极分别与第九MOS管M9的源极、第六MOS管M6的漏极、第七MOS管M7的栅极、第八MOS管M8的栅极相连；第五MOS管M5的栅极分别与第六MOS管M6的栅极、第七MOS管M7的漏极、第十MOS管M10的源极、第八MOS管M8的漏极相连；第六MOS管M6的源极与SRAM接地端VSS相连，第八MOS管M8的源极与SRAM接地端VSS相连；第九MOS管M9、第十MOS管M10的栅极与字线信号WL相连，第九MOS管的漏极与第一位线信号BL相连，第十MOS管漏极与第二位线信号BLB相连。
进一步地，灵敏放大器包括电源端VDD、接地端VSS、第一位线信号BL、第二位线信号BLB、灵敏放大器使能信号SAE、灵敏放大器预充信号PREB、灵敏放大器输入控制信号PGB、数据输出信号Q、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、反向器INV1；其中，电源端VDD连接第十一MOS管M11的源极和第十二MOS管M12的源极，第十一MOS管M11的漏极连接第二十MOS管M20的源极，第十二MOS管M12的漏极连接第二十MOS管M20的漏极；第十一MOS管M11、第十二MOS管M12、第二十MOS管M20的栅极相互连接，并连接灵敏放大器预充信号PREB；第十三MOS管M13的源极连接第一位线信号BL，第十三MOS管M13的漏极、第十五MOS管M15的漏极、第十六MOS管M16的漏极、第十七MOSM17管的栅极、第十八MOS管M18的栅极相互连接；第十二MOS管M12的漏极、第二十MOS管M20的漏极、第十七MOS管M17的漏极、第十八MOS管M18的漏极、第十五MOS管M15的栅极、第十六MOS管M16的栅极、第十四MOS管M14的漏极、反相器INV1的输入端相互连接；反相器INV1的输出端与数据输出信号Q相连；第十六MOS管M16的源极、第十八MOS管M18的源极、第十九MOS管M19的漏极相互连接；第十九MOS管M19的栅极连接灵敏放大器使能信号SAE，第十九MOS管M19的源极连接接地端VSS。
进一步地，第十五MOS管M15、第十八MOS管M18采用低阈值器件类型LVT，第十六MOS管M16、第十七MOS管M17采用高阈值器件类型HVT；第十五MOS管M15的宽长比大于第十七MOS管M17的宽长比，第十八MOS管M18的宽长比大于第十六MOS管M16的宽长比。
有益效果：本发明共有两种读出情况，当存储阵列中锁存的数据与已知锁存数据的存储单元中锁存数据不同时，两根位线同时放电，其电压差很小，利用不对称灵敏放大器的失调电压读出数据；当存储阵列中锁存的数据与已知锁存数据的存储单元中锁存数据相同时，一根位线维持高电平不变，另外一根位线在两个存储单元的作用下加速放电，两根位线的电压差迅速达到并超过灵敏放大器的失调电压，灵敏放大器可准确读出数据。在第一种情况下，字线打开即可进行检测，第二种情况下，位线在两个存储单元的作用下加速放电，位线电压差快速达到灵敏放大器可检测出来的数值。因此，本发明的高性能SRAM数据读出电路可改善SRAM读出性能。
附图说明
图1是未知锁存数据的存储阵列和已知锁存数据的存储单元示意图；
图2是不对称灵敏放大器示意图。
具体实施方式
下面结合附图和实施例对本发明的技术方案作进一步的说明。
如图1和图2所示，本发明所述的高性能SRAM数据读出电路，包含未知锁存数据的存储阵列1，已知锁存数据的存储单元2和不对称灵敏放大器3。其中，未知锁存数据的存储阵列用于存储数据，包括N个未知锁存数据的存储单元。已知锁存数据的存储单元用于存储数据，锁存数据已知。不对称灵敏放大器用于未知锁存数据的读出检测，检测存储阵列两根位线的电压差，输出检测数据。
未知锁存数据的存储阵列包括两根位线，第一位线信号BL和第二位线信号BLB，并与已知锁存数据的存储单元的位线信号连接，与不对称灵敏放大器的位线信号连接。
本发明所述的高性能SRAM数据读出电路，利用已知锁存数据的存储单元和不对称灵敏放大器，实现未知锁存数据的存储单元的存储数据的快速读出。
当待测存储阵列中未知锁存数据的存储单元的锁存数据与已知锁存数据的存储单元中锁存数据不同时，则两根位线同时放电，电压差很小，两根位线的电压差小于不对称灵敏放大器的失调电压，不对称灵敏放大器输出固定高电平，利用不对称灵敏放大器的失调电压读出数据，实现存储单元锁存数据的快速读出。
当待测存储阵列中未知锁存数据的存储单元的锁存数据与已知锁存数据的存储单元中锁存数据相同时，则一根位线维持高电平不变，另外一根位线在两个存储单元的作用下加速放电，两根位线的电压差迅速达到并超过不对称灵敏放大器的失调电压，不对称灵敏放大器输出固定低电平，利用不对称灵敏放大器可准确读出数据，实现存储单元锁存数据的快速读出。
本发明共有两种读出情况，利用待测存储单元和已知存储单元的差异性，通过不对称灵敏放大器可将数据快速读出。在第一种情况下，字线打开即可进行检测；第二种情况下，位线在两个存储单元的作用下加速放电，位线电压差可快速达到不对称灵敏放大器可检测出来的数值。因此，本发明的高性能SRAM数据读出电路可改善SRAM读出性能。
如图1所示，未知锁存数据的存储单元包括SRAM电源端VDD、SRAM接地端VSS、第一位线信号BL、第二位线信号BLB、字线信号WL、第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6。
其中，SRAM电源端VDD分别与第一MOS管M1的源极、第三MOS管M3的源极相接；第一MOS管M1的漏极分别与第五MOS管M5的源极、第二MOS管M2的漏极、第三MOS管M3的栅极、第四MOS管M4的栅极相连；第一MOS管M1的栅极分别与第二MOS管M2的栅极、第三MOS管M3的漏极、第六MOS管M6的源极、第四MOS管M4的漏极相连；第二MOS管M2的源极与SRAM接地端VSS相连，第四MOS管M4的源极与SRAM接地端VSS相连。第五MOS管M5、第六MOS管M6的栅极与字线信号WL相连，第五MOS管的漏极与第一位线信号BL相连，第六MOS管漏极与第二位线信号BLB相连。
存储阵列包括N个相同的未知锁存数据的存储单元，其第一位线信号BL均相连接，第二位线信号BLB均相连接。
如图1所示，已知锁存数据的存储单元包括SRAM电源端VDD、SRAM接地端VSS、第一位线信号BL、第二位线信号BLB、字线信号WL、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10。
其中，SRAM电源端VDD分别与第五MOS管M5的源极、第七MOS管M7的源极相接；第五MOS管M5的漏极分别与第九MOS管M9的源极、第六MOS管M6的漏极、第七MOS管M7的栅极、第八MOS管M8的栅极相连；第五MOS管M5的栅极分别与第六MOS管M6的栅极、第七MOS管M7的漏极、第十MOS管M10的源极、第八MOS管M8的漏极相连；第六MOS管M6的源极与SRAM接地端VSS相连，第八MOS管M8的源极与SRAM接地端VSS相连；第九MOS管M9、第十MOS管M10的栅极与字线信号WL相连，第九MOS管的漏极与第一位线信号BL相连，第十MOS管漏极与第二位线信号BLB相连。
已知锁存数据的存储单元的第一位线信号BL与存储阵列的第一位线信号BL相连，已知锁存数据的存储单元的第二位线信号BLB与存储阵列的第二位线信号BLB相连。
如图2所示，灵敏放大器包括电源端VDD、接地端VSS、第一位线信号BL、第二位线信号BLB、灵敏放大器使能信号SAE、灵敏放大器预充信号PREB、灵敏放大器输入控制信号PGB、数据输出信号Q、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、反向器INV1。
其中，电源端VDD连接第十一MOS管M11的源极和第十二MOS管M12的源极，第十一MOS管M11的漏极连接第二十MOS管M20的源极，第十二MOS管M12的漏极连接第二十MOS管M20的漏极；第十一MOS管M11、第十二MOS管M12、第二十MOS管M20的栅极相互连接，并连接灵敏放大器预充信号PREB；第十三MOS管M13的源极连接第一位线信号BL，第十三MOS管M13的漏极、第十五MOS管M15的漏极、第十六MOS管M16的漏极、第十七MOS管M17的栅极、第十八MOS管M18的栅极相互连接；第十二MOS管M12的漏极、第二十MOS管M20的漏极、第十七MOS管M17的漏极、第十八MOS管M18的漏极、第十五MOS管M15的栅极、第十六MOS管M16的栅极、第十四MOS管M14的漏极、反相器INV1的输入端相互连接；第十四MOS管M14的源极连接第二位线信号BLB，第十三MOS管M13和第十四MOS管M14的栅极连接灵敏放大器输入控制信号PGB；反相器INV1的输出端与数据输出信号Q相连；第十六MOS管M16的源极、第十八MOS管M18的源极、第十九MOS管M19的漏极相互连接；第十九MOS管M19的栅极连接灵敏放大器使能信号SAE，第十九MOS管M19的源极连接接地端VSS。
灵敏放大器是非对称灵敏放大器，第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18的宽长比和器件类型不完全相同，使得灵敏放大器具有固定的失调电压。其中，第十五MOS管M15、第十八MOS管M18采用低阈值器件类型LVT，第十六MOS管M16、第十七MOS管M17采用高阈值器件类型HVT，第十五MOS管M15的宽长比大于第十七MOS管M17的宽长比，第十八MOS管M18的宽长比大于第十六MOS管M16的宽长比。
当字线信号WL使能时，未知锁存数据的存储阵列和已知锁存数据的存储单元正常执行读写操作，由未知锁存数据的存储阵列中锁存值与已知锁存数据的存储单元中锁存值的差异性，决定位线的放电情况。
当已知锁存数据的存储单元中锁存数据与未知锁存数据的存储阵列中锁存数据不同时，两根位线BL和BLB在字线信号WL使能后同时放电。由于两根位线BL和BLB同时放电，因此其电压差值很小，不超过不对称灵敏放大器的失调电压，灵敏放大器固定输出电平，实现存储单元锁存数据的快速读出。
当已知锁存数据的存储单元中锁存数据与未知锁存数据的存储阵列中锁存数据相同时，两根位线BL和BLB在字线信号WL使能后不同时放电。一根位线维持在原有的高电平，另外一根位线在两个存储单元的作用下加速放电。由于位线电压差受到两个存储单元的驱动，因此位线电压差在很短时间内即可达到灵敏放大器的失调电压，灵敏放大器输出另外一种类型的电平值，实现存储单元锁存数据的快速读出。
当字线信号WL不使能时，灵敏放大器使能信号SAE信号不使能，灵敏放大器输入端控制信号PGB不使能，灵敏放大器预充信号PREB信号使能灵敏放大器的内部节点被预充在高电平；当字线信号WL使能后，经过一段时间位线电压差达到灵敏放大器的失调电压时，灵敏放大器预充信号PREB关闭，灵敏放大器输入端控制信号PGB短暂使能，灵敏放大器使能信号SAE信号使能，灵敏放大器读出存储单元中的数据。
由上述所知，本发明的创新之处在于，在不影响存储阵列正常读写操作的前提下，通过存储阵列锁存数据与一个特定存储单元中锁存数据的差异性，利用不对称灵敏放大器的失调电压特性，实现高性能的SRAM数据读出。
Claims (6)
1.一种高性能SRAM数据读出电路，其特征在于，包含未知锁存数据的存储阵列(1)，已知锁存数据的存储单元(2)和不对称灵敏放大器(3)；
未知锁存数据的存储阵列包括两根位线，并与已知锁存数据的存储单元的两根位线信号连接，与不对称灵敏放大器的两根位线信号连接；
未知锁存数据的存储阵列用于存储数据，包括N个未知锁存数据的存储单元；
已知锁存数据的存储单元用于存储数据，锁存数据已知；
不对称灵敏放大器用于未知锁存数据的读出检测，检测存储阵列两根位线的电压差，输出检测数据。
2.根据权利要求1所述的高性能SRAM数据读出电路，其特征在于，当待测存储阵列中未知锁存数据的存储单元的锁存数据与已知锁存数据的存储单元中锁存数据不同时，则两根位线同时放电，两根位线的电压差小于不对称灵敏放大器的失调电压，不对称灵敏放大器输出固定高电平，利用不对称灵敏放大器的失调电压读出数据，实现存储单元锁存数据的快速读出；
当待测存储阵列中未知锁存数据的存储单元的锁存数据与已知锁存数据的存储单元中锁存数据相同时，则一根位线维持高电平不变，另外一根位线在两个存储单元的作用下加速放电，两根位线的电压差迅速达到并超过不对称灵敏放大器的失调电压，不对称灵敏放大器输出固定低电平，利用不对称灵敏放大器可准确读出数据，实现存储单元锁存数据的快速读出。
3.根据权利要求1所述的高性能SRAM数据读出电路，其特征在于，未知锁存数据的存储单元包括SRAM电源端(VDD)、SRAM接地端(VSS)、第一位线信号(BL)、第二位线信号(BLB)、字线信号(WL)、第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)、第五MOS管(M5)、第六MOS管(M6)；
其中，SRAM电源端(VDD)分别与第一MOS管(M1)的源极、第三MOS管(M3)的源极相接；第一MOS管(M1)的漏极分别与第五MOS管(M5)的源极、第二MOS管(M2)的漏极、第三MOS管(M3)的栅极、第四MOS管(M4)的栅极相连；第一MOS管(M1)的栅极分别与第二MOS管(M2)的栅极、第三MOS管(M3)的漏极、第六MOS管(M6)的源极、第四MOS管(M4)的漏极相连；第二MOS管(M2)的源极与SRAM接地端(VSS)相连，第四MOS管(M4)的源极与SRAM接地端(VSS)相连；第五MOS管(M5)、第六MOS管(M6)的栅极与字线信号(WL)相连，第五MOS管(M5)的漏极与第一位线信号(BL)相连，第六MOS管(M6)的漏极与第二位线信号(BLB)相连。
4.根据权利要求1所述的高性能SRAM数据读出电路，其特征在于，已知锁存数据的存储单元包括SRAM电源端(VDD)、SRAM接地端(VSS)、第一位线信号(BL)、第二位线信号(BLB)、字线信号(WL)、第五MOS管(M5)、第六MOS管(M6)、第七MOS管(M7)、第八MOS管(M8)、第九MOS管(M9)、第十MOS管(M10)；
其中，SRAM电源端(VDD)分别与第五MOS管(M5)的源极、第七MOS管(M7)的源极相接；第五MOS管(M5)的漏极分别与第九MOS管(M9)的源极、第六MOS管(M6)的漏极、第七MOS管(M7)的栅极、第八MOS管(M8)的栅极相连；第五MOS管(M5)的栅极分别与第六MOS管(M6)的栅极、第七MOS管(M7)的漏极、第十MOS管(M10)的源极、第八MOS管(M8)的漏极相连；第六MOS管(M6)的源极与SRAM接地端(VSS)相连，第八MOS管(M8)的源极与SRAM接地端(VSS)相连；第九MOS管(M9)、第十MOS管(M10)的栅极与字线信号(WL)相连，第九MOS管的漏极与第一位线信号BL相连，第十MOS管的漏极与第二位线信号(BLB)相连。
5.根据权利要求1所述的高性能SRAM数据读出电路，其特征在于，灵敏放大器包括电源端(VDD)、接地端(VSS)、第一位线信号(BL)、第二位线信号(BLB)、灵敏放大器使能信号(SAE)、灵敏放大器预充信号(PREB)、灵敏放大器输入控制信号(PGB)、数据输出信号(Q)、第十一MOS管(M11)、第十二MOS管(M12)、第十三MOS管(M13)、第十四MOS管(M14)、第十五MOS管(M15)、第十六MOS管(M16)、第十七MOS管(M17)、第十八MOS管(M18)、第十九MOS管(M19)、第二十MOS管(M20)、反向器(INV1)；
其中，电源端(VDD)连接第十一MOS管(M11)的源极和第十二MOS管(M12)的源极，第十一MOS管(M11)的漏极连接第二十MOS管(M20)的源极，第十二MOS管(M12)的漏极连接第二十MOS管(M20)的漏极；第十一MOS管(M11)、第十二MOS管(M12)、第二十MOS管(M20)的栅极相互连接，并连接灵敏放大器预充信号(PREB)；第十三MOS管(M13)的源极连接第一位线信号(BL)，第十三MOS管(M13)的漏极、第十五MOS管(M15)的漏极、第十六MOS管(M16)的漏极、第十七MOS管(M17)的栅极、第十八MOS管(M18)的栅极相互连接；第十二MOS管(M12)的漏极、第二十MOS管(M20)的漏极、第十七MOS管(M17)的漏极、第十八MOS管(M18)的漏极、第十五MOS管(M15)的栅极、第十六MOS管(M16)的栅极、第十四MOS管(M14)的漏极、反相器(INV1)的输入端相互连接；第十四MOS管(M14)的源极连接第二位线信号(BLB)，第十三MOS管(M13)和第十四MOS管(M14)的栅极连接灵敏放大器输入控制信号(PGB；)反相器(INV1)的输出端与数据输出信号(Q)相连；第十六MOS管(M16)的源极、第十八MOS管(M18)的源极、第十九MOS管(M19)的漏极相互连接；第十九MOS管(M19)的栅极连接灵敏放大器使能信号(SAE)，第十九MOS管(M19)的源极连接接地端(VSS)。
6.根据权利要求5所述的高性能SRAM数据读出电路，其特征在于，第十五MOS管(M15)、第十八MOS管(M18)采用低阈值器件类型LVT，第十六MOS管(M16)、第十七MOS管(M17)采用高阈值器件类型HVT；第十五MOS管(M15)的宽长比大于第十七MOS管(M17)的宽长比，第十八MOS管(M18)的宽长比大于第十六MOS管(M16)的宽长比。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011615515.4A CN112687311A (zh) | 2020-12-30 | 2020-12-30 | 一种高性能sram数据读出电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011615515.4A CN112687311A (zh) | 2020-12-30 | 2020-12-30 | 一种高性能sram数据读出电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112687311A true CN112687311A (zh) | 2021-04-20 |
Family
ID=75455426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011615515.4A Pending CN112687311A (zh) | 2020-12-30 | 2020-12-30 | 一种高性能sram数据读出电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112687311A (zh) |
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