JP2007273851A - 半導体記憶装置 - Google Patents

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Abstract

【課題】レイアウトパターンの均一性を高めて製造時の加工バラツキを抑制した半導体記憶装置を提供する。
【解決手段】半導体基板上に形成された１箇所のＮ型の拡散層ＯＤごとに、ワード線ＷＬまたはビット線選択線ＫＳとの交差位置に、２つのメモリセルゲートＴＧ、またはビット線接続ゲートＳＷが形成され、Ｎ型の拡散層ＯＤの中央部付近は、２つのゲートに共通のソース／ドレイン領域とされる一方、両端部付近は、各ゲートに個別のソース／ドレイン領域とされる。ソース／ドレイン領域は、ストレージコンタクトＣＡを介して、メモリセルキャパシタのストレージ電極に接続され、またはサブビット線コンタクトＣＨおよびメタル配線のビアを介して、サブビット線、またはメインビット線に接続される。メモリセルゲートＴＧおよびビット線接続ゲートＳＷは、４つ単位で同一のパターンを繰り返すように配置される。
【選択図】図２

Description

本発明は半導体記憶装置に関し、特に、１本の主ビット線に対して複数本の副ビット線が設けられた、いわゆる階層ビット線構造を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）、また、そのような半導体記憶装置を有するいわゆるシステムＬＳＩ等に関するものである。
ＤＲＡＭにおいては、ビット線の寄生容量が大きいと、メモリセルに蓄積された電荷によってビット線対に生じる電位差が小さくなり、正確な読み出しが困難になる。上記ビット線の寄生容量を小さく抑えるためには、ビット線に接続されるメモリセルの個数を少なくする必要がある。ところが、ビット線対の電位差を増幅するセンスアンプはビット線対ごとに設けられるため、ビット線に接続されるメモリセルの個数が少なくなると、半導体チップ上で、メモリセルが占める領域に対してセンスアンプの占める割合が多くなり、記憶容量を大きくすることが困難になる。
そこで、それぞれ所定の数のメモリセルが接続される複数本の副ビット線を設け、何れかの副ビット線を選択的に主ビット線と導通させることにより、実際上の寄生容量を小さく抑える技術が知られている（例えば、特許文献１参照。）。
具体的には、同文献の図１に示されるように、例えば１対の主ビット線ＢＬｍ１、／ＢＬｍ１に対して１６対の副ビット線ＢＬｓ１、／ＢＬｓ１が設けられ、各副ビット線ＢＬｓ１、／ＢＬｓ１は、選択線ＢＳ１〜ＢＳ１６により制御されるビット線接続トランジスタＴ１、／Ｔ１を介して、選択的に主ビット線ＢＬｍ１、／ＢＬｍ１に接続されるようになっている。
上記ビット線接続トランジスタＴ１、／Ｔ１等は、半導体チップ上に次のように配置される。すなわち、同文献の図２には明示的には図示されていないが、例えば副ビット線／ＢＬｓ１を選択的に主ビット線／ＢＬｍ１に接続するビット線接続トランジスタ／Ｔ１は、選択線ＢＳ２、ＢＳ３と、主ビット線／ＢＬｍ１との交差位置に配置される。また、例えば副ビット線ＢＬｓ１を選択的に主ビット線ＢＬｍ１に接続するビット線接続トランジスタＴ１は、サブブロックＢｓ２、Ｂｓ３の図示されていない他端側で、選択線ＢＳ１、ＢＳ２またはＢＳ３、ＢＳ４と、主ビット線／ＢＬｍ１との交差位置に配置される。
ここで、各メモリセルが有するメモリセルキャパシタを例えば副ビット線ＢＬｓ１に接続するアクセストランジスタは、主ビット線ＢＬｍ１と、ワード線ＷＬ２、３、６、７…との交差位置に配置され、また、副ビット線／ＢＬｓ１に接続するアクセストランジスタは、主ビット線／ＢＬｍ１と、ワード線ＷＬ１、４、５、８、９…との交差位置に配置される。すなわち、隣り合う４本のワード線と主ビット線との４カ所の交差位置のうち隣り合う２カ所に配置される単位パターンが、主ビット線方向に繰り返し配置される。また、ワード線方向に隣り合う主ビット線については、上記単位パターンが２カ所の交差位置分だけずれて配置される。
特開平６−３４９２６７号公報
しかしながら、上記のような半導体記憶装置は、アクセストランジスタやビット線接続トランジスタＴ１…の配置が均一でないために、各トランジスタや配線を高精度かつ高密度に形成することが困難である。すなわち、製造時の加工バラツキが増大し（特に製造プロセスを微細化する上で顕在化）メモリセルやビット線接続トランジスタの電気特性が均一化できない。したがって、レイアウト面積の縮小や記憶容量の増大が困難であり、また歩留まりの向上（維持）が困難である。
具体的には、例えば主ビット線ＢＬｍ１に関しては、サブブロックＢｓ２のワード線ＷＬ６２、６３およびサブブロックＢｓ３のワード線ＷＬ２、３等との交差位置にアクセストランジスタが配置され、間のＷＬ６４、選択線ＢＳ２、ＢＳ３、ワード線ＷＬ１との４カ所の交差位置には配置されない。一方、主ビット線／ＢＬｍ１に関しては、サブブロックＢｓ２のワード線ＷＬ６４、選択線ＢＳ２、ＢＳ３、およびサブブロックＢｓ３のワード線ＷＬ１、４との４カ所の交差位置に、連続してアクセストランジスタまたはビット線接続トランジスタ／Ｔ１が配置される。
本発明は、かかる点に鑑みてなされたものであり、半導体チップ上のレイアウト面積の縮小や製造歩留まりの向上等を容易にすることを課題としている。
上記の課題を解決するため、本発明は、
それぞれ、セルトランジスタを含む複数のメモリセル、およびサブビット線を有する複数のサブメモリアレイと、
メインビット線と、
上記サブビット線を上記メインビット線に選択的に接続させるビット線接続トランジスタと、
を備えた半導体記憶装置であって、
上記サブメモリアレイは、サブビット線が上記メインビット線に沿って順次並ぶように配置されるとともに、
上記セルトランジスタ、およびビット線接続トランジスタが、所定数単位で同一のパターンを繰り返すように配置されていることを特徴とする。
これにより、半導体チップ上のレイアウトパターンの均一性が高くなる。
本発明によれば、半導体チップ上のレイアウトパターンの均一性を高めて製造時の加工バラツキを抑制することができるため、レイアウト面積の縮小や製造歩留まりの向上（維持）が容易に可能になる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
《発明の実施形態１》
（ＤＲＡＭの回路）
まず、実施形態１のＤＲＡＭの回路について図１に基づいて説明する。
このＤＲＡＭは、メインメモリアレイＭＭ内に４つのサブメモリアレイＳＭ０〜ＳＭ３を有し、４×ｎビット×６４ワードのデータを記憶するようになっている。記憶データが入出力されるビット線は、上記４つのサブメモリアレイＳＭ０〜ＳＭ３に共通のメインビット線ＭＢＬ０〜ＭＢＬｎ（および／ＭＢＬ０〜／ＭＢＬｎ）と、各サブメモリアレイＳＭ０〜ＳＭ３に対応するサブビット線ＳＢＬ００〜ＳＢＬｎ０、…ＳＢＬ０３〜ＳＢＬｎ３（および／ＳＢＬ００〜／ＳＢＬｎ０、…／ＳＢＬ０３〜／ＳＢＬｎ３）とが設けられた階層ビット線構造で、かつ、折り返しビット線構造を有している。
以下、主にサブメモリアレイＳＭ０の１、２ビット目のデータが記憶される部分を代表的に説明する。各１ビットのデータが記憶されるメモリセルＭＣは、ワード線ＷＬ０〜ＷＬ６３における４本ごとのうちの２本と、サブビット線ＳＢＬ００、またはサブビット線／ＳＢＬ００との交差位置に対応して設けられている。より具体的には、ワード線ＷＬ０、３、４、７、８、…、５９、６０、６３と、サブビット線ＳＢＬ００との交差位置、およびワード線ＷＬ１、２、５、６、…、６１、６２と、サブビット線／ＳＢＬ００との交差位置に対応して設けられている。
各サブビット線ＳＢＬ００、／ＳＢＬ００は、それぞれビット線選択線ＫＳ０Ａ、ＫＳ０Ｂによって制御されるビット線接続ゲートＳＷ００、／ＳＷ００（ビット線接続ゲート群ＳＷ０、／ＳＷ０）を介して、メインビット線ＭＢＬ０、／ＭＢＬ０に接続されるようになっている。すなわち、各サブメモリアレイＳＭ０〜ＳＭ３は、サブビット線ＳＢＬ００、／ＳＢＬ００…が選択的にメインビット線ＭＢＬ０、／ＭＢＬ０に接続されることにより選択されるようになっている。
メインビット線ＭＢＬ０、／ＭＢＬ０は、センスアンプＳＡ０に接続され、両者間にメモリセルＭＣの記憶データに応じて生じる電位差が増幅されるようになっている。
ここで、図１はＤＲＡＭの回路を示すものであるが、後述する各構成要素の配置関係にも、概ね対応している。すなわち、例えばビット線接続ゲート群ＳＷ０、／ＳＷ０、ＳＷ１、／ＳＷ１は、サブメモリアレイＳＭ０、ＳＭ１の間付近に線対称に配置され、ビット線接続ゲート群ＳＷ２、／ＳＷ２、ＳＷ３、／ＳＷ３は、サブメモリアレイＳＭ２、ＳＭ３の間付近に線対称に配置される。なお、ビット線接続ゲート群ＳＷ０…の配置順序は線対称性が保たれる範囲で異なっていてもよい。
（ＤＲＡＭの半導体チップ上のレイアウト）
次に、上記各回路要素の半導体チップ上のレイアウトについて図２〜図７に基づいて説明する。
図２は、図５および図６のＡ−Ａ断面図で、半導体基板上に形成されるトランジスタの配置等を示している。
図３は、図５および図６のＢ−Ｂ断面図で、サブビット線ＳＢＬ００…よりも下方のメモリセルキャパシタＣｓを構成するプレート電極ＰＬ、およびストレージ電極ＳＮの配置等を示している。
図４は、図５および図６のＣ−Ｃ断面図で、サブビット線ＳＢＬ００…、メインビット線ＭＢＬ０…、ワード線裏打ち配線ＷＬ６０＿Ｍ…、およびビット線選択線裏打ち配線の配置等を示している。
図５は、図２〜図４のＤ−Ｄ断面図、すなわちメインビット線ＭＢＬ０の位置での縦断面を示している。
図６は、図２〜図４のＥ−Ｅ断面図、すなわちメインビット線／ＭＢＬ０の位置での縦断面を示している。
図７は、上記図２と対応させてワード線駆動回路ＷＤ６０〜ＷＤ６７、およびビット線選択線駆動回路ＫＤ０、ＫＤ１の配置を示す模式図である。
ここで、以下の説明では、同種の構成要素について、これらを特に区別する必要がない場合には符号に含まれる数字および「／」を省略して記載する。
半導体基板上には、図２に示すようにＮ型の拡散層ＯＤが形成されている。上記Ｎ型の拡散層ＯＤと、ワード線ＷＬまたはビット線選択線ＫＳとの交差位置に、それぞれメモリセルゲートＴＧ、またはビット線接続ゲートＳＷが形成される。
より詳しくは、１カ所のＮ型の拡散層ＯＤごとに２つのメモリセルゲートＴＧまたはビット線接続ゲートＳＷ（Ｎ型ＭＯＳＦＥＴ）が形成され、Ｎ型の拡散層ＯＤの中央部付近は、２つのゲートに共通のソース／ドレイン領域とされる一方、両端部付近は、各ゲートに個別のソース／ドレイン領域とされる。上記ソース／ドレイン領域は、図５、図６に示すように、ストレージコンタクトＣＡを介して、メモリセルキャパシタＣｓのストレージ電極ＳＮに接続され、またはサブビット線コンタクトＣＨおよびメタル配線のビアＶ１を介して、サブビット線ＳＢＬ、またはメインビット線ＭＢＬに接続されている。（ここで、正確には、図２の断面位置で現れるのはストレージコンタクトＣＡだけであるが、便宜上、その上方でサブビット線コンタクトＣＨが積層される部分については、ハッチングを異ならせて符号ＣＨを付して描いている。）
上記Ｎ型の拡散層ＯＤは、メモリセルゲートＴＧが形成されるかビット線接続ゲートＳＷが形成されるかに係わらず、等ピッチの繰り返しパターンが形成されるように千鳥状に配置されている。また、ワード線ＷＬおよびビット線選択線ＫＳも等ピッチに配置されている。したがって、メモリセルゲートＴＧおよびビット線接続ゲートＳＷも、サブメモリアレイＳＭ０〜ＳＭ３の内部および境界部に亘って、対称性の高い繰り返しパターン状（千鳥状）に配置される。
メモリセルキャパシタＣｓは、図５、図６に示すように、Ｎ型の拡散層ＯＤおよびワード線ＷＬ等の上層側に設けられ、プレート電極ＰＬとストレージ電極ＳＮとの間に酸化膜Ｃｏｘが形成された３次元構造を有している。上記プレート電極ＰＬの上部は、図３に示すように、各サブメモリアレイＳＭ０〜ＳＭ３の領域内で連続的に形成される一方、各サブメモリアレイＳＭ０〜ＳＭ３間では互いに分離して形成されている。前記サブビット線コンタクトＣＨは、サブメモリアレイＳＭ０〜ＳＭ３の領域内では、プレート電極ＰＬに形成された開口部を挿通されて、サブビット線ＳＢＬ等に接続されるようになっている。（本実施形態では、メモリセルキャパシタＣｓがサブビット線ＳＢＬの下層に形成された、いわゆるＣＵＢ型メモリセル構造が形成されているが、これに限らず、いわゆるＣＯＢ型メモリセル構造などにも適用可能である。）
プレート電極ＰＬの上層には、図５、図６に示すように、３層の金属配線層が設けられ、前記サブビット線ＳＢＬ、メインビット線ＭＢＬ、およびワード線裏打ち配線ＷＬ＿Ｍとビット線選択線裏打ち配線ＫＳ＿Ｍとは、それぞれ第１層〜第３層の金属配線層によって形成されている。サブビット線ＳＢＬとメインビット線ＭＢＬとは、図４に示すように、ワード線ＷＬと直交する方向に延伸するとともに互いに重なり合う位置に配置されている。ワード線裏打ち配線ＷＬ＿Ｍとビット線選択線裏打ち配線ＫＳ＿Ｍとは、ワード線ＷＬと同方向に延伸するように配置されている。
半導体基板は、具体的には、例えば図５、図６に示すように、Ｐ型シリコン基板Ｐ−ｓｕｂの上に深いＮ型ウェル領域ＮＴ、さらにその上層にＰ型ウェル領域ＰＷが形成されて成るトリプルウェル構造を有し、メモリセルＭＣのメモリセルゲートＴＧやビット線接続ゲートＳＷの基板と、メモリセル領域以外の回路領域の基板とが分離されるようになっている。なお、本発明はトリプルウェル構造に限定されるものでなく、ツインウェル構造などにおいても同様の効果を発揮できる。
メモリセルゲートＴＧやビット線接続ゲートＳＷは、同一の素子構造かつ素子寸法を有し、同一の工程によって製造される。これらは、Ｐ型ウェル領域ＰＷの表面付近に前記Ｎ型の拡散層ＯＤが形成され、ゲート電極としてのワード線ＷＬまたはビット線選択線ＫＳがゲート酸化膜Ｇｏｘを介して設けられることにより形成される。
ワード線ＷＬ、およびビット線選択線ＫＳは、実質的な低抵抗化を目的に、図示しない裏打ち配線接続領域で、それぞれ対応する例えば銅を主成分とするワード線裏打ち配線ＷＬ＿Ｍまたはビット線選択線裏打ち配線ＫＳ＿Ｍに接続されている。なお、これらの裏打ち配線は銅を主成分とするものに限らず、アルミニウム等の金属配線でも一定の低抵抗化効果は得られる。
また、メモリセルゲートＴＧ、およびビット線接続ゲートＳＷにおけるポリシリコンから成るゲート電極、ソース電極、およびドレイン電極は、限定されないが、例えば寄生抵抗の低減のために表面をコバルトやニッケル等の金属でシリサイド化されている。
さらに、メモリセルキャパシタＣｓのストレージ電極ＳＮおよびプレート電極ＰＬは、タングステン等の金属を用いたＭＩＭ構造とすることにより、ストレージコンタクトＣＡの低抵抗化が図られている。
上記のような低抵抗化等は必ずしも必須ではないが、これらのようにすることにより、メモリセルキャパシタＣｓへのアクセス時に、メモリセルゲートＴＧ、およびビット線接続ゲートＳＷが直列接続されることによるアクセス速度の低下を補って、高速なアクセス性能を実現することが容易にできる。
次に、上記ワード線ＷＬを駆動するワード線駆動回路ＷＤ、およびビット線選択線ＫＳを駆動するビット線選択線駆動回路ＫＤについて図７に基づいて説明する。これらの駆動回路は、例えばＣＭＯＳによって構成される。
例えばサブメモリアレイＳＭ０の領域では、４本分のワード線ＷＬに対応する領域に、これらのワード線ＷＬを駆動する４つのワード線駆動回路ＷＤが形成されている。これらのワード線駆動回路ＷＤは、アドレス信号のデコード結果に基づいて択一的に駆動信号を出力するようになっている。
一方、例えばサブメモリアレイＳＭ０、ＳＭ１の境界領域では、ワード線ＷＬと同一のピッチで配置された４本分のビット線選択線ＫＳに対応する領域に、これらのビット線選択線ＫＳを駆動する２つのビット線選択線駆動回路ＫＤが形成されている。これらのビット線選択線駆動回路ＫＤは、ブロック選択入力信号のデコード結果に基づいて４本のビット線選択線ＫＳのうち選択された２本に共通に駆動信号を出力するようになっている。
ここで、各ワード線駆動回路ＷＤの負荷容量に対して、ビット線選択線駆動回路ＫＤの負荷容量は、およそ２〜４倍である。一方、ワード線駆動回路ＷＤは上記のように４本分のワード線ＷＬに対応する領域に４つ形成されるのに対して、ビット線選択線駆動回路ＫＤは同じ大きさの領域に２つだけ形成される。
すなわち、ＤＲＡＭの速度性能は信号の遷移時間に大きく支配され、上記遷移時間は、駆動回路の内部抵抗、駆動する信号線の抵抗負荷、および容量負荷の関係で決まるが、上記のように各駆動回路に負荷容量の比に対応した（ワード線駆動回路ＷＤのおよそ２倍の）電流駆動能力を持たせて、レイアウト面積を増加させることなく駆動信号の遷移時間をバランスさせることが容易にできる。
上記のように、規則的に配置されるメモリセルＭＣは４本のワード線やビット線選択線ＫＳを１組とし、さらにその中の２本ずつのワード線等を対として対称的に配置している。したがって隣接して配置される各々のメモリセルＭＣのメモリセルゲートＴＧ６１０とＴＧ６２０およびＴＧ６１１とＴＧ６２１等は、サブビット線に接続されるソース／ドレイン電極の一端を共有して配置される。また、ＴＧ６３０とＳＷ００、ＴＧ６３１とＳＷ０１、／ＳＷ００と／ＳＷ１０、／ＳＷ０１と／ＳＷ１１等もソース／ドレイン電極の一端を共有する。ここで、メモリセルＭＣのメモリセルゲートＴＧとサブビット線とメインビット線間のビット線接続ゲートＳＷとは、同一の素子構造かつ素子寸法である。
また、上記のように構成された階層ビット線構造から成るＤＲＡＭでは、例えば４個のサブメモリアレイＳＭで構成されたメインメモリアレイＭＭでは、ビット線接続ゲート群ＳＷ、／ＳＷが配置されるのは２箇所であり、サブビット線分割数の半分の領域で構成できる。
したがって、階層ビット線構造から成るＤＲＡＭにおいて本実施形態１によれば、サブメモリアレイＳＭ０、ＳＭ１の領域において、一定の配置ピッチで連続してメモリセルＭＣのメモリセルゲートＴＧとサブビット線とメインビット線間のビット線接続ゲートＳＷとを形成でき、レイアウトパターンの連続性を保てる。したがって、チップ面積が小さくできるとともに、製造が容易で高歩留まりのＤＲＡＭを提供することができる。
《発明の実施形態１の変形例》
ビット線選択線ＫＳは上記のように２本ずつ同一の駆動信号を伝達させるので、ビット線選択線裏打ち配線ＫＳ＿Ｍは、各ビット線選択線ＫＳに対応する幅に形成されるのに限らず、２本のビット線選択線ＫＳに共通にして、図８に符号ＫＳ０＿Ｍ、ＫＳ１＿Ｍで示すように幅広く形成して、より低抵抗化を図るようにしてもよい。具体的には、上記配線幅はワード線ピッチとデザインルールで規定され、例えばワード線裏打ち配線ＷＬ＿Ｍのおよそ２倍から３倍の配線幅に形成することができる。
《発明の実施形態２》
実施形態２のＤＲＡＭには、図９に示すように、裏打ち配線接続領域ＳＴに隣接して、メインメモリアレイＭＭ全体にまたがるダミービット線ＤＢＬが設けられている。上記ダミービット線ＤＢＬは、サブビット線ＳＢＬと同一の配線層に同一の配線ピッチで形成される。ここで、上記裏打ち配線接続領域ＳＴは、ワード線ＷＬ、およびビット線選択線ＫＳと、ワード線裏打ち配線ＷＬ＿Ｍまたはビット線選択線裏打ち配線ＫＳ＿Ｍとが接続される領域である。
メモリセルキャパシタＣｓのプレート電極ＰＬ００、ＰＬ１０、ＰＬ２０、およびプレート電極ＰＬ０１、ＰＬ１１、ＰＬ２１は、それぞれサブメモリアレイＳＭ０、ＳＭ１間でサブビット線ＳＢＬ方向に分断されるとともに、ワード線ＷＬ方向に裏打ち配線接続領域ＳＴによって分断されるが、以下のようにして互いに接続されるようになっている。
ダミービット線ＤＢＬには、サブビット線ＳＢＬにおけるサブビット線コンタクトＣＨと同様のコンタクトが同一のピッチで多数形成される。ただし、サブビット線コンタクトＣＨは、実施形態１で説明したようにプレート電極ＰＬに形成された開口部を挿通されることによってメモリセルゲートＴＧのソース／ドレイン電極とサブビット線ＳＢＬとを接続するのに対して、上記コンタクトは、図１０に示すように、プレート電極ＰＬに開口部が形成されていないことによって、プレート電極ＰＬとダミービット線ＤＢＬとを接続する。したがって、プレート電極ＰＬ１０、ＰＬ１１等は、上記コンタクトおよびダミービット線ＤＢＬを介して、サブビット線ＳＢＬ方向に互いに接続される。また、ダミービットセルの位置では、プレート電極ＰＬは、上記のように開口部（切り欠き）が形成されないので、端部を直線状に形成することができる。（なお、サブビット線とメインビット線のメモリセルゲート形成領域においてはプレート電極が形成されないため、ダミービット線上にはサブビット線コンタクトＣＨは形成されない。）
また、上記ダミービット線ＤＢＬは、例えば、図示しない更に上層の配線層によって互いに接続される。したがって、プレート電極ＰＬ００、ＰＬ１０、ＰＬ２０等は、ワード線ＷＬ方向にも互いに接続される。
上記のように、通常は、単に光学的ダミーとしての作用効果を目的とされるダミービット線ＤＢＬによって、メインメモリアレイ内で複数のプレーンに分断されたプレート電極ＰＬが低抵抗で互いに接続され、動作時のプレート電極ＰＬの電位の変動等によるノイズに対する耐性を向上させることが容易に可能となる。したがって、レイアウト面積が小さく、速度性能とノイズ耐性に優れ、しかも製造が容易で高歩留まりのＤＲＡＭを提供することができる。
《発明の実施形態３》
実施形態３のＤＲＡＭについて、図１１〜図１３に基づいて説明する。
本実施形態３は、前記実施形態１と比べて主として以下の点が異なり、その他の点、例えば各サブメモリアレイＳＭ０…内における隣接するメモリセルゲートＴＧのソース／ドレイン電極のうち、サブビット線ＳＢＬに接続される側などが共有される点等は同様である。
サブメモリアレイＳＭ０、１の境界領域、およびＳＭ２、３の境界領域では、ワード線ＷＬとビット線選択線ＫＳとの間に、それぞれ２本ずつのダミーワード線ＤＷＬ０、１、ＤＷＬ２、３、ＤＷＬ６、７、ＤＷＬ８、９が設けられている。
また、サブメモリアレイＳＭ１、２の境界領域では、ワード線ＷＬ１２７、ＷＬ１２９の間に、２本のダミーワード線ＤＷＬ４、５と、予備のメモリセルに接続される２本の予備のワード線ＳＷＬ０、１とが設けられている。
さらに、メモリセルＭＣが配置されるワード線ＷＬとサブビット線ＳＢＬとの対応関係が異なっている。具体的には、例えば、実施形態１では、メモリセルＭＣは、ワード線ＷＬ０、３、４、７、８、…と、サブビット線ＳＢＬ００との交差位置に対応して配置されていたのに対して、本実施形態２では、ワード線ＷＬ２、３、６、７、…と、ワード線ＷＬ０との交差位置に対応して配置されている。ただし、相対的なパターンは同じであり、上記のような対応関係の相違は本質的なものではない。
上記サブメモリアレイＳＭ０、１、ＳＭ２、３の境界領域のダミーワード線ＤＷＬ０〜３、ＤＷＬ６〜９と、それぞれ対応するサブビット線ＳＢＬとの各交差位置に対応しては、メモリセルゲートＴＧのみを有し、メモリセルキャパシタＣｓを有しないダミーメモリセルが設けられる。（ダミーワード線ＤＷＬ０…は上記メモリセルゲートＴＧのゲート電極となる。）また、上記ダミーワード線ＤＷＬ０…は、メモリセルゲートＴＧがオフ状態となるように、グラウンド電位に接続される。
上記のように、ビット線選択線ＫＳが設けられるサブメモリアレイＳＭ０、１、ＳＭ２、３の境界領域に、さらにダミーワード線ＤＷＬが設けられることによって、例えば図１２に示すようにプレート電極ＰＬ０、１の端部を直線状にすることができる。すなわち、ダミーメモリセル領域ＤＵＭ０…の部分ではサブビット線コンタクトＣＨを挿通させるための開口部をプレート電極ＰＬ０、１に形成する必要がないので、前期実施形態１（図３）に示したような切り欠きを形成しなくてよい。したがって、製造時のプロセスにおける種々の条件を開口部に最適なように合わせることができるので、精度を向上させることなどがより容易にできる。
また、サブメモリアレイＳＭ１、２の境界領域のダミーワード線ＤＷＬ４、５と、それぞれ対応するサブビット線ＳＢＬとの各交差位置に対応しては、他のワード線ＷＬと同様にメモリセルゲートＴＧとメモリセルキャパシタＣｓとを有するメモリセルＭＣが形成されるが、ダミーワード線ＤＷＬ４、５はやはりグラウンド電位に接続され、メモリセルゲートＴＧがオフ状態にされ、有効な記憶素子としては使用されないようになっている。また、隣接配置されるダミーワード線ＤＷＬ４、５をゲートに受けるメモリセルゲートＴＧのソース／ドレイン電極の一方も共通に形成されるが、その共通の電極はメインビット線ＭＢＬには接続されない。
上記のようなダミーワード線ＤＷＬ４…が設けられるのは、例えば、もし、ワード線ＷＬ１２７、ＷＬ１２８を直接隣接させた場合、これらのワード線ＷＬ１２７…をゲートに受けるメモリセルゲートＴＧのソース／ドレイン電極を共通に形成したとすると、各メモリセルゲートＴＧを独立してサブビット線ＳＢＬ０１、ＳＢＬ０２に別個に接続させることが困難になるからである。そこで、上記のようにダミーワード線ＤＷＬ４…を配置することにより、ワード線ＷＬ１２７、ＷＬ１２８に対応するメモリセルゲートを別個にサブビット線ＳＢＬ０１、ＳＢＬ０２に接続させることができるとともに、図１３に示すようにダミーメモリセル領域ＤＵＭ２、３（および冗長メモリセル領域ＲＷ０、１）ではストレージ電極ＳＮや、ストレージコンタクトＣＡ、サブビット線コンタクトＣＨ、トランジスタ等が他の領域と同様に規則的に配置され、レイアウトパターンの均一性を容易に保つことができる。
また、上記のような予備のメモリセルや予備のワード線ＳＷＬが設けられる基本的な目的は通常のＤＲＡＭの場合と同じである。すなわち、一般的に大容量のＤＲＡＭは、歩留まり向上を目的として、不良メモリセルを置き換えて救済するための予備のメモリセルを備えている。予備のメモリセルは、行および列状に配置され行および列単位で置き換えを行う。本実施形態３では、そのような一般的な歩留まり向上に加え、上記のような予備ワード線ＳＷＬ０、ＳＷＬ１の配置により、チップ面積の縮小を容易に図ることができる。より詳しくは、前記サブメモリアレイＳＭ１とＳＭ２の境界に配置するダミーワード線は、２本で十分その目的を果たせるが、レイアウトパターンの均一性を保つためには、ワード線４本単位のパターンを配置するのが望ましい。そこでワード線ＷＬ１２７に隣接して予備ワード線ＳＷＬ０と、ワード線ＷＬ１２８に隣接して予備ワード線ＳＷＬ１とを配置して、歩留まり向上とレイアウトパターンの均一化という目的を同時に実現すると共に、予備のワード線を有効に配置することができ、階層ビット線構造のＤＲＡＭのチップ面積縮小効果をも同時に得られる。
なお、実施形態３では予備のワード線本数を、メインメモリアレイあたり２本で構成しているが、レイアウトパターンの均一性を保てる単位で、更に多く配置しても良い。ここでレイアウトパターンの均一性を保てる最小単位は、４本にするのが望ましい。また予備のワード線本数は、製造時の欠陥密度とチップ面積とのトレードオフの関係から、適正化するのが望ましい。
また、ダミーワード線に関して、一般的に、ダミーメモリセルはアレイ状に配置されたメモリセルの外周に配置される。その目的は、主に製造時のマスクパターン転写工程において、マスクパターンに疎密があると、光強度の影響で転写されるパターン形状がくずれ、実現したいパターン形状が得られないため、記憶素子として有効なパターンの外周に、記憶素子としては無効なパターンを光学的なダミーとして配置することによって、記憶素子として有効なパターンを均一に形成することである。本実施形態においても、そのような外周のダミーメモリセルを設けてもよい。
《発明の実施形態４》
実施形態４のＤＲＡＭについて、図１４に基づいて説明する。
本実施形態４は、前記実施形態３と比べて、主として以下のようにメインビット線対の構成が異なる。
すなわち、実施形態３ではメインメモリアレイＭＭにおいて、メインビット線対ＭＢＬ、／ＭＢＬが平行に延伸されセンスアンプＳＡに接続され、同一行上の各々のサブビット線対と接続されていたが、実施形態４では、隣接する２対のメインビット線対をサブメモリアレイＳＭ１とＳＭ２の境界領域に配置した予備のワード線ＳＷＬ０、ＳＷＬ１およびダミーワード線ＤＷＬ４、ＤＷＬ５の上層で、ツイスト構造となっている点と、メインビット線対のＭＢＬ、／ＭＢＬの配線パターンが、複数のサブメモリアレイＳＭのうち、一端のサブメモリアレイ上には形成されない点と、さらに、上記のメインビット線対の配線パターンが形成されない領域には、シールドパターンがメインビット線と同一配線層で形成されている点が異なる。
メインビット線対ＭＢＬ、／ＭＢＬは、サブビット線対ＳＢＬ、／ＳＢＬに対して配線長が長く、前記実施形態１および実施形態３では約４倍である。このため実施形態４では、メインビット線対をツイスト構造とし、隣接メインビット線間のカップリングノイズを低減するようにしている。
この時、メインビット線対のツイストは、予備のワード線ＳＷＬ０、ＳＷＬ１およびダミーワード線ＤＷＬ４、ＤＷＬ５が配置される領域で行っており、サブビット線が分断される領域を有効に活用し、レイアウト面積の増加が発生しないようにしている。
ここで、実施形態４のように、メインメモリアレイの中央部の１点でツイストするのが望ましいが、他のツイスト方式であっても、同様にカップリングノイズの低減効果が得られる。
各々のメインビット線対に対応するセンスアンプが、メインメモリアレイの何れか一端に配置される場合、他端側のサブメモリアレイ上は、メインビット線の配線パターンを形成する必要はなく、メインビット線と他端側のサブビット線の接続部まででよく、メインビット線の配線長を短く、寄生容量を低減することができる。
したがって、メモリセル容量Ｃｓに対するサブビット線とメインビット線のトータル容量Ｃｂの比を小さくでき、メモリセルのデータ読み出し時に、メインビット線対に現れる読み出し電圧を高くできるため、動作マージンを向上させることができる。
本実施形態４のようにメインビット線対ごとに交互にメインメモリアレイの両端に分けて配置する場合は、両端のサブメモリアレイ上は他のサブメモリアレイ上に対して、メインビット線対の配置ピッチが２倍になっている。
さらに、メインビット線対が形成されない領域に、メインビット線対と同一配線層でかつ同一配線ピッチで配線パターンを形成し、メインビット線のプリチャージ電位と同電位に固定する。これにより隣接メインビット線間のカップリングノイズの影響をさらに低減できるとともに、対を成すメインビット線のカップリング電荷量のバランスをほぼ均等にできる。
上記のように構成された実施形態４の階層ビット線構造から成るＤＲＡＭにより、動作マージンが広いＤＲＡＭをレイアウト面積の増加なしに実現できる。
《発明の実施形態５》
図１５は、本発明の実施形態５によるＤＲＡＭの一部構成を示す配線図である。
図１５において本発明のＤＲＡＭは、複数のワード線ＷＬと複数のビット線対ＢＬＬ、／ＢＬＬ（ＢＬＲ、／ＢＬＲ）の各交点付近に配置されたダイナミック型メモリセルがアレイ状に配置されたメモリセルアレイＭＣと、ビット線対ＢＬ、／ＢＬに現れた電位差をセンス増幅するためのセンスアンプ回路ＳＡと、ビット線対ＢＬ、／ＢＬにプリチャージ電位を供給するためのビット線プリチャージ手段と、ビット線ＢＬ、／ＢＬとセンスアンプの接続を制御するスイッチ（以下シェアドスイッチと称する）手段と、ワード線駆動回路ＷＤと、デコード回路ＲＤと、プリチャージ制御信号駆動回路ＰＤと、シェアドスイッチ制御信号駆動回路ＳＤと、センスアンプ制御回路ＳＣとを備えたシェアドセンスアンプ構成を成す。
複数のアドレス信号ＡＤの内ワード線選択に関わる信号がデコード回路ＲＤに入力され、デコード回路の出力がワード線駆動回路ＷＤに入力され、複数のワード線ＷＬの中から１本が選択される。また複数のアドレス信号ＡＤの内センスアンプブロックの選択に関わる信号と、センスアンプ制御信号ＣＴがセンスアンプ制御回路ＳＣに入力され、センスアンプ駆動信号ＳＥＮ、ＳＥＰを出力する。さらにプリチャージ制御信号ＰＲＬ、ＰＲＲは電圧変換手段ＰＤを介して出力され、プリチャージトランジスタＱ５、Ｑ６、Ｑ７、Ｑ８のゲート電極に接続され、ビット線対とプリチャージ電源ＶＢＰとの接続を制御する。またシェアドスイッチ制御信号ＳＳＬ、ＳＳＲは電圧変換手段ＳＤを介して出力され、シェアドスイッチトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のゲート電極に接続され、ビット線対とセンスアンプとの接続を制御する。プリチャージ制御信号ＰＲＬ、ＰＲＲおよびシェアドスイッチ制御信号ＳＳＬ、ＳＳＲは、それぞれ複数のアドレス信号ＡＤのうちセンスアンプブロックの選択に関わる信号に応じて選択的に制御される。プリチャージ電源ＶＢＰは、ビット線の振幅レベルのおよそ１／２に設定されているものとする。
一般にメモリセルの転送ゲートのゲート電極には、メモリセルキャパシタにビット線のハイレベルを書き込むためにビット線の振幅レベルより高い電圧が印加される。図示されないがメモリセルの転送ゲートはＮ型のトランジスタで構成され、センスアンプＳＡを構成するトランジスタよりゲート絶縁膜を厚く構成されている。
プリチャージトランジスタＱ５、Ｑ６、Ｑ７、Ｑ８のゲート電極に接続されるプリチャージ制御信号ＰＲＬ、ＰＲＲのハイレベルは、ワード線のハイレベルと同一の電位が供給される。またシェアドスイッチトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のゲート電極に接続されるシェアドスイッチ制御信号ＳＳＬ、ＳＳＲのハイレベルもワード線のハイレベルと同一の電位が供給される。従って、プリチャージトランジスタＱ５、Ｑ６、Ｑ７、Ｑ８およびシェアドスイッチトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のゲート絶縁膜は、メモリセルの転送ゲートのゲート絶縁膜と同一の膜厚で構成され、センスアンプＳＡを構成するトランジスタよりゲート絶縁膜を厚く構成されている。
さらに、ワード線駆動回路ＷＤと、プリチャージ制御信号駆動回路ＰＤと、シェアドスイッチ制御信号駆動回路ＳＤとは、各々低電圧で入力された信号振幅を、高電圧の信号振幅に変換して出力する電圧変換手段を備え、少なくとも出力信号駆動トランジスタのゲート絶縁膜が、メモリセルの転送ゲートのゲート絶縁膜と同一の膜厚で構成されている。
すなわち、高電圧が印加される回路ブロックに含まれるトランジスタ群は、ゲート絶縁膜が厚い高耐圧領域ＨＶ内に形成され、低電圧のみが印加される回路ブロックに含まれるトランジスタ群は、ゲート絶縁膜が薄い低耐圧領域ＬＶ内に形成される。具体的には、高耐圧領域ＨＶ内に形成されるトランジスタのゲート絶縁膜は、およそ７．５ｎｍであり、印加される電圧はおよそ３．３Ｖである。また低耐圧領域ＬＶ内に形成されるトランジスタのゲート絶縁膜は、およそ２．２ｎｍであり、印加される電圧はおよそ１．２Ｖである。
図１８は、従来のＤＲＡＭの一部の断面図と、製造工程で使用する一部のフォトマスクを対応させた図面であり、メモリセル領域ＭＣＬ、ＭＣＲの一部断面をＴ１０領域に示し、シェアドスイッチトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４およびプリチャージトランジスタＱ５、Ｑ６、Ｑ７、Ｑ８の一部断面をＴ２０領域に示しし、ワード線駆動回路ＷＤおよびプリチャージ制御信号駆動回路ＰＤおよびシェアドスイッチ制御信号駆動回路ＳＤの一部断面をＴ３０領域に示し、デコード回路ＲＤおよびセンスアンプ制御回路ＳＣおよびセンスアンプ回路ＳＡの一部断面をＴ４０領域に示す。
一般に、ＤＲＡＭにおいては、電圧の異なる複数の電源電圧を使用している。例えば２つの電源を有し、一方の電源電圧が３．３Ｖ、他方の電源電圧が１．２Ｖである場合、ゲート電極に３．３Ｖが印加されるＴ１０、Ｔ２０、Ｔ３０の各領域では、ゲート電極絶縁膜ＯＸ１０、ＯＸ２０、ＯＸ３０の膜厚を厚く設定し、ゲート電極に１．２Ｖが印加されるＴ４０領域では、ゲート電極絶縁膜ＯＸ４０の膜厚を薄く設定するため、フォトマスクＨＶ１０によってゲート絶縁膜厚を制御する。Ｔ２０、Ｔ３０領域では、ショートチャネル効果の抑制やホットキャリア耐性の確保を目的に、ＭＯＳＦＥＴのチャネル長をＴ１０、Ｔ４０の領域より長く設定し、Ｔ２０、Ｔ３０領域内の最小チャネル長は同一に設定する。
Ｔ４０領域では、ゲート電極およびソース／ドレイン電極が１．２Ｖ以下で動作するため、ＭＯＳＦＥＴのチャネル長を短く設定し、単位チャネル幅当りの電流駆動能力を向上させるようにしている。すなわち、Ｇ３０＝Ｇ２０＞Ｇ１０＞Ｇ４０の関係となる。各々の領域の閾値電圧およびＬＤＤ構造も、Ｔ１０領域とＴ２０およびＴ３０領域とＴ４０領域とで、各々独立に制御するため、フォトマスクＶＴ１０、ＶＴ２０、ＶＴ３０、ＬＤ１０、ＬＤ２０を用いて、イオン注入を制御している。
図１６は、本発明の実施形態５によるＤＲＡＭの一部の断面図と、製造工程で使用する一部のフォトマスクを対応させた図面である。断面図には基板構造や金属配線構造は本発明に係らないため、特に図示はしていない。
図１５と図１６を対比して、メモリセル領域ＭＣＬ、ＭＣＲの一部断面をＴ１領域に示し、シェアドスイッチトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４およびプリチャージトランジスタＱ５、Ｑ６、Ｑ７、Ｑ８の一部断面をＴ２領域に示し、ワード線駆動回路ＷＤおよびプリチャージ制御信号駆動回路ＰＤおよびシェアドスイッチ制御信号駆動回路ＳＤの一部断面をＴ３領域に示し、デコード回路ＲＤおよびセンスアンプ制御回路ＳＣおよびセンスアンプ回路ＳＡの一部断面をＴ４領域に示す。
図１６に示す領域Ｔ１、Ｔ２、Ｔ３、Ｔ４はいずれもＮ型トランジスタ領域であり、それぞれＭＯＳＦＥＴ構造のトランジスタから成る。また領域Ｔ１、Ｔ２、Ｔ３、Ｔ４は、実際には同一断面上に形成されるとは限らないが、説明の便宜上、同一断面上に配置されているものとして図示している。
Ｔ１領域に形成されたゲート絶縁膜ＯＸ１と、Ｔ２領域に形成されたゲート絶縁膜ＯＸ２と、Ｔ３領域に形成されたゲート絶縁膜ＯＸ３とは、同一の製造工程で形成されたゲート絶縁膜であり、等しい膜厚である。また、Ｔ４領域に形成されたゲート絶縁膜ＯＸ４は、前記のゲート絶縁膜ＯＸ１、ＯＸ２、ＯＸ３とは異なる製造工程で形成され、膜厚が異なる。ここで各々のゲート絶縁膜厚の関係は、ＧＯＸ１＝ＧＯＸ２＝ＧＯＸ３＞ＧＯＸ４であり、製造工程においてフォトマスクＨＶ１によって、選択的にゲート絶縁膜の厚さを制御することができる。
またＴ１、Ｔ２、Ｔ３、Ｔ４領域の各々のＭＯＳＦＥＴのチャネル長を、Ｇ３＞Ｇ２＞Ｇ１＞Ｇ４となるように設定しているが、従来例と比較して、Ｇ３よりＧ２のチャネル長より短く設定した点が特徴である。Ｔ２領域に形成されるシェアドスイッチトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４およびプリチャージトランジスタＱ５、Ｑ６、Ｑ７、Ｑ８は、ゲート電極に３．３Ｖの制御信号が入力されるが、ソース／ドレイン電極には、ビット線またはビット線プリチャージ電源が接続されていて、印加される電圧レベルは１．２Ｖ以下である。従ってショートチャネル効果やホットキャリア耐性は、３．３Ｖ印加時に対して大幅に緩和されるため、チャネル長を短縮することが可能になるためである。
さらにＴ２領域の各ＭＯＳＦＥＴのソース／ドレイン電極Ｎ２の構造を、Ｔ４領域のＭＯＳＦＥＴのソース／ドレイン電極Ｎ４と同一の製造工程で形成するために、フォトマスクＬＤ２を適用する。フォトマスクＬＤ２は、Ｔ２領域とＴ４領域のソース／ドレイン電極とが選択的に形成されるように、Ｔ２領域とＴ４領域を開口する。Ｔ３領域のＭＯＳＦＥＴのソース／ドレイン電極は、他の領域と独立して形成するために、フォトマスクＬＤ１を適用する。フォトマスクＬＤ１は、Ｔ３領域のソース／ドレイン電極Ｎ３が選択的に形成されるように、Ｔ３領域のみを開口する。
また各々の領域にＭＯＳＦＥＴの閾値電圧を設定するために、閾値電圧設定用のフォトマスクＶＴ１、ＶＴ２、ＶＴ３を用いる。Ｔ１領域およびＴ４領域は各々他の領域とは独立して閾値電圧を設定するため、Ｔ１領域のみ開口したフォトマスクＶＴ１およびＴ４領域のみ開口したフォトマスクＶＴ３を、それぞれの領域に適用する。Ｔ２領域およびＴ３領域は同一のフォトマスクＶＴ２を使用して、同一の製造工程でイオン注入を行う。ここで、Ｔ２領域の閾値を設定するイオン注入をＴ４領域と同一としないのは、Ｔ２領域とＴ４領域でゲート絶縁膜厚が異なり、Ｔ２領域のゲート絶縁膜ＯＸ２がＴ４領域のゲート絶縁膜ＯＸ４より厚く、同一のイオン注入量および注入エネルギーでは、Ｔ２領域の閾値電圧が低くなりすぎ、十分なスイッチ特性が得られないためである。
すなわち、Ｔ１、Ｔ２、Ｔ３、Ｔ４領域の各々のＭＯＳＦＥＴのゲート絶縁膜ＯＸ１、ＯＸ２、ＯＸ３、ＯＸ４の膜厚の関係をＧＯＸ１＝ＧＯＸ２＝ＧＯＸ３＞ＧＯＸ４とし、各々のＭＯＳＦＥＴのチャネル長Ｇ１、Ｇ２、Ｇ３、Ｇ４の関係をＧ３＞Ｇ２＞Ｇ１＞Ｇ４とする。また各々のＭＯＳＦＥＴの閾値電圧は、Ｔ１領域はフォトマスクＶＴ１を使用し、Ｔ４領域はフォトマスクＶＴ３を使用して各々独立した製造工程で形成し、Ｔ２領域とＴ３領域とは共通のフォトマスクＶＴ２を使用して同一の製造工程で形成する。さらには各々のＭＯＳＦＥＴのソース／ドレイン電極は、Ｔ１領域はフォトマスクＶＴ１を使用し、Ｔ３領域はフォトマスクＬＤ１を使用して各々独立した製造工程で形成し、Ｔ２領域とＴ４領域とは共通のフォトマスクＬＤ２を使用して同一の製造工程で形成する。
上記のように構成されたＤＲＡＭにおいて、プリチャージトランジスタおよびシェアドスイッチトランジスタのチャネル長を短く形成することができ、レイアウト面積を縮小することができる。プリチャージトランジスタおよびシェアドスイッチトランジスタは、複数のブロックに分割されたメモリセルアレイごとに配置されるため、大容量で分割数が多いほど効果は大である。また、閾値電圧を設定するためのフォトマスクとソース／ドレイン電極を形成するためのフォトマスクは、複数の領域で共用することができ、製造工程や使用するフォトマスクの枚数を増加させることなくレイアウト面積を縮小することができる。
図１７は、本発明の実施形態５によるＤＲＡＭの一部の平面図であり、センスアンプＳＡの配置ピッチ内にシェアドスイッチトランジスタＱ１、Ｑ２とプリチャージトランジスタＱ５、Ｑ６が配置されている。シェアドスイッチトランジスタＱ１、Ｑ２は対を成し、各々ソース／ドレイン電極の一方がセンスアンプＳＡ内のビット線対ＢＬ、／ＢＬに接続され、他方がメモリセルアレイＭＣＬ内のビット線対ＢＬＬ、／ＢＬＬに接続される。またプリチャージトランジスタＱ５、Ｑ６は対を成し、各々ソース／ドレイン電極の一方がメモリセルアレイＭＣＬ内のビット線対ＢＬＬ、／ＢＬＬに接続され、他方がプリチャージ電源ＶＢＰに共通接続されている。図示しないが、メモリセルアレイＭＣＬ内の複数のビット線は、センスアンプＳＡ内のビット線ピッチの１／２のピッチで配置されている。
シェアドスイッチトランジスタＱ１、Ｑ２とプリチャージトランジスタＱ５、Ｑ６はセンスアンプＳＡの配置ピッチで配置する必要があり、各々のトランジスタを構成するＭＯＳＦＥＴのチャネル幅の最大寸法が、メモリセルおよびセンスアンプの配置ピッチで制約される。本実施形態５では、Ｑ１、Ｑ２、Ｑ３、Ｑ４を構成するＭＯＳＦＥＴのチャネル長を、従来例に対して短くすることが可能になり、各々のＭＯＳＦＥＴの単位あたりの電流駆動能力を向上できるため、メモリセルとセンスアンプ間のデータ転送速度の向上と、ビット線のプリチャージ速度の向上が図れる。
さらに、シェアドスイッチトランジスタＱ１、Ｑ２とプリチャージトランジスタＱ５、Ｑ６は、各々同一の制御信号に対して多数が共通に接続されているため、プリチャージ制御信号駆動回路と、シェアドスイッチ制御信号駆動回路に対する駆動負荷容量が大きくなる。高速に動作させるには、プリチャージ制御信号駆動回路と、シェアドスイッチ制御信号駆動回路のトランジスタサイズを大きくする必要があるが、レイアウト面積とのトレードオフの関係になってしまう。本実施形態５ではＱ１、Ｑ２、Ｑ３、Ｑ４を構成するＭＯＳＦＥＴのチャネル長を、従来例に対して短くすることが可能になり、プリチャージ制御信号駆動回路と、シェアドスイッチ制御信号駆動回路に対する駆動負荷容量を削減することができる。すなわちプリチャージ制御信号駆動回路と、シェアドスイッチ制御信号駆動回路のレイアウト面積を増大させることなく高速な動作が可能になり、しかも駆動負荷容量が小さくできるため、消費電力を低減することができる。
以上のように構成された本実施形態５ＤＲＡＭによって、製造工程を増加させることなく、レイアウト面積の縮小と速度性能の向上および消費電力の低減を同時に実現することができる。
なお、本実施形態５では、シェアドセンスアンプ方式のＤＲＡＭについて説明したが、ノンシェアドセンスアンプ方式のＤＲＡＭであっても、プリチャージトランジスタについては同様の効果が得られる。また本実施形態５では、ビット線対のイコライズ手段を持たないＤＲＡＭについて説明したが、イコライズ手段を有するＤＲＡＭであっても同様の効果が得られる。さらに本実施形態５では、プリチャージ手段がシェアドスイッチ手段よりメモリセル側に付加されたＤＲＡＭについて説明したが、プリチャージ手段がシェアドスイッチ手段よりセンスアンプ側に付加されたＤＲＡＭであっても同様の効果が得られる。
また、上記のような構成は、必ずしも実施形態１〜４で説明したような階層ビット線構造や折り返しビット線構造のメモリに限らず適用してもよい。
本発明にかかる半導体記憶装置は、半導体チップ上のレイアウトパターンの均一性を高めて製造時の加工バラツキを抑制することができるため、レイアウト面積の縮小や製造歩留まりの向上（維持）が容易に可能になるという効果を有し、１本の主ビット線に対して複数本の副ビット線が設けられた、いわゆる階層ビット線構造を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）等として有用である。
実施形態１のＤＲＡＭの構成を示す回路図である。 同、図５および図６のＡ−Ａ断面図である。 同、図５および図６のＢ−Ｂ断面図である。 同、図５および図６のＣ−Ｃ断面図である。 同、図２〜図４のＤ−Ｄ断面図である。 同、図２〜図４のＥ−Ｅ断面図である。 同、ワード線駆動回路およびサブメモリアレイ選択線駆動回路の配置を示す模式図である。 実施形態１の図４に対応する変形例の断面図である。 実施形態１の図３に対応する実施形態２の断面図である。 実施形態１の図６に対応する実施形態２の断面図である。 実施形態３のＤＲＡＭの構成を示す回路図である。 実施形態１の図３に対応する実施形態３の断面図である。 実施形態１の図３に対応する実施形態３の他の部分の断面図である。 実施形態４のＤＲＡＭの構成を示す回路図である。 実施形態５によるＤＲＡＭの一部構成を示す配線図である。 図１５に示された一部を具体的に示す断面図と、製造工程で使用する一部のフォトマスクを対応させた図面である。 図１５に示された一部を具体的に示す平面図である。 従来のＤＲＡＭの一部の断面図と、製造工程で使用する一部のフォトマスクを対応させた図面である。
符号の説明
ＭＣ：メモリセル
ＭＭ：メインメモリアレイ
ＳＭ：サブメモリアレイ
ＭＢＬ：メインビット線対
ＳＢＬ：サブビット線
ＷＬ：ワード線
ＫＳ：ビット線選択線
ＳＷ：ビット線接続ゲート
ＳＡ：センスアンプ
ＴＧ：メモリセルゲート
ＯＤ：Ｎ型の拡散層
ＣＡ：ストレージコンタクト
ＣＨ：サブビット線コンタクト
ＳＮ：ストレージ電極
ＰＬ：プレート電極
Ｃｓ：メモリセルキャパシタ
Ｃｏｘ：酸化膜
ＷＤ：ワード線駆動回路
ＫＤ：サブメモリアレイ選択線駆動回路
ＳＴ：ワード線裏打ち領域
ＤＢＬ：ダミービット線
ＤＷＬ：ダミーワード線
ＳＷＬ：予備のワード線
ＤＵＭ：ダミーメモリセル領域
ＲＷ：冗長メモリセル領域
Ｖ１：ビア
ＭＣＬ、ＭＣＲ：メモリセルアレイ
ＳＡ：センスアンプ
ＷＬ：ワード線
ＷＤ：ワード線駆動回路
ＲＤ：ロウデコーダ回路
ＢＬＬ、／ＢＬＬ、ＢＬＲ、／ＢＬＲ：ビット線
Ｑ１、Ｑ２、Ｑ３、Ｑ４：シェアドスイッチトランジスタ
Ｑ５、Ｑ６、Ｑ７、Ｑ８：プリチャージトランジスタ
ＰＲＬ、ＰＲＲ：プリチャージ制御信号
ＰＤ：プリチャージ制御信号駆動回路
ＳＳＬ、ＳＳＲ：シェアドスイッチ制御信号
ＳＤ：シェアドスイッチ制御信号駆動回路
ＳＥＮ、ＳＥＰ：センスアンプ制御信号
ＳＣ：センスアンプ制御回路ブロック
ＶＢＰ：ビット線プリチャージ電源
Ｇ１、Ｇ２、Ｇ３、Ｇ４：ゲート電極
Ｎ１、Ｎ２、Ｎ３、Ｎ４：ソース／ドレイン電極
ＯＸ１、ＯＸ２、ＯＸ３、ＯＸ４：ゲート絶縁膜
ＨＶ１：ゲート絶縁膜形成用のフォトマスク
ＶＴ１、ＶＴ２、ＶＴ３：閾値電圧設定用のフォトマスク
ＬＤ１、ＬＤ２：ソース／ドレイン電極形成用のフォトマスク

Claims (27)

  1. それぞれ、セルトランジスタを含む複数のメモリセル、およびサブビット線を有する複数のサブメモリアレイと、
    メインビット線と、
    上記サブビット線を上記メインビット線に選択的に接続させるビット線接続トランジスタと、
    を備えた半導体記憶装置であって、
    上記サブメモリアレイは、サブビット線が上記メインビット線に沿って順次並ぶように配置されるとともに、
    上記セルトランジスタ、およびビット線接続トランジスタが、所定数単位で同一のパターンを繰り返すように配置されていることを特徴とする半導体記憶装置。
  2. 請求項１の半導体記憶装置であって、
    上記メモリセルは、さらに上記セルトランジスタを介してサブビット線に接続されるキャパシタを有するとともに、
    上記セルトランジスタ、およびビット線接続トランジスタは、ＭＯＳトランジスタによって構成されていることを特徴とする半導体記憶装置。
  3. 請求項２の半導体記憶装置であって、
    上記ＭＯＳトランジスタのゲート電極、ソース電極、およびドレイン電極が、シリサイド構造を有していることを特徴とする半導体記憶装置。
  4. 請求項２の半導体記憶装置であって、
    複数組の上記メインビット線およびサブメモリアレイを備え、
    各組のサブメモリアレイにおける互いに対応する各セルトランジスタ、および各ビット線接続トランジスタのゲート電極がそれぞれ接続される、上記メインビット線に交差する方向のセルトランジスタ制御信号線およびビット線接続トランジスタ制御信号線を有し、
    上記セルトランジスタ、およびビット線接続トランジスタは、上記メインビット線と、セルトランジスタ制御信号線またはビット線接続トランジスタ制御信号線との交差位置に対応し、かつ千鳥状の位置に配置されていることを特徴とする半導体記憶装置。
  5. 請求項２の半導体記憶装置であって、
    上記セルトランジスタと、ビット線接続トランジスタとは隣接して配置されるとともに、
    一方のソースまたはドレイン電極と、他方のソースまたはドレイン電極とが共通に形成されていることを特徴とする半導体記憶装置。
  6. 請求項４の半導体記憶装置であって、
    上記複数のサブメモリアレイのうち互いに隣り合う第１および第２のサブメモリアレイにおけるビット線接続トランジスタは、それぞれ、
    第１および第２のサブメモリアレイの境界部で、互いに他方のサブメモリアレイのビット線接続トランジスタと隣り合う位置で、かつ、互いに線対称な位置に配置されていることを特徴とする半導体記憶装置。
  7. 請求項６の半導体記憶装置であって、
    上記第１および第２のサブメモリアレイのビット線接続トランジスタのうちの第１のビット線接続トランジスタは、互いに他方のサブメモリアレイの第１のビット線接続トランジスタとの間の距離が、所定の第１の距離で配置される一方、
    他の第２のビット線接続トランジスタは、上記第１の距離よりも長い第２の距離で配置されるとともに、
    上記第１の距離で隣接して配置されるビット線接続トランジスタのソースまたはドレイン電極が共通に形成されていることを特徴とする半導体記憶装置。
  8. 請求項７の半導体記憶装置であって、
    上記セルトランジスタのゲート電極が接続されるセルトランジスタ制御信号線は、セルトランジスタ裏打ち配線に複数箇所で接続され、
    上記第１のビット線接続トランジスタにおける第１のビット線接続トランジスタ制御信号線、および
    上記第２のビット線接続トランジスタにおける第２のビット線接続トランジスタ制御信号線は、共通のビット線接続トランジスタ裏打ち配線に複数箇所で接続されていることを特徴とする半導体記憶装置。
  9. 請求項８の半導体記憶装置であって、
    上記セルトランジスタ裏打ち配線と、上記ビット線接続トランジスタ裏打ち配線とは、同一の配線層に形成されるとともに、
    上記セルトランジスタ裏打ち配線よりも、上記ビット線接続トランジスタ裏打ち配線の方が配線幅が広いことを特徴とする半導体記憶装置。
  10. 請求項８の半導体記憶装置であって、
    上記セルトランジスタ制御信号線、セルトランジスタ裏打ち配線、およびビット線接続トランジスタ裏打ち配線は、上記メインビット線およびサブビット線に対して直角方向に形成されルとともに、
    上記サブビット線は、第１層の金属配線により形成され、
    上記メインビット線は、第１層よりも上層の第２層の金属配線により形成され、
    上記セルトランジスタ裏打ち配線、およびビット線接続トランジスタ裏打ち配線は第２層よりも上層の第３層の金属配線により形成されていることを特徴とする半導体記憶装置。
  11. 請求項８の半導体記憶装置であって、さらに、
    ＣＭＯＳ回路によって構成された出力回路を有し、上記セルトランジスタ制御信号線を駆動するセルトランジスタ駆動回路と、
    ＣＭＯＳ回路によって構成された出力回路を有し、上記ビット線接続トランジスタを駆動するビット線接続トランジスタ駆動回路とを備え、
    上記ビット線接続トランジスタ駆動回路の駆動能力が、セルトランジスタ駆動回路の駆動能力の２倍以上４倍以下であることを特徴とする半導体記憶装置。
  12. 請求項１の半導体記憶装置であって、
    上記ビット線接続トランジスタは、他のサブメモリアレイのビット線接続トランジスタと隣り合うように配置されるとともに、
    上記ビット線接続トランジスタとセルトランジスタとの間に、ダミーセルトランジスタを含み記憶機能を有しないダミーメモリセルを備え、
    上記セルトランジスタ、ビット線接続トランジスタ、およびダミーセルトランジスタが、所定数単位で同一のパターンを繰り返すように配置されていることを特徴とする半導体記憶装置。
  13. 請求項１２の半導体記憶装置であって、
    上記ダミーセルトランジスタのゲート電極が接続される、上記メインビット線に交差する方向のダミーセルトランジスタ制御信号線を備え、
    上記ダミーメモリセルは、上記メモリセルが有するキャパシタにおけるプレート電極に相当するプレート電極を有するとともに、
    ２本分の上記ダミーセルトランジスタ制御信号線に対応する領域に配置されることを特徴とする半導体記憶装置。
  14. 請求項１２の半導体記憶装置であって、
    上記ダミーセルトランジスタは、常時オフ状態になるように制御されることを特徴とする半導体記憶装置。
  15. 請求項１の半導体記憶装置であって、
    上記メモリセルは、さらに上記セルトランジスタを介してサブビット線に接続されるキャパシタを有するとともに、
    上記キャパシタにおけるプレート電極は、上記サブメモリアレイ内で互いに接続されるとともに、他のサブメモリアレイ間では分離されていることを特徴とする半導体記憶装置。
  16. 請求項１５の半導体記憶装置であって、
    さらに、記憶データの入出力に用いられないダミービット線を備え、
    複数のサブメモリアレイにおける上記プレート電極が、上記ダミービット線を介して互いに接続されていることを特徴とする半導体記憶装置。
  17. 請求項１６の半導体記憶装置であって、
    上記複数のサブメモリアレイにおける上記プレート電極は、それぞれ、コンタクトを介して上記ダミービット線に接続されるとともに、
    上記コンタクトは、上記セルトランジスタを上記サブビット線に接続するコンタクトと同じピッチで配置されていることを特徴とする半導体記憶装置。
  18. 請求項１６の半導体記憶装置であって、
    上記ダミービット線は、上記サブビット線よりもサブメモリアレイの外方側に配置され、
    上記プレート電極における上記サブビット線の方向に沿った端部が直線状に形成されるとともに、
    上記プレート電極における、上記セルトランジスタを上記サブビット線に接続するコンタクトを挿通させる開口部が、同一のパターンを繰り返すように配置されていることを特徴とする半導体記憶装置。
  19. 請求項１の半導体記憶装置であって、
    上記ビット線接続トランジスタは、上記サブメモリアレイにおける一方の端部側に配置されるとともに、
    上記サブメモリアレイは、他方の端部側で他のサブメモリアレイと隣り合って配置され、
    上記サブメモリアレイにおける上記他方の端部側に、記憶機能を有しないダミーメモリセルを備えたことを特徴とする半導体記憶装置。
  20. 請求項１９の半導体記憶装置であって、
    さらに、上記セルトランジスタのゲート電極が接続される、上記メインビット線に交差する方向のセルトランジスタ制御信号線を備えるとともに、
    上記ダミーメモリセルは、ダミーセルトランジスタと、ダミーキャパシタとを有し、上記セルトランジスタ制御信号線のピッチの４倍のさらに整数倍の距離の範囲に配置され、
    上記セルトランジスタ、ビット線接続トランジスタ、およびダミーセルトランジスタが、所定数単位で同一のパターンを繰り返すように配置されていることを特徴とする半導体記憶装置。
  21. 請求項２０の半導体記憶装置であって、
    上記セルトランジスタのソースまたはドレイン電極と、上記セルトランジスタに隣接するダミーセルトランジスタのソースまたはドレイン電極とが共通に形成されるとともに、
    上記他のサブメモリアレイが備えるダミーメモリセルにおけるダミーセルトランジスタのソースまたはドレイン電極と、当該サブメモリアレイのダミーメモリセルにおけるダミーセルトランジスタのソースまたはドレイン電極とが共通に形成されることを特徴とする半導体記憶装置。
  22. 請求項２１の半導体記憶装置であって、
    上記ダミーメモリセルの少なくとも一部が、予備のメモリセルとして使用可能に構成されていることを特徴とする半導体記憶装置。
  23. 請求項１の半導体記憶装置であって、
    複数組の上記メインビット線およびサブメモリアレイを備え、
    隣り合う上記メインビット線が、互いに交差するツイスト構造を有することを特徴とする半導体記憶装置。
  24. 請求項２３の半導体記憶装置であって、
    上記ビット線接続トランジスタは、上記サブメモリアレイにおける一方の端部側に配置されるとともに、
    上記サブメモリアレイは、他方の端部側で他のサブメモリアレイと隣り合って配置され、
    上記サブメモリアレイにおける上記他方の端部側に、記憶機能を有しないダミーメモリセルを備え、
    上記ツイスト構造は、上記ダミーメモリセルが設けられる領域付近で形成されていることを特徴とする半導体記憶装置。
  25. 請求項１の半導体記憶装置であって、
    前記メインビット線の配線長が、上記メインビット線に沿って順次並ぶ上記サブビット線の配線長の合計よりも短いことを特徴とする半導体記憶装置。
  26. 請求項２５の半導体記憶装置であって、
    上記メインビット線の延長上の領域に、上記メインビット線と同一配線層の配線パターンが形成されていることを特徴とする半導体記憶装置。
  27. 請求項２６の半導体記憶装置であって、
    上記配線パターンが、上記メインビット線のプロチャージ電位に固定されるように構成されていることを特徴とする半導体記憶装置。
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