KR101471993B1 - 불휘발성 반도체 기억장치 및 그것을 포함하는 메모리 시스템 - Google Patents

불휘발성 반도체 기억장치 및 그것을 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명의 실시 예에 따른 불휘발성 반도체 기억장치는 평행하게 배치되는 제 1 및 제 2 워드 라인 그룹들, 제 1 및 제 2 워드 라인 그룹들 사이에 배치되는 더미 워드 라인들, 제 1 워드 라인 그룹과 교차하는 제 1 비트 라인 그룹, 그리고 제 2 워드 라인 그룹과 교차하는 제 2 비트 라인 그룹을 포함하고, 제 1 및 제 2 워드 라인 그룹들, 제 1 및 제 2 비트 라인 그룹들, 그리고 더미 워드 라인들은 동일한 웰 상에 형성된다.

Description

불휘발성 반도체 기억장치 및 그것을 포함하는 메모리 시스템{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 불휘발성 반도체 기억장치에 관한 것으로, 보다 구체적으로는 플래쉬 메모리의 메모리 셀어레이 구조에 관한 것이다.
최근, ＮＯＲ 플래쉬 메모리에서는, 소거섹터(이하, 섹터라고 한다.)의 대용량화가 진행되고 있다. 이전에 섹터용량은 0.5Mbits이었지만, 지금은 2Mbits의 용량의 제품이 늘어나고 있다. 이것은, MLC (Multi Level Cell)이 적용되는 장치가 증가되고, 칩 사이즈의 축소화를 추구하는 것에 따른 것이다.
동일한 용량의 메모리를 SLC (Single Level Cell)의 기술로 실현시킬 경우,첫째로 메모리 셀 어레이의 비트 라인의 개수를 종래의 4배로 하거나, 둘째로 메모리 셀 어레이의 워드 라인의 개수를 종래의 4배로 하거나, 셋째로 메모리 셀 어레이의 비트 라인 및 워드 라인의 개수를 각각 종래의 2배로 하거나, 넷째로, 종래의 섹터를 4개 사용하고, 하나의 섹터로 보이도록 하는 방법이 생각될 수 있다. 도 3 내지 도 6은 첫째 내지 넷째의 방법을 구체적으로 나타내는 평면도이다. 도 3은 첫째의 방법을 채용했을 경우를 보여준다. 도 2에 도시되어 있는 Ｐ웰 영역(11)에 512개의 워드 라인과 1024개의 비트 라인을 형성한 0. 5Mbits의 메모리 셀 어레이와 비교하여, 도 3의 메모리 셀 어레이는 비트 라인이 4배인 4096개로 증가하고 있다. 또한, 도 4는 둘째의 방법을 채용했을 경우를 보여준다. 도 2에 도시되어 있는 메모리 셀 어레이와 비교하면, 도 4의 메모리 셀 어레이의 워드 라인은 4배인 2048개로 증가하고 있다. 또, 도 5는 셋째의 방법을 채용했을 경우를 보여준다. 도 2의 메모리 셀 어레이와 비교하면, 도 5의 메모리 셀 어레이의 워드 라인은 1024개 그리고 비트 라인은 2048개로, 각각 종래의 2배로 증가하고 있다. 도 6은 넷째의 방법을 채용했을 경우를 보여준다. 도 6의 메모리 셀 어레이는 도 2의 메모리 셀 어레이(섹터) 4개로 1개의 메모리 셀 어레이(섹터)를 구성하고 있다. 이와 관련된 선행 기술이 일본 등록 특허 제 3570879 호에 기재되어 있다.
그렇지만, 상기와 같은 방법을 취할 경우, 각각 다음과 같은 문제점이 있었다.
첫째의 경우, 워드 라인의 길이가 종래의 4배로 되면, 워드라인 드라이버를 워드라인의 양단에 설치하여 구동했다고 해도, 워드 라인이 원하는 전압에 다다를 때까지의 시간은 종래의 2배가 된다. 그 때문에, 읽는 속도의 고속화가 어렵고, 반대로 늦어질 가능성도 있다
둘째의 경우, 비트 라인 길이가 종래의 4배로 되면, 읽는 속도에 영향을 줄 가능성이 있다. 또, 메모리 셀의 입력 동작시, 비트 라인 저항으로 의해 실제로 메 모리 셀의 드레인에 인가 되는 전압이 낮아지고, 섹터내에서의 입력 특성에 흐트러짐이 발생한다. 또한, 비트 라인에 연결되는 메모리 셀 수가 종래의 4배이다. 따라서, 섹터의 사이클링 특성을 고려하면, 메모리 셀이 받는 드레인 디스터브가 종래의 4배가 되고, 신뢰성을 확보하는 것이 어려워질 우려가 있다.
셋째의 경우, 첫째 및 둘째의 경우보다는 경감되지만, 동일한 문제가 발생한다. 워드 라인의 경우, 시간의 증가는 허용 가능하거나 또는 워드 라인 드라이버를 워드라인의 양단에 설치하는 것으로 종래와 동등하게 하는 것이 가능하다. 그러나, 사이클링 등의 경우, 드레인 디스터브가 문제로 남는다.
넷째의 경우, 특성에 있어서는 종래와 동등하지만, 레이아웃적으로는 섹터-섹터간의 영역이 필요하므로 불리해진다.
본 발명의 목적은, 드레인 디스터브를 받는 시간이 종래와 동등하고, 더욱이 레이아웃적으로 불리하지 않으며, 또한 칩의 용량을 유지하면서 섹터 용량이 가변인 불휘발성 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명의 실시 예에 따른 불휘발성 반도체 기억 장치는 평행하게 배치되는 제 1 및 제 2 워드 라인 그룹들; 상기 제 1 및 제 2 워드 라인 그룹들 사이에 배치되는 더미 워드 라인들; 상기 제 1 워드 라인 그룹과 교차하는 제 1 비트 라인 그룹; 그리고 상기 제 2 워드 라인 그룹과 교차하는 제 2 비트 라인 그룹을 포함하고, 상기 제 1 및 제 2 워드 라인 그룹들, 상기 제 1 및 제 2 비트 라인 그룹들, 그리고 상기 더미 워드 라인들은 동일한 웰 상에 형성된다.
실시 예로서, 상기 제 1 및 제 2 비트 라인 그룹들 사이에 상기 더미 워드 라인들이 배치된다.
실시 예로서, 소거 동작 시에, 상기 더미 워드 라인들 중 상기 제 1 및 제 2 워드 라인 그룹들에 인접한 더미 워드 라인들에 상기 제 1 및 제 2 워드 라인 그룹들에 인가되는 전압과 동일한 전압이 인가된다.
실시 예로서, 소거 동작 시에, 상기 복수의 더미 워드 라인들 중 상기 제 1 및 제 2 워드 라인 그룹들과 미리 설정된 거리 만큼 떨어지도록 배치된 더미 워드 라인들에 연결된 메모리 셀들이 소거되지 않도록, 상기 미리 설정된 거리 만큼 떨어지도록 배치된 더미 워드라인이 바이어스된다.
실시 예로서, 상기 제 1 및 제 2 워드 라인 그룹들과 상기 제 1 및 제 2 비트 라인 그룹들에 연결되는 메모리 셀들은 하나의 소거 섹터를 형성하는 것이 가능하다.
실시 예로서, 상기 제 1 워드 라인 그룹과 상기 제 1 비트 라인 그룹에 연결되는 메모리 셀들이 하나의 소거 섹터를 형성하고, 상기 제 2 워드 라인 그룹과 상기 제 2 비트 라인 그룹에 연결되는 메모리 셀들이 다른 하나의 소거 섹터를 형성하는 것이 가능하다.
본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 반도체 기억장치; 그리고 상기 불휘발성 반도체 기억장치를 제어하기 위한 컨트롤러를 포함하고, 상기 불휘발성 반도체 기억장치는 평행하게 배치되는 제 1 및 제 2 워드 라인 그룹들; 상기 제 1 및 제 2 워드 라인 그룹들 사이에 배치되는 더미 워드 라인들; 상기 제 1 워드 라인 그룹과 교차하는 제 1 비트 라인 그룹; 그리고 상기 제 2 워드 라인 그룹과 교차하는 제 2 비트 라인 그룹을 포함하고, 상기 제 1 및 제 2 워드 라인 그룹들, 상기 제 1 및 제 2 비트 라인 그룹들, 그리고 상기 더미 워드 라인들은 동일한 웰 상에 형성된다.
본 발명의 실시 예에 따른 반도체 기억 장치는 메모리 셀 어레이를 형성하기 위한 하나의 웰 영역; 상기 웰 영역의 일 방향의 중앙부에 형성된 복수의 더미 워드라인; 상기 더미 워드라인 양측의 상기 웰 영역 중 일 방향 측의 제 1 영역에 형성된 제 1 워드 라인 그룹; 상기 더미 워드라인 양측의 상기 웰 영역 중, 다른 방면 측의 제 2 영역에 형성된 제 2 워드 라인 그룹; 그리고 상기 제 1 및 제 2 워드 라인 그룹 및 더미 워드라인과 직교하게 형성되며, 상기 더미 워드라인 부분에서 분단되는 것에 의해, 상기 웰 영역의 제 1 영역에서 상기 제 1 워드 라인 그룹과 교차하여 제 1 비트 라인 그룹을 구성하고, 상기 웰 영역의 제 2 영역에서 상기 제 2 워드 라인 그룹과 교차하여 제 2 비트 라인 그룹을 구성하는 복수의 비트라인을 구비한다.
실시 예로서, 상기 더미 워드라인은 4개이다.
실시 예로서, 메모리 셀의 소거는 상기 웰 영역의 전체를 단위로 또는 상기 웰 영역의 상기 제 1 영역 또는 제 2 영역을 단위로 수행된다.
상기 본 발명의 불휘발성 반도체 기억장치에 의하면, 웰 영역을 공유하고, 그 일방향 중앙부에 더미 워드라인이 형성되며, 비트라인이 더미 워드라인 부분에 서 분단된다. 따라서, 드레인 디스터브를 받는 시간이 종래와 동등하고, 게다가 레이아웃적으로 불리하지 않은 메모리 셀 어레이 구조가 제공된다. 또한, 부차적 효과로서, 칩으로서의 용량을 유지하면서 섹터용량이 가변되는 불휘발성 반도체 기억장치가 제공된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 반도체 기억장치를 설명하기 위한 도면으로, 플래쉬 메모리의 메모리 셀 어레이 구조를 나타내는 평면도이다. 도 1에서, 참조 번호 21은 메모리 셀 어레이를 형성하기 위한 직사각형인 1개의 P웰 영역, 참조 기호 D1 내지 D4는 복수(예를 들면, 4개)의 더미 워드 라인, 참조 기호 WL1은 제 1 워드 라인 그룹, 참조 기호 WL2는 제 2 워드 라인 그룹, 참조 번호 22는 복수의 비트 라인을 나타낸다. 4개의 더미 워드라인들(D1∼D4)은, P웰 영역(21)의 X 방향의 중앙부에서, X 방향과 직각인 Y방향으로 신장되어 형성된다. 제 1 워드 라인 그룹(WL1)은 더미 워드라인(D1∼D4)양측의 P웰 영역(21) 중 일 방향 측의 제 1 영역(211)에 상기 더미 워드라인들(D1∼D4)과 평행하게 형성된다. 제 2 워드 라인 그룹(WL2)은 더미 워드라인들(D1∼D4) 양측의 P웰 영역(21) 중 다른 일 방향 측의 제2 영역(212)에 상기 더미 워드라인들(D1∼D4)과 평행하게 형성된다. 복수의 비트 라인(22)은 제 1 및 제 2 워드 라인 그룹들(WL 1, WL2) 그리고 더미 워드라인 들(D1∼D4)과 직교하도록, 그리고 웰 영역(21)의 Y방향으로 나란하게 배치되도록 형성된다. 또한, 복수의 비트 라인(22)은 더미 워드라인들(D1∼D4)의 일부분, 보다 상세하게는 내측의 2개의 더미 워드라인들(D2, D3)사이에서 P웰 영역(21)의 X 방향으로 물리적으로 분단되어 형성된다. 따라서, 복수의 비트 라인(22)은 P웰 영역(21)의 제 1 영역(211)에서 제 1 워드 라인 그룹(WL1)과 교차하여 제 1 비트 라인 그룹(BL1)을 형성한다. 또한, 복수의 비트 라인(22)은 P웰 영역(21)의 제2 영역(212)에서 제 2 워드 라인 그룹(WL2)과 교차하여 제 2 비트 라인 그룹(BL2)을 형성한다.
도 1에 도시된 바와 같은 메모리 셀 어레이 구조에서, 제 1 워드 라인 그룹(WL1)의 워드 라인의 개수는 512개다. 그리고, 제 2 워드 라인 그룹(WL2)의 워드 라인의 개수도 512개다. 게다가, 비트 라인(22)의 개수는 2048개다. 비트 라인들과 워드 라인들(더미 워드라인을 포함하는)의 각 교차점에는 메모리 셀(미도시)이 접속된다. 즉, 도 1의 메모리 셀 어레이 구조는 P웰 영역(21)을 공유하고, 비트 라인(22)이 더미 워드라인들(D1∼D4) 부분에서 물리적으로 분단되어, 2Mbits의 메모리 셀 어레이를 구성하고 있다. 도 1에 도시된 바와 같은 메모리 셀 어레이 구조에서, 읽기 및 기입 동작 시에 더미 워드라인들(D1∼D4)에 0V가 인가된다. 또는, 더미 워드라인들(D1∼D4) 부분에 형성되는 메모리 셀이 디스터브를 받지 않는 정도의 부(negative) 전압을 인가하는 것도 가능하다. 소거 동작 시에, 외측의 더미 워드라인들(D1, D4)에 제 1 및 제 2 워드라인 그룹(WL1, WL2)과 같은 부전압이 인가된다. 이것에 의해, 더미 워드 라인들(DL1~DL4)에 인접하며, 실제로 소거될 메모리 셀이 접속되어 있는 제 1 및 제 2 워드 라인 그룹(WL1,WL2)이 더미 워드라인과의 커플링으로 부전압으로 되기 어려워짐으로 인해 메모리 셀의 소거 특성이 나빠지는 현상을 방지하는 것이 가능하다. 내측의 더미 워드라인들(D2, D3)에는 더미 워드라인들(D2, D3) 부분에 형성되는 메모리 셀이 소거되지 않을 정도의 정전압이 인가된다. 일반적으로, 더미 워드 라인들(D2, D3)에 섹터의 P웰 영역(21)과 같은 전압을 인가하는 것이 바람직하다.
기입 동작 시에, 비트라인 선택은, 어드레스에 따라서 더미 워드라인들 (D1∼D4) 부분에서 분단되는 절반의 어레이 단위로 수행된다. 비트 라인(22)은 더미 워드라인들(D1∼D4)이 설치되어 있는 중앙부 부근에서 분단되어 있으므로, 비트 라인(22)상의 모든 메모리 셀에 기입 동작을 행하는 때에도, 각메모리 셀이 받는 드레인 디스터브의 시간은 종래와 다르지 않다.
이와 같이, 도 1의 메모리 셀 어레이 구조를 이용하면, 섹터 용량을 늘리면서 기입시의 메모리 셀이 드레인 디스터브를 받는 시간을 종래와 동등하게 하는 것이 가능하다. 또한, 더미 워드라인들(D1∼D4)을 설치하는 때에 요구되는 공간은 P웰 영역(21)을 분단하는 때에 요구되는 공간보다도 좁으므로, 레이아웃적으로도 4개의 섹터를 이용하는 경우와 비교하여 유리하다는 것이 이해될 것이다.
또한, 도 1의 메모리 셀 어레이 구조를 이용하면, 칩의 용량을 유지하면서, 섹터 용량을 1/2의 사이즈(예를 들어, 통상의 섹터 사이즈를 1로 가정하면)로 변경할 수 있는 장치를 제공하는 것이 가능하다.
이때, 섹터 용량을 반으로 설정하는 신호를 전달받으면, 소거시의 전압 인가 방법을 변경한다. 구체적으로는 아래와 같다.
첫째로, 섹터 용량을 그대로 사용(예를 들면, 전체 2Mbits)하는 경우, 전압 인가 방법은 변화되지 않는다.
둘째로, 섹터 용량을 반으로 설정(예를 들면, 1Mbits)하여 사용하는 경우,도 1의 제 1 영역(211)을 소거한다고 가정하자. P웰 영역(21)은 공통이므로, 고전압이 인가된다. 제 1 영역(211)의 제 1 워드 라인 그룹(WL1)에는 부전압이 인가 된다. 제 1 영역(211)의 제 1 워드 라인 그룹(WL1)에 인접하는 더미 워드라인(D1)에 제 1 영역(211)의 제 1 워드 라인 그룹(WL1)과 같은 부전압이 인가된다. 기타의 더미 워드라인들(D2∼D4)에 더미 워드라인들(D2∼D4) 부분에 형성되는 메모리 셀이 소거되지 않는 정도의 정전압이 인가된다. 일반적으로는, P웰 영역(21)과 같은 전압을 인가하는 것이 바람직하다. 제 2 영역(212)의 제 2 워드 라인 그룹(WL2)은 플로팅으로 설정되거나, P웰 영역(21)과 같은 전압이 인가된다. 또는, 제 2 영역(212)내의 메모리 셀이 디스터브를 받지 않는 정도의 정전압을 인가하는 것도 가능하다.
반면, 제 2 영역(212)을 소거하는 경우, 상술한 전압 인가 방법에서 제 1 영역(211)과 제 2 영역(212)이 치환되여 적용되고, 더미 워드라인(D1)을 더미 워드라인(D4)으로, 그리고 더미 워드라인들(D2∼D4)을 더미 워드라인들(D1∼D3)로 치환되어 적용된다.
MLC를 이용한 장치로 섹터 용량을 가변하는 방법이 존재하지만, 이것은 원래 MLC로 사용하는 메모리 셀을 SLC로 사용하므로, 칩의 용량도 변화된다. 본 발명에 따르면, 칩 용량을 유지한 채, 섹터 용량을 가변하는 장치가 제공된다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템(300)을 보여주는 블록도이다. 도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(300)은 반도체 메모리 장치(310) 및 컨트롤러(320)를 포함한다.
컨트롤러(320)는 호스트(Host) 및 반도체 메모리 장치(310)에 연결된다. 컨트롤러(320)는 반도체 메모리 장치(310)로부터 읽은 데이터를 호스트(Host)에 전달하고, 호스트(Host)로부터 전달되는 데이터를 반도체 메모리 장치(310)에 저장한다.
컨트롤러(320)는 램, 프로세싱 유닛, 호스트 인터페이스, 그리고 메모리 인터페이스와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(320)의 제반 동작을 제어할 것이다. 호스트 인터페이스는 호스트(Host) 및 컨트롤러(320) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(320)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 반도체 메모리 장치(310)와 인터페이싱할 것이다. 컨트롤러(320)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 반도체 메모리 장치(310)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.
반도체 메모리 장치(310)는 데이터를 저장하기 위한 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 기입 및 독출하기 위한 읽기/쓰기 회로, 외부로부터 전달 되는 어드레스를 디코딩하여 읽기/쓰기 회로에 전달하는 어드레스 디코더, 반도체 메모리 장치(310)의 제반 동작을 제어하기 위한 제어 로직 등을 포함할 것이다. 반도체 메모리 장치(310)의 메모리 셀 어레이는 도 1을 참조하여 설명된 바와 같은 구조로 형성될 것이다. 예시적으로, 반도체 메모리 장치(310)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리 장치를 포함할 것이다. 다른 예로서, 반도체 메모리 장치(310)는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같은 불휘발성 메모리 장치를 포함할 것이다.
컨트롤러(320) 및 반도체 메모리 장치(310)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(320) 및 반도체 메모리 장치(310)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(320) 및 반도체 메모리 장치(310)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
다른 예로서, 컨트롤러(320) 및 반도체 메모리 장치(310)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 것이다. 메모리 시스템(300)이 반도체 디스크(SSD)로 이용되는 경우, 메모리 시스템(300)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
다른 예로서, 메모리 시스템(300)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선 환경에서 송수신할 수 있는 장치들에 적용될 것이다.
다른 예로서, 반도체 메모리 장치(310) 또는 메모리 시스템(300)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 반도체 메모리 장치(310) 또는 메모리 시스템(300)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 것이다.
도 8은 도 7의 메모리 시스템(300)을 포함하는 컴퓨팅 시스템(400)의 실시 예를 보여주는 블록도이다. 도 8을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(400)은 중앙 처리 장치(410), 램(420, RAM, Random Access Memory), 사용자 인터페이스(430), 전원(440), 그리고 메모리 시스템(300)을 포함한다.
메모리 시스템(300)은 시스템 버스(450)를 통해, 중앙처리장치(410), 램(420), 사용자 인터페이스(430), 그리고 전원(440)에 전기적으로 연결된다. 사용자 인터페이스(430)를 통해 제공되거나, 중앙 처리 장치(410)에 의해서 처리된 데 이터는 메모리 시스템(300)에 저장된다. 메모리 시스템(300)은 컨트롤러(320) 및 반도체 메모리 장치(310)를 포함한다.
메모리 시스템(300)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시스템(400)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 기억장치를 설명하기 위한 도면으로, 플래쉬 메모리의 메모리 셀 어레이 구조를 제시하는 평면도이다.
도 2는 0.5Mbits의 메모리 셀 어레이 구조를 나타내는 평면도이다.
도 3은 SLC기술을 이용해서 종래의 첫 번째 방법에 따라 구성한 2Mbits의 메모리 셀 어레이 구조를 나타내는 평면도이다.
도 4는 SLC기술을 이용해서 종래의 두 번째 방법에 따라 구성한 2Mbits의 메모리 셀 어레이 구조를 나타내는 평면도이다.
도 5는 SLC기술을 이용해서 종래의 세 번째 방법에 따라 구성한 2Mbits의 메모리 셀 어레이 구조를 나타내는 평면도이다.
도 6은 SLC기술을 이용해서 종래의 네 번째의 방법에 따라 구성한 2Mbits의 메모리 셀 어레이 구조를 나타내는 평면도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 8은 도 7의 메모리 시스템을 포함하는 컴퓨팅 시스템의 실시 예를 보여주는 블록도이다.

Claims (10)

  1. 평행하게 배치되는 제 1 및 제 2 워드 라인 그룹들;
    상기 제 1 및 제 2 워드 라인 그룹들 사이에 배치되는 더미 워드 라인들;
    상기 제 1 워드 라인 그룹과 교차하는 제 1 비트 라인 그룹; 그리고
    상기 제 2 워드 라인 그룹과 교차하는 제 2 비트 라인 그룹을 포함하고,
    상기 제 1 및 제 2 워드 라인 그룹들, 상기 제 1 및 제 2 비트 라인 그룹들, 그리고 상기 더미 워드 라인들은 동일한 웰 상에 형성되고,
    소거 동작 시에, 상기 더미 워드 라인들 중 상기 제 1 및 제 2 워드 라인 그룹들에 인접한 더미 워드 라인들에 상기 제 1 및 제 2 워드 라인 그룹들에 인가되는 전압과 동일한 전압이 인가되는 불휘발성 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 비트 라인 그룹들 사이에 상기 더미 워드 라인들이 배치되는 불휘발성 반도체 기억 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    소거 동작 시에, 상기 복수의 더미 워드 라인들 중 상기 제 1 및 제 2 워드 라인 그룹들과 미리 설정된 거리 만큼 떨어지도록 배치된 더미 워드 라인들에 연결된 메모리 셀들이 소거되지 않도록, 상기 미리 설정된 거리 만큼 떨어지도록 배치된 더미 워드라인이 바이어스되는 불휘발성 반도체 기억 장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 워드 라인 그룹들과 상기 제 1 및 제 2 비트 라인 그룹들에 연결되는 메모리 셀들은 하나의 소거 섹터를 형성하는 불휘발성 반도체 기억장치.
  6. 제 1 항에 있어서,
    상기 제 1 워드 라인 그룹과 상기 제 1 비트 라인 그룹에 연결되는 메모리 셀들이 하나의 소거 섹터를 형성하고, 상기 제 2 워드 라인 그룹과 상기 제 2 비트 라인 그룹에 연결되는 메모리 셀들이 다른 하나의 소거 섹터를 형성하는 불휘발성 반도체 기억 장치.
  7. 불휘발성 반도체 기억장치; 그리고
    상기 불휘발성 반도체 기억장치를 제어하기 위한 컨트롤러를 포함하고,
    상기 불휘발성 반도체 기억장치는
    평행하게 배치되는 제 1 및 제 2 워드 라인 그룹들;
    상기 제 1 및 제 2 워드 라인 그룹들 사이에 배치되는 더미 워드 라인들;
    상기 제 1 워드 라인 그룹과 교차하는 제 1 비트 라인 그룹; 그리고
    상기 제 2 워드 라인 그룹과 교차하는 제 2 비트 라인 그룹을 포함하고,
    상기 제 1 및 제 2 워드 라인 그룹들, 상기 제 1 및 제 2 비트 라인 그룹들, 그리고 상기 더미 워드 라인들은 동일한 웰 상에 형성되고,
    소거 동작 시에, 상기 더미 워드 라인들 중 상기 제 1 및 제 2 워드 라인 그룹들에 인접한 더미 워드 라인들에 상기 제 1 및 제 2 워드 라인 그룹들에 인가되는 전압과 동일한 전압이 인가되는 메모리 시스템.
  8. 메모리 셀 어레이를 형성하기 위한 하나의 웰 영역;
    상기 웰 영역의 일 방향의 중앙부에 형성된 복수의 더미 워드라인;
    상기 더미 워드라인 양측의 상기 웰 영역 중 일 방향 측의 제 1 영역에 형성된 제 1 워드 라인 그룹;
    상기 더미 워드라인 양측의 상기 웰 영역 중, 다른 방면 측의 제 2 영역에 형성된 제 2 워드 라인 그룹; 그리고
    상기 제 1 및 제 2 워드 라인 그룹 및 더미 워드라인과 직교하게 형성되며, 상기 더미 워드라인 부분에서 분단되는 것에 의해, 상기 웰 영역의 제 1 영역에서 상기 제 1 워드 라인 그룹과 교차하여 제 1 비트 라인 그룹을 구성하고, 상기 웰 영역의 제 2 영역에서 상기 제 2 워드 라인 그룹과 교차하여 제 2 비트 라인 그룹을 구성하는 복수의 비트라인을 구비하고,
    소거 동작 시에, 상기 더미 워드 라인들 중 상기 제 1 및 제 2 워드 라인 그룹들에 인접한 더미 워드 라인들에 상기 제 1 및 제 2 워드 라인 그룹들에 인가되는 전압과 동일한 전압이 인가되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  9. 제 8 항에 있어서,
    상기 더미 워드라인은 4개인 불휘발성 반도체 기억장치.
  10. 제 8 항에 있어서,
    메모리 셀의 소거는 상기 웰 영역의 전체를 단위로 또는 상기 웰 영역의 상기 제 1 영역 또는 제 2 영역을 단위로 수행되는 불휘발성 반도체 기억장치.
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