JP2009158572A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】 Pウェル領域21を共有し、その一方向中央部にダミーワードラインD1〜D4を形成し、そのダミーワードラインD1〜D4部分で物理的に分断されてビットライン22を形成する。
【選択図】 図1
Description
(1)の場合 : ワードライン長が従来の4倍になるため、ワードラインドライバをワードラインの両端に設けてドライブしたとしても、ワードラインが所望の電圧に立ち上がるまでの時定数は2倍になる。そのため、読出し速度の高速化が難しく、逆に遅くなる可能性もある
(2)の場合 : ビットライン長が4倍になるため、読出し速度に影響を与える可能性がある。また、メモリセルの書込み動作時、ビットライン抵抗によって実際にメモリセルのドレインに印加される電圧が下がり、セクタ内で書込み特性にばらつきが発生する。さらに、ビットラインに繋がるメモリセル数が4倍なので、セクタのサイクリング特性を考えたときにメモリセルが受けるドレインディスターブが従来の4倍になって、信頼性を確保するのが難しくなる恐れもある。
(3)の場合 :(1)、(2)の場合よりは軽減されるが、同様の問題が発生する。ワードラインの時定数増加は許容できるか、もしくはワードラインドライバをワードラインの両端にもたせることで従来と同等にすることが可能だが、サイクリング等のときのドレインディスターブは問題として残る。
(4)の場合: 従来と特性においては同等だが、レイアウト的にはセクタ−セクタ間の領域が必要なので不利になる。
(1)セクタ容量をそのまま(全体の2Mbits)で使用する場合は変化なし。
(2)セクタ容量を半分(1Mbits)にする仕様で使用する場合は(図1の第1領域211を消去すると仮定すると)、
(ア)Pウェル領域21は共通なので、高電圧が印加される。
(イ)第1領域211の第1のワードライン群WL1には負電圧が印加される。
(ウ)第1領域211の第1のワードライン群WL1に隣接するダミーワードラインD1には、第1領域211の第1のワードライン群WL1と同じ負電圧が印加される。
(エ)その他のダミーワードラインD2〜D4には、このダミーワードラインD2〜D4部分に形成されるメモリセルが消去されない程度の正電圧が印加される。一般的には、Pウェル領域21と同じ電圧を印加するのが望ましい。
(オ)第2領域212の第2のワードライン群WL2はフローティングにするか、Pウェル領域21と同じ電圧を印加する。あるいは、第2領域212内のメモリセルがディスターブを受けない程度の正電圧であってもかまわない。
211 第1領域
212 第2領域
D1〜D4 ダミーワードライン
WL1 第1のワードライン群
WL2 第2のワードライン群
22 ビットライン
BL1 第1のビットライン群
BL2 第2のビットライン群
Claims (3)
- メモリセルアレイを形成するための1つのウェル領域と、
前記ウェル領域の一方向中央部に複数本形成されたダミーワードラインと、
前記ダミーワードライン両側の前記ウェル領域のうち一方側の第1領域に形成された第1のワードライン群と、
前記ダミーワードライン両側の前記ウェル領域のうち他方側の第2領域に形成された第2のワードライン群と、
前記第1、第2のワードライン群およびダミーワードラインと直交して形成され、前記ダミーワードライン部分で分断されることにより、前記ウェル領域の第1領域に前記第1のワードライン群と交差して第1のビットライン群を構成し、前記ウェル領域の第2領域に前記第2のワードライン群と交差して第2のビットライン群を構成する複数本のビットラインと、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記ダミーワードラインは4本有することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- メモリセルの消去は、前記ウェル領域の全体を単位として、あるいは、前記ウェル領域の前記第1領域または第2領域を単位として行われることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
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