JPH1070257A - 消去作動用セクタに水平分割されたｅｅｐｒｏｍフラッシュメモリアレイ - Google Patents

Abstract

(57)【要約】 【課題】 本発明の広い目的は、消去を望まない他のあ
らゆるサブアレイにストレスを及ぼすことなくまたは少
なくとも最小のストレスにより、かつ消去可能セクタの
ターミネーションのためのシリコン領域に関する不利益
を及ぼすことなく、個々に消去されるセクタすなわちサ
ブアレイへのメモリセルアレイの単なる事実上の分割を
行なう方法を提供することにある。 【解決手段】 本発明は、メモリアレイを個々に消去可
能なセルを含むサブアレイに分割する方法であって、こ
のような分割が結果として生じるサブアレイが完全装備
形であることを要しない分割方法を提供する。これによ
り、実質的に速度性能条件に基づいたサブアレイの開発
であって、最小の不利益で各サブアレイを個々の消去可
能セクタすなわちサブアレイに最適に分割する開発が可
能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、広くは半導体メモ
リデバイスに関し、より詳しくは、削除または消去作動
を行なうために水平方向にセクタ化されたＥＥＰＲＯＭ
フラッシュメモリ（Flash EEPROM memory)の新規な構造
に関する。

【０００２】

【従来の技術】良く知られているように、ＥＥＰＲＯＭ
フラッシュメモリには１バイトがプログラムされる。こ
のようなメモリは、制御ゲートの下の完全絶縁導体領域
により形成されるビルトインゲート（いわゆるフローテ
ィングゲート）すなわち絶縁ゲートの特徴をもつＭＯＳ
トランジスタにより実施される。この領域は完全にまた
は有効に絶縁されているので、用語「フローティング」
は、任意の手段により、この領域に注入されまたは除去
される電荷量に直接関係する電位を得るという事実によ
り正当化される。この種のメモリのセルは、メモリを形
成するゲート、ソースおよびトランジスタのドレイン領
域に適当な電圧を加えることによりプログラムできる。
実際に、フローティングゲート内への電荷の注入または
フローティングゲートからの電荷の除去は、関連のＭＯ
Ｓトランジスタに固有の特徴の変更を伴う。この点で最
も関係の深いことは、実質的にそのターンオン電圧およ
びその閾電圧である。

【０００３】この種のメモリでは、例えば、慣用的に全
てのゼロを書込むことにより、１バイト（すなわち８ビ
ット）をプログラムできる。前述のように、メモリセル
は、これらのゲート、ソースおよびドレイン領域に適当
な電圧を印加することによりプログラムされる。実際の
ところ、制御ゲート領域は１２ボルトに上昇され、ソー
ス領域は接地電位に維持され、かつドレイン領域は６ボ
ルトに上昇される。この手段により、充分に大きな電流
がソース領域とドレイン領域との間に流れ、この電流は
いわゆるホットエレクトロンを発生する。これらのホッ
トエレクトロンは、１２ボルトの横電圧（transversal
voltage)の下で、従ってこの結果生じる横電界の作用の
下で、フローティングゲート内に「ジャンプ」すること
ができ、ここでホットエレクトロンが捕捉される（なぜ
ならば、このような領域は有効な絶縁構造を有するから
である）。しかしながら、この種のメモリには無視でき
ない制限が存在する。実際に、ここに説明するように、
プログラムすべき単一セルを選択できる一方で、消去作
動を同じ選択性をもって行なうことはできない。

【０００４】当業者には理解されようが、１つのセルに
おける書込み作動は、フローティングゲート領域内に電
子を注入することにより行なわれ、一方、消去作動は、
フローティングゲート領域からのこのような過剰電子の
除去作動を伴う。フローティングゲートは、強い電界が
極めて薄い（約１００Å）酸化物層を横切って付与され
るときに、量子論の規則の下で、極めて薄い酸化物層に
よりトランジスタチャンネルから分離されるので、いわ
ゆるトンネル効果により、フローティングゲート内に捕
捉された電子のゆっくりとした漏洩を得ることができ
る。この必要電界の発生は、例えばゲート領域およびソ
ース領域に適当な電圧を付与することにより達成され
る。上記制限は、消去のための単一バイトの選択を、書
込み作動において行なわれるようには、およびＥＥＰＲ
ＯＭメモリにおいて可能なようには行なえないことであ
る。ＥＥＰＲＯＭフラッシュメモリでは、全領域をベー
スとする場合にのみ、あらゆる消去作動を最高の条件で
行なうことができるが、これは明らかな制限である。な
ぜならば、これにより、消去を望まない幾つかのバイト
も必然的に除去されるからである。

【０００５】全セルアレイすなわちマトリックスを消去
する必要性の回避を目的として、セルアレイすなわちマ
トリックスは、消去可能な個々のサブマトリックスまた
はサブアレイに分割される。サブアレイが小さければ小
さいほど、単一バイトレベルには到達しないまでも、消
去の選択性が大きくなる。いずれにせよ、主アレイのサ
ブアレイへの分割は、シリコン領域の利用に関して大き
な欠点を伴なう。これは、各サブアレイに、必要な閉鎖
すなわちターミネーションアクセサリアイテム（closur
e or termination accessory items）、すなわち保存す
べき内部から見たときのマトリックスの連続を可能にす
るいわゆるダミーセルを導入する必要が生じるためであ
る。今まで或る分割が許容されてきたが、或る限度を超
えて利用されてはいない。

【０００６】

【発明が解決しようとする課題】本発明の広い目的は、
消去を望まない他のあらゆるサブアレイにストレスを及
ぼすことなくまたは少なくとも最小のストレスにより、
かつ消去可能セクタのターミネーションのためのシリコ
ン領域に関する不利益を及ぼすことなく、個々に消去さ
れるセクタすなわちサブアレイへのメモリセルアレイの
単なる事実上の分割を行なう方法を提供することにあ
る。

【０００７】

【課題を解決するための手段】上記全ての概念を要約し
かつ明示すると、慣用的なＥＥＰＲＯＭフラッシュメモ
リは、一般に２つの主な理由、すなわち１）速度性能を
できる限り最高になるように改善すること、および／ま
たは２）メモリを消去可能セクタに細分することから、
サブマトリックスすなわちサブアレイに細分される。よ
り詳しくは、Ｈ形フラッシュメモリセルマトリックスで
は、１つの行（row)の全てのセルが、ワードラインと呼
ばれる単一のポリシリコンストリップにより形成される
という事実から、電気的に一体に接続された制御ゲート
を有している。水平方向に延びたワードラインの一方の
側に、セルのドレイン接触素子が配置されており、該接
触素子の各々が２つのセル（関連する行に関する第１セ
ルおよび隣接する行に関する第２セル）の間で共有され
ている。列（column）に配置された全てのドレイン領域
は、上記接触素子を介して、ビットラインと呼ぶ垂直方
向に延びた金属ストリップ（ＭＥＴＡＬ１）に電気的に
接続されている。１つの行中に多くのセルが含まれてい
るように、マトリックス中には多くのビットラインが含
まれる。

【０００８】ワードラインの他方の側には、Ｎ＋形拡散
領域が設けられ、該Ｎ＋形拡散領域は、関連する行およ
び隣接行の全てのセル間で共有される単一ソース領域と
して機能する。水平方向に延びかつワードライン間でド
レイン領域と交互に配置されたこのようなソース領域
は、別の垂直な金属ストリップ（ＭＥＴＡＬ１、これら
の金属ストリップは、セルアレイに外的に一体に電気的
に接続されておりかつ上記共通ソースを形成する）によ
り一体に電気的に接続されている。Ｈ形セルメモリの場
合には、適当な電圧で共通アレイソースおよびワードラ
インを駆動し、一方でビットラインをフローティング状
態に維持することにより、慣用的な消去作動が行なわれ
る。Ｈ形セルの全てのソース領域が全サブアレイに共通
であるので、一般に、全ての消去作動が全てのサブアレ
イで行なわれる。消去可能セクタのサイズを速度性能を
考慮して決定されるサイズより小さくしたい場合には、
メモリは、各消去可能セクタにについての複数の完全装
備形セクタ（completely equipped sectors)に慣用的に
分割される。用語「完全装備形」の下では、上記連続性
の理由から、結果として生じるサブアレイには、ターミ
ネーション、デコーダアイテム等の通常の全てのアクセ
サリアイテムが装備されると理解すべきである。しかし
ながら、前述のように、セクション化は高められている
（すなわち、より微細になっている）ので、サブアレイ
の完全装備、シリコン領域の利用の点でより不完全にな
っており、或る場合には実用的でなくなってきている。

【０００９】この制限を解消するため、本発明は、メモ
リアレイを個々に消去可能なセルを含むサブアレイに分
割する方法であって、このような分割が結果として生じ
るサブアレイが完全装備形であることを要しない分割方
法を提供する。これにより、実質的に速度性能条件に基
づいたサブアレイの開発であって、最小の不利益で各サ
ブアレイを個々の消去可能セクタすなわちサブアレイに
最適に分割する開発が可能になる。この新規なアプロー
チは、消去の目的で、他の作動モードで印加されるソー
ス電圧とは異なるソース電圧を必要とするＨ形セルメモ
リアレイに適用できる。高電圧は、消去の目的であらゆ
るフラッシュセルに印加すべきである。この作動を遂行
するための２つの有効な方法、すなわちｉ）関連高電圧
をアレイソースに印加すると同時に、ワードラインを接
地しかつビットラインをフローティングさせておく方
法、およびｉｉ）適正な分割時に関連高電圧をワードラ
インおよびアレイソースに印加すると同時に、ビットラ
インをフローティング状態に維持しておく方法がある。

【００１０】

【発明の実施の形態】本発明の詳細および長所は、好ま
しい実施形態を例示するけれども本発明を限定するもの
ではない添付図面に関連して述べる以下の説明から明ら
かになるであろう。図示の概略構成は、Ｈセルアレイ内
でのソース絶縁を行いかつ個々の消去可能セクタのソー
ス領域を独立駆動できるように設計されたものである。
このアプローチにより、残余のサブアレイに影響を与え
ることなく、セルアレイのサブアレイを消去できる。消
去すべきサブアレイのセルのワードラインおよびソース
領域は、消去の目的に充分な値をもつ電圧により駆動さ
れ、一方、残余のワードラインおよびソース領域は接地
される。

【００１１】このソース絶縁効果は、以下に説明するよ
うに、接地された２つのワードラインを、隣接する消去
可能セクタ間に挿入することにより達成される。全ての
フラッシュメモリアレイは、多結晶シリコンいわゆるポ
リシリコンで作られたワードラインを有している。ポリ
シリコンは高い抵抗（面積抵抗）を有するので、メモリ
の速度性能をセーブする必要がある場合には、各ワード
ラインを、低抵抗経路を確立可能な平行に横たわる金属
ライン（水平に延びているＭＥＴＡＬ２）に周期的に
（例えば、１６または３２メモリセルのピッチで、或い
は６４メモリセルのピッチでもよい）接続することがで
きる。ソース絶縁効果が得られるポリシリコンワードラ
インは、アレイのエッジで永久的に接地される。これら
の金属ライン（ＭＥＴＡＬ２）を利用して各消去可能セ
クタ用の別々のソース電圧を構成するには、永久的に接
地されたこれらのワードライン間の全ての接続およびこ
れに関連する水平に延びた金属ライン（ＭＥＴＡＬ２）
が除去される。これにより、多くの消去可能セクタを必
要とするときに、これらのセクタのアレイソース接続が
容易になる。同時に、アレイの下に横たわる全てのトポ
ロジーが維持されるため、連続アドレスセルへの隣接性
の点で、アレイ連続性を最大限増大できる。

【００１２】上記説明を要約および完結するならば、本
発明は２つのダミーワードラインを挿入すること、およ
び２つの有効ワードラインをこれらの水平に延びる対応
金属ライン（ＭＥＴＡＬ２）に接続する接触要素（cont
acts）を省略することを有効に示唆する。このようなダ
ミーワードラインのポリシリコンは、アレイのエッジで
固定接地されており、もはや駆動されない。このように
して、２つの自由ＭＥＴＡＬ２ラインが形成される。こ
の段階で、また、共通ソースは、垂直に延びた金属ライ
ン（ＭＥＴＡＬ１）により一緒に接続されることを考
え、垂直に延びた金属ライン（ＭＥＴＡＬ１）が前記２
つの絶縁ダミーワードライン間でセクション化されると
想定しよう。このようにしてＭＥＴＡＬ１の２つのセグ
メントが得られる。なぜならば、ＭＥＴＡＬ１ラインが
セクション化されると共通のソースが垂直に配置され、
２つの共通ソース、より正確には２つの共通ソース領域
が形成されるからである。その後、絶縁ダミーワードラ
インの下に横たわるポリシリコンから予め切断されてい
るこれらのＭＥＴＡＬ２ラインが、前記２つの共通ソー
ス領域を形成するＭＥＴＡＬ１ラインのセグメントに接
続される。

【００１３】要約するならば、水平に延びるＭＥＴＡＬ
２ラインは垂直に延びる全てのＭＥＴＡＬ１ラインセグ
メントに接続され、該ＭＥＴＡＬ１ラインセグメント
は、それぞれの共通ソース領域を形成しかつ該領域と接
触して、前記共通ソース領域が２つの金属を介して駆動
されるようにする。この結果は、２つの金属ラインのみ
を用いてかつダミーである前記２つのワードラインのみ
を犠牲にして、アレイの連続性を遮断することなく達成
される。全体的なメモリ経済性の観点から評価すると
き、このような犠牲は、さもなくば生じる上記必要な網
状組織（該網状組織によりアレイが「完全に装備」され
る）に関係するシリコン領域の不利益と比較して最小で
ある。それにも係わらず、或る網状組織はやはり必要で
あるが、網状組織は、速度性能を目的としてかつ消去可
能性を理由として、アレイのサブアレイへの細分に専ら
関係している。

【００１４】もちろん、上記構成は適宜反復される。好
ましいソース絶縁構造は、これらの全ての消去条件にお
いて非常に良く機能し、この場合、消去電圧がワードラ
インおよびアレイソースに分散的に印加されるか、全て
のワードラインが接地されている間に消去電圧が分散さ
れる。消去電圧が分散されると、各消去可能セクタのワ
ードラインは、消去が行なわれる間に独立的に駆動され
る。消去されているセルのワードラインは負の電圧に駆
動され、一方、ソースは正の電圧に駆動される。それぞ
れのソースにより影響を受けないセルのワードラインは
接地される。図面を参照すると、２つの絶縁行（insula
tion rows)（水平方向）およびセル（該セルにより、ポ
リシリコンのワードラインが対応する平行金属ラインに
接続される。ワードラインストラップセルとも呼ばれ
る）が示されてる。図面には、２つの絶縁ワードライン
を、上に横たわる平行金属ラインに接続するのに使用さ
れる接触素子および相互接続部（バイア）は示されてい
ない。

【００１５】上記構造において、接続構造が鏡像関係に
実現されていることを考えると、金属ラインは、サブア
レイに２つの異なるソース電圧（図面の上部の消去可能
セクタｎを消去する第１電圧、および図面の下部の消去
可能セクタ（ｎ＋１）を消去する第２電圧）を供給する
のに使用できる。上記ソース電圧は、該ソース電圧を所
望の各消去可能セクタに接続する垂直金属ライン（ＭＥ
ＴＡＬ１）に周期的に接続される水平金属ライン（ＭＥ
ＴＡＬ２）を介してアレイに入る。メモリセルドレイン
接触素子は、金属ライン（ＭＥＴＡＬ１）により形成さ
れるビットラインにいかなる遮断も生じないように保証
するため、絶縁セルから除去されていることに留意すべ
きである。

【００１６】図面をより詳細に説明すると、参照番号は
次の意味を有する。 １−アレイのエッジで接地されたトランスレーションワ
ードライン。 ２−上に横たわる金属ライン（ＭＥＴＡＬ２）に接続さ
れたアクティブワードライン。 ３−絶縁ワードラインのための除去された接触素子およ
び相互接続部（バイア）。 ４−アクティブワードラインのための有効に存在する接
触素子および相互接続部（バイア）。 ５−上に横たわるＭＯＡＴ共通ソースへの接触素子を備
えた垂直ＭＥＴＡＬ１。 ６−絶縁ワードライン間の除去されたＭＥＴＡＬ１。 ７−水平ＭＥＴＡＬ２ラインを垂直ＭＥＴＡＬ１ライン
に接続する相互接続部（バイア）。 ８−消去可能セクタｎのための垂直ＭＥＴＡＬ１ライン
に接続された水平共通ソース ９−消去可能セクタ（ｎ＋１）のための垂直ＭＥＴＡＬ
１ラインに接続された水平共通ソース 10−消去可能セクタｎのための共通ソース金属接続部 11−消去可能セクタ（ｎ＋１）のための共通ソース金属
接続部 12−フラッシュセル（ドレイン）の下に横たわるＭＯＡ
Ｔ領域への接触素子を備えた垂直ビットライン（ＭＥＴ
ＡＬ１）。 13−絶縁ワードライン間の除去されたビットライン接触
素子。

【００１７】長所 本発明による構成の主な長所は、集積回路のシリコン領
域の利用において達成される。この構成は、実際に、特
に消去可能セクタのサイズが速度条件により決定される
サイズより小さいときに、前記領域をより効率的に利用
する。これは、慣用的なＥＥＰＲＯＭフラッシュメモリ
アレイが、各消去可能セクタのサブマトリックスすなわ
ちサブアレイ内に組み込まれ、一方、絶縁すなわち消去
可能セクタの決定は、さもなくば利用されない２つのメ
モリセル行によってのみ行なわれる。消去可能セクタ間
の各ボーダでは、２つのサブアレイターミネーションお
よび１つのサブアレイギャップが必要であるため、慣用
的なメモリのアレイを完全に装備することに関するコス
トは高い。上記のように、サブアレイターミネーション
は、アクティブアレイ領域の回りに配置された未利用セ
ル（ダミーセル）と、連続性の理由のためのアレイの利
用レベルでの全ての適正なターミネーションとを有す
る。また、サブアレイターミネーションは、一般にアレ
イ基板リングを有している。

【００１８】以上、本発明の好ましい実施形態を説明し
かつ幾つかの変更を示唆したが、当業者ならば、特許請
求の範囲に記載の本発明の範囲から逸脱することなく、
細部の変更を行なうことができるであろう。以上の記載
に関連して、以下の各項を開示する。 １．Ｈ形セルのアレイを有し、該アレイが、ポリシリコ
ンからなりかつ水平方向に延びるワードラインにより一
体に接続された各行のセルの全ての制御ゲートをもつよ
うに、水平方向の行および垂直方向の列により組織され
たＭＯＳトランジスタにより実現されており、１つの列
の全てのドレインが、垂直方向に延びるビットラインに
より一体に接続されており、全てのソースが、共通アレ
イソースを形成すべく垂直方向に延びる第１金属ライン
（ＭＥＴＡＬ１）と、水平方向に延びかつ前記ワードラ
インの上に横たわり、ワードラインに周期的に接続され
る１組の平行な第２金属ライン（ＭＥＴＡＬ２）により
一体に接続されているＥＥＰＲＯＭフラッシュメモリに
おいて、前記セクタの各対について１つのアレイのｎ個
の消去可能セクタを形成することを目的とし、２つの分
離ワードラインすなわち絶縁ワードラインが前記セクタ
について区別されており、前記２つのワードラインは、
上に横たわる平行な第２金属ライン（ＭＥＴＡＬ２）が
絶縁ワードラインすなわち分離ワードラインに対応する
位置において自立するように、上に横たわる対応する平
行な第２金属ライン（ＭＥＴＡＬ２）から分離されかつ
アレイのエッジで接地されており、アレイソースの相互
接続部の第１金属ライン（ＭＥＴＡＬ１）がｎ個のセグ
メントに分割されており、前記共通アレイソースのｎ個
の領域が区別されかつ前記第１金属ライン（ＭＥＴＡＬ
１）と前記セグメントに対応する前記第２の自由金属ラ
イン（ＭＥＴＡＬ２）との間で周期的な接続が行なわれ
て、前記第２金属ライン（ＭＥＴＡＬ２）および第１金
属ライン（ＭＥＴＡＬ１）を介して、他の（ｎ−１）個
の共通ソース領域を乱すことなく、共通アレイソースの
前記ｎ個の領域の任意の１つを独立的に駆動できること
を特徴とするＥＥＰＲＯＭフラッシュメモリ。 ２．前記消去可能セクタは、メモリが速度性能の理由か
ら便利なように分割されたサブアレイのサイズより小さ
いサイズをもつことを特徴とする上記項１に記載の独立
的に消去可能なセクタに水平方向に分割されたＥＥＰＲ
ＯＭフラッシュメモリ。 ３．ビットラインの金属ライン（ＭＥＴＡＬ１）に対す
るあらゆる干渉をなくすため、前記絶縁ワードライン間
に配置されたセルのドレイン接触素子が除去されている
ことを特徴とする上記項１および２に記載の独立的に消
去可能なセクタに水平方向に分割されたＥＥＰＲＯＭフ
ラッシュメモリ。 ４．本願明細書において説明されかつ添付図面に示され
たものと実質的に同じであることを特徴とする上記項１
〜３のいずれか１項に記載の独立的に消去可能なセクタ
に水平方向に分割されたＥＥＰＲＯＭフラッシュメモ
リ。 ５．セクタの各対について１つのアレイのｎ個の消去可
能セクタを形成することを目的とし、２つの分離ワード
ラインすなわち絶縁ワードラインがセクタについて区別
されており、前記２つのワードラインは、上に横たわる
平行な第２金属ライン（ＭＥＴＡＬ２）が絶縁ワードラ
インすなわち分離ワードラインに対応する位置において
自立するように、上に横たわる対応する平行な第２金属
ライン（ＭＥＴＡＬ２）から分離されかつアレイのエッ
ジで接地されており、アレイソースの相互接続部の第１
金属ライン（ＭＥＴＡＬ１）がｎ個のセグメントに分割
されており、前記共通アレイソースのｎ個の領域が区別
されかつ前記第１金属ライン（ＭＥＴＡＬ１）と前記セ
グメントに対応する前記第２の自由金属ライン（ＭＥＴ
ＡＬ２）との間で周期的な接続が行なわれて、前記第２
金属ライン（ＭＥＴＡＬ２）および第１金属ライン（Ｍ
ＥＴＡＬ１）を介して、他の（ｎ−１）個の共通ソース
領域を乱すことなく、共通アレイソースの前記ｎ個の領
域の任意の１つを独立的に駆動できることを特徴とする
ＥＥＰＲＯＭフラッシュメモリ。

【図面の簡単な説明】

【図１】水平方向にセクタ化されたアレイが実施される
ＥＥＰＲＯＭフラッシュメモリの一セクションを示す図
面である。

【符号の説明】

１−アレイのエッジで接地されたトランスレーションワ
ードライン。 ３−絶縁ワードラインのための除去された接触素子およ
び相互接続部（バイア）。 ５−上に横たわるＭＯＡＴ共通ソースへの接触素子を備
えた垂直ＭＥＴＡＬ１。 ７−水平ＭＥＴＡＬ２ラインを垂直ＭＥＴＡＬ１ライン
に接続する相互接続部（バイア）。 ９−消去可能セクタ（ｎ＋１）のための垂直ＭＥＴＡＬ
１ラインに接続された水平共通ソース 11−消去可能セクタ（ｎ＋１）のための共通ソース金属
接続部 13−絶縁ワードライン間の除去されたビットライン接触
素子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 Ｈ形セルのアレイを有し、該アレイが、
   ポリシリコンからなりかつ水平方向に延びるワードライ
   ンにより一体に接続された各行のセルの全ての制御ゲー
   トをもつように、水平方向の行および垂直方向の列によ
   り組織されたＭＯＳトランジスタにより実現されてお
   り、１つの列の全てのドレインが、垂直方向に延びるビ
   ットラインにより一体に接続されており、全てのソース
   が、共通アレイソースを形成すべく垂直方向に延びる第
   １金属ライン（ＭＥＴＡＬ１）と、水平方向に延びかつ
   前記ワードラインの上に横たわり、ワードラインに周期
   的に接続される１組の平行な第２金属ライン（ＭＥＴＡ
   Ｌ２）により一体に接続されているＥＥＰＲＯＭフラッ
   シュメモリにおいて、 前記セクタの各対について１つのアレイのｎ個の消去可
   能セクタを形成することを目的とし、２つの分離ワード
   ラインすなわち絶縁ワードラインが前記セクタについて
   区別されており、前記２つのワードラインは、上に横た
   わる平行な第２金属ライン（ＭＥＴＡＬ２）が絶縁ワー
   ドラインすなわち分離ワードラインに対応する位置にお
   いて自立するように、上に横たわる対応する平行な第２
   金属ライン（ＭＥＴＡＬ２）から分離されかつアレイの
   エッジで接地されており、アレイソースの相互接続部の
   第１金属ライン（ＭＥＴＡＬ１）がｎ個のセグメントに
   分割されており、前記共通アレイソースのｎ個の領域が
   区別されかつ前記第１金属ライン（ＭＥＴＡＬ１）と前
   記セグメントに対応する前記第２の自由金属ライン（Ｍ
   ＥＴＡＬ２）との間で周期的な接続が行なわれて、前記
   第２金属ライン（ＭＥＴＡＬ２）および第１金属ライン
   （ＭＥＴＡＬ１）を介して、他の（ｎ−１）個の共通ソ
   ース領域を乱すことなく、共通アレイソースの前記ｎ個
   の領域の任意の１つを独立的に駆動できることを特徴と
   するＥＥＰＲＯＭフラッシュメモリ。