KR101297283B1

KR101297283B1 - 낸드형 셀 스트링을 가지는 비휘발성 기억 장치

Info

Publication number: KR101297283B1
Application number: KR1020060064525A
Authority: KR
Inventors: 박기태; 최정달
Original assignee: 삼성전자주식회사
Priority date: 2006-07-10
Filing date: 2006-07-10
Publication date: 2013-08-19
Also published as: KR20080005765A; US20100091571A1; US7830724B2; US20080007999A1; US7652931B2

Abstract

낸드형 셀 스트링을 가지는 비휘발성 기억 장치가 제공된다. 이 장치는 복수개의 메모리 트랜지스터들이 직렬로 연결된 낸드형 셀 스트링과, 복수개의 상기 낸드형 셀 스트링으로 구성된 셀 어레이를 포함한다. 각 낸드형 셀 스트링들 내의 적어도 하나의 메모리 트랜지스터는 상기 셀 어레이를 복수의 소거 블록으로 분할하는 더미 트랜지스터로서 제어되고, 소거 모드에서 상기 더미 트랜지스터의 게이트 전극에 커플링 억제 전압이 인가된다.

낸드, 비휘발성, 더미, 소거 억제, 소거 블록

Description

낸드형 셀 스트링을 가지는 비휘발성 기억 장치{NON-VOLATILE MEMORY DEVICE WITH NAND CELL STRINGS}

도 1 및 도 2는 종래기술에 따른 낸드형 비휘발성 기억 장치의 셀 어레이를 나타낸 평면도.

도3a 내지 도 3c는 본 발명의 제 1 실시예에 따른 낸드형 비휘발성 기억 장치를 나타낸 도면.

도 4는 본 발명의 제 1 실시예에 따른 낸드형 비휘발성 기억 장치의 전압 조건을 나타낸 테이블.

도 5a 및 도 5b는 본 발명의 제 2 실시예에 따른 낸드형 비휘발성 기억 장치를 나타낸 도면.

도 6은 본 발명의 제 2 실시예에 따른 낸드형 비휘발성 기억 장치의 전압 조건을 나타낸 테이블.

도 7a 및 도 7b는 본 발명의 제 3 실시예에 따른 낸드형 비휘발성 기억 장치를 나타낸 도면.

도 8은 본 발명의 제 3 실시예에 따른 낸드형 비휘발성 기억 장치의 전압 조건을 나타낸 테이블.

도 9는 본 발명의 제 4 실시예에 따른 낸드형 비휘발성 기억 장치를 나타낸 도면.

도 10은 본 발명의 제 4 실시예에 따른 낸드형 비휘발성 기억 장치의 전압 조건을 나타낸 테이블.

본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 낸드형 메모리 스트링 구조를 가지는 비휘발성 기억 장치에 관한 것이다.

낸드형 비휘발성 기억 장치는 낸드형 메모리 스트링들로 구성된 복수개의 셀 어레이를 포함한다. 낸드형 메모리 스트링은 직렬로 연결되는 복수개의 메모리 트랜지스터들과, 메모리 스트링을 제어하기 위한 선택 트랜지스터, 공통소오스 라인 및 비트라인 영역을 포함한다.

기억 장치의 축소가 진행되면서 메모리 트랜지스터의 채널 길이가 짧아지는 것에 비해 선택 트랜지스터의 채널 길이를 축소하는 것은 제한적이다. 이로 인해, 셀 어레이에서 메모리 트랜지스터들이 차지하는 영역의 비중이 점점 작아지고 있다.

셀 어레이에서 메모리 트랜지스터들이 차지하는 영역의 비중을 높이기 위한 방법으로서, 낸드형 메모리 스트링의 메모리 트랜지스터 수를 증가시키는 방법이 제안되었다. 메모리 트랜지스터의 수가 2배로 증가됨으로써 메모리 스트링을 제어하기 위한 구성요소가 차지하는 영역이 절반으로 감소되어 동일한 집적도의 칩 사 이즈를 약 10% 정도 줄일 수 있는 효과를 얻을 수 있다.

도 1은 32개의 메모리 트랜지스터로 구성된 낸드형 메모리 스트링을 가지는 비휘발성 기억 장치를 나타낸 도면이고, 도 2는 64개의 메모리 트랜지스터로 구성된 낸드형 메모리 스트링을 가지는 비휘발성 기억 장치를 나타낸 도면이다.

도 1을 참조하면, 비휘발성 기억 장치는 메모리 영역(MEM)과 선택 영역(SELn)으로 구성되는 복수개의 셀 어레이를 포함한다. 셀 어레이들은 기판에서 미러 대칭으로 배치되어, 각 셀 어레이는 인접한 다른 셀 어레이와 선택 영역(SELn)을 공유한다.

1블록이 32페이지로 구성되는 경우, 낸드형 셀 스트링은 직렬로 연결된 32개의 메모리 트랜지스터(Tc)를 포함할 수 있다. 상기 메모리 영역(MEM)은 32개의 메모리 트랜지스터들(Tc)로 폭이 결정되고, 선택 영역(SELn)은 접지 선택트랜지스터(Tg)와 공통 소오스 라인(CSL) 또는 스트링 선택 트랜지스터(Ts)와 비트라인영역(DC)으로 폭이 결정된다.

따라서, 전체 셀 어레이에서 선택 영역이 점유하는 면적이 상대적으로 크다. 이에 비해, 도 2에 도시된 것과 같이 1블록이 64페이지로 구성되는 경우, 64개의 메모리 트랜지스터로 메모리 영역(MEM)의 폭이 결정되어 셀 어레이에서 선택 영역이 점유하는 면적이 상대적으로 작다.

도시된 것과 같이, 메모리 스트링을 구성하는 메모리 트랜지스터의 수를 2배로 높인 경우, 2개의 셀 어레이에서 하나의 선택 영역을 필요없기 때문에 동일 면적에서 집적도가 향상될 수 있으며, 동일 집적도에서 칩의 장치의 크기가 축소될 수 있다.

그러나, 셀 어레이 단위로 지워지는 비휘발성 기억 장치의 지우기 동작에서, 메모리 스트링을 구성하는 메모리 트랜지스터의 수가 2배로 증가하는 경우, 기존의 파일 시스템과 호환되지 않는 문제가 있고, 블록 단위로 데이터가 삭제되는 비휘발성 기억 장치의 특성상 블록의 크기가 클 수록 운용 효율이 낮아지는 문제가 있다.

본 발명이 이루고자 하는 기술적 과제는 메모리 스트링을 구성하는 메모리 트랜지스터의 수가 증가하더라도 메모리 스트링으로 구성되는 셀 어레이에 비해 작은 소거 블록을 가지는 낸드형 비휘발성 기억 장치를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 셀 어레이의 소거 블록 사이즈가 축소되어 운용효율이 높은 낸드형 비휘발성 기억 장치를 제공하는데 있다.

상기 기술적 과제를 달성하기 위하여 본 발명은 복수의 소거 블록으로 분할된 셀 어레이를 가지는 비휘발성 기억 장치를 제공한다.

이 장치는 복수개의 메모리 트랜지스터들이 직렬로 연결된 낸드형 셀 스트링과, 복수개의 상기 낸드형 셀 스트링으로 구성된 셀 어레이를 포함한다.

각 낸드형 셀 스트링들 내의 적어도 하나의 메모리 트랜지스터는 상기 셀 어레이를 복수의 소거 블록으로 분할하는 더미 트랜지스터로서 제어되고, 소거 모드에서 상기 더미 트랜지스터의 게이트 전극에 커플링 억제 전압이 인가된다.

상기 더미 트랜지스터는 소거되지 않는 블록의 메모리 트랜지스터에 의해 소 거되는 블록의 메모리 트랜지스터의 소거가 방해되는 것을 막아준다. 커플링 억제 전압은 소거되는 블록 가장자리의 메모리 트랜지스터에서 플로팅 게이트에 고전압이 커플링되는 것을 막기 위한 전압이다. 예컨대, 상기 더미 트랜지스터의 게이트 전극에 접지 전압 또는 소거되지 않는 블록 가장자리의 플로팅 게이트에 부스팅되는 전압보다 낮은 전압을 인가할 수 있다. 바람직하게는 상기 더미 트랜지스터의 게이트 전극에 접지 전압 내지 Vcc를 인가할 수 있다.

본 발명에 따른 낸드형 비휘발성 기억 장치에서 셀 어레이는 반도체 기판에 일 방향으로 신장된 접지 선택 라인 및 스트링 선택 라인과, 상기 접지 선택 라인 및 상기 스트링 선택 라인 사이에 배치된 복수개의 워드라인들을 포함한다.

적어도 하나의 워드라인은 상기 셀 어레이를 복수의 소거 블록으로 분할하는 더미 라인으로서 제어되고, 소거 모드에서 상기 더미 라인에는 커플링 억제 전압이 인가된다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 어느 구성부분이 다른 구성부분에 인접한다고 언급되어지는 경우에 그것은 다른 구성부분과 직접 접촉되거나 또는 그들 사이에 제 3의 구성부분이 개재되어 이격될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.

도 3a는 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 셀 어레이를 나타낸 등가회로도이고, 도 3b는 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 단면도이다.

본 발명에 따른 낸드형 비휘발성 기억 장치는 각 셀 스트링 내에서 적어도 하나의 메모리 트랜지스터는 더미 트랜지스터로서 제어된다.

도 3a를 참조하면, 낸드형 비휘발성 기억장치는 물리적으로 나뉘어진 복수개의 셀 어레이들로 구성되고, 각 셀 어레이는 복수개의 셀 스트링으로 구성된다. 상기 셀 스트링은 복수개의 메모리 트랜지스터들(Tc)이 직렬로 연결된 메모리 스트링과 상기 메모리 스트링 양측에 각각 연결된 접지 선택 트랜지스터(Tg) 및 스트링 선택 트랜지스터(Ts)를 포함한다. 상기 접지 선택 트랜지스터(Tg)는 공통 소오스 영역과 셀 스트링의 첫번째 메모리 트랜지스터 사이에 직렬로 연결되고, 상기 스트링 선택 트랜지스터(Ts)는 셀 스트링의 마지막 메모리 트랜지스터와 비트라인 영역(DC) 사이에 직렬로 연결된다. 각 셀 스트링의 비트라인 영역(DC)은 비트라인(BL)에 연결된다.

셀 어레이 에서 상기 공통 소오스 영역은 연결되어 공통 소오스 라인(CSL)이 형성된다. 상기 접지 선택 트랜지스터의 게이트 전극들은 접지 선택 라인(GSL)을 이루고, 상기 스트링 선택 트랜지스터의 게이트 전극들은 스트링 선택 라인(SSL)을 이루고, 상기 메모리 트랜지스터의 게이트 전극들은 워드라인(WLn)을 이룬다.

본 발명의 제 1 실시예에서, 상기 셀 스트링 내의 메모리 트랜지스터 중 적어도 하나는 더미 트랜지스터(Td)로서 제어되고, 상기 더미 트랜지스터(Td)는 메모리 스트링을 양분하여, 상기 셀 어레이를 소거 블록들(BLKn)로 분할한다. 각 셀 스트링의 더미 트랜지스터(Td)의 게이트 전극들은 셀 어레이 내에서 연결되어 더미 라인(WLd)을 구성한다.

예컨대, 1개의 물리적 블록이 64 페이지로 구성되는 경우, 상기 셀 어레이는 1개의 더미 라인(WLd)과 64개의 워드라인(WLn)을 포함할 수있다. 상기 더미 라인(WLd)은 상기 워드라인들(WLn)을 32개씩 양분한다. 그러나, 상기 더미 트랜지스터(Td)의 수는 셀 스트링에서 하나로 제한되지 않고, 셀 어레이에는 복수개의 더미 라인들이 포함될 수 있다. 따라서, 1블록을 구성하는 페이지의 수가 128 또는 256개 이상이 되더라도 더미 라인(WLd)에 의해 워드라인들이 16개 또는 32개씩 분할될 수 있다. 페이지의 수 및 워드라인의 분할 개수는 미리 선택될 수 있다.

도 3b를 참조하면, 반도체 기판(10) 상에 형성된 더미 라인(WLd)은 셀 어레이의 워드라인들을 제 1 소거 블록(BLK1)의 워드라인들(WL00~WL31)과, 제 2 소거 블록(BLK2)의 워드라인들(WL32~WL63)로 분할할 수 있다. 상기 더미 라인(WLd)은 다른 워드라인들(WLn)과 동일한 구조로 형성된다. 상기 더미 워드라인(WLd) 및 상기 워드라인들(WLn)은 소정의 피치로 배치될 수 있다. 상기 워드라인들(WLn)은 상호간 거리가 최소 피쳐 사이즈(F1)로 배치될 수 있고, 상기 더미 워드라인(WLd)과 상기 더미 라인(WLd)에 가장 가까운 워드라인들(WL31, WL32)의 거리도 각각 최소 피쳐 사이즈(F1)일 수 있다.

본 발명에서 상기 소거 블록들(BLKn)은 상호 독립적으로 소거될 수 있으며, 상기 더미 라인(WLd)은 소거 모드에서 소거 블록 경계의 메모리 트랜지스터가 교란(disturb)되는 것을 억제한다.

도 3c에 도시된 것과 같이, 본 발명에서 상기 더미 라인(WLd)과 상기 더미 라인에 가장 가까운 워드라인들(WL31, WL32)의 거리(F2)는 최소 피쳐 사이즈(F1)보다 큰 값일 수 있다. 상기 더미 라인(WLd)과 상기 워드라인들의 거리가 멀어짐으로써 상기 더미 라인에 의해 메모리 트랜지스터의 교란을 더욱 더 억제할 수 있다.

도 4는 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 동작 조건을 나타낸 테이블이다.

도 4를 참조하면, 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 공통 소오스 라인(CSL) 및 비트라인(BL)의 인가 조건은 종래의 낸드형 비휘발성 기억 장치와 동일하다.

기입 모드에서, 스트링 선택 라인(SSL)에는 Vcc를 인가하고, 접지 선택 라인(GSL)과 공통 소오스 라인(CSL)에 0 볼트를 인가한다. 선택된 워드라인(WL_sel)에는 기입 전압(Vpgm)을 인가하고, 비선택 워드라인(WL_nosel)에는 트랜지스터가 턴-온되는 패스 전압(Vpass)를 인가한다. 선택 비트라인(BL_sel)에는 0V를 인가하고 비선택 비트라인(BL_nosel)에는 Vcc를 인가한다. 기입 모드에서, 상기 더미 라인(WL_dummy)은 비선택 워드라인으로서 제어되어 상기 더미 라인(WL_dummy)에는 패스 전압(Vpass)이 인가된다.

읽기 모드 및 소거 확인 모드에서, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 기입된 메모리 트랜지스터의 문턱 전압보다 높은 읽기 전압(Vread)이 인가되고, 공통 소오스 라인(CSL)에 0 볼트가 인가된다. 선택된 워드라인(WL_sel)에는 데이터 O 또는 1을 판단하기 위한 레퍼런스 전압(Vr)이 인가되고, 비선택 워드라인(WL_nosel)에는 읽기 전압(Vread)이 인가된다. 선택 비트라인(BL_sel)에는 비트라인 전압(Vbl)이 인가되어 선택된 메모리 트랜지스터의 데이터 상태에 따라 로우 레벨 또는 하이 레벨이 판단되고, 비휘발성 기억 장치 내에서 비선택 비트라인(BL_nosel)에는 0 볼트가 인가된다. 읽기 모드에서 상기 더미 라인(WL_dummy)은 비선택 워드라인으로서 제어되어 상기 더미 라인에는 읽기 전압(Vread)이 인가된다.

소거 모드에서, 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 공통 소오스 라인(CSL) 및 비트라인(BL_sel, BL_nosel)은 플로팅 시키고, 선택 워드라인(WL_sel)에는 0 볼트가 인가되고 비선택 워드라인(WL_nosel)은 플로팅시킨다. 본 발명에서 셀 어레이는 복수의 소거 블록(BLKn)으로 분할되어 소거 선택된 소거 블록 내의 워드라인은 선택 워드라인으로서 제어되고, 비선택된 소거 블록 내의 워드라인들은 비선택 워드라인으로서 제어된다. 본 발명의 제 1 실시예에서 선택 소거 블록과 비선택 소거 블록은 더미 워드라인에 의해 분할된다. 소거 모드에서 더미 워드라인(WL_dummy)에는 커플링 억제 전압(Vdec)이 인가된다. 상기 커플링 억제 전압(Vdec)은 선택 소거 블록 및 비선택 소거 블록의 경계에 위치하는 메모리 트랜지스터가 상호 교란되는 것을 억제하는 역할을 한다.

기판에 20 볼트 정도의 소거 전압이 인가되면, 플로팅된 비선택 워드라인(WL_nosel)에 연결된 메모리 트랜지스터의 부유게이트의 전위가 부스팅되어 소거 억제(erase inhibit)되고, 0 볼트가 인가된 선택 워드라인(WL_nosel)에 연결된 메모리 트랜지스터는 소거된다.

만약, 선택 워드라인과 비선택 워드라인이 인접한 경우, 선택 소거 블록과 비선택 소거 블록의 경계에 위치하는 메모리 트랜지스터의 소거 및 소거 억제가 교란될 수 있다. 그러나, 본 발명에서 선택 소거 블록과 비선택 소거 블록 사이에는 더미 트랜지스터들로 구성되는 더미 워드라인이 배치된다. 따라서, 선택 소거 블록과 비선택 소거 블록의 소거 및 소거 억제를 줄일 수 있다.

본 발명에서, 상기 커플링 억제 전압(Vdec)은 더미 트랜지스터의 포텐셜이 선택 소거 블록의 플로팅 게이트 포텐셜과 비선택 소거 블록의 플로팅 게이트 포텐셜의 중간값이 되는 전압인 것이 바람직하다. 그러나, 소거 억제는 선택 소거 블록 가장자리의 메모리 트랜지스터의 소거속도가 느려지는 문제와 선택 소거 블록 가장자리의 메모리 트랜지스터를 소거하는 동안 선택 소거 블록 내의 소거 문턱전압 편차가 증가하는 문제를 일으킨다. 이는 비선택 소거 블록 가장자리의 부스팅 저하로 인한 영향보다 심각한 문제를 유발한다. 따라서, 상기 커플링 억제 전압(Vdec)은 선택 워드라인(WL_sel)에 인가되는 전압에 가까운 값인 것이 바람직하며, 예컨대 0 볼트 내지 Vcc일 수 있다.

도 5a는 본 발명의 제 2 실시예에 따른 낸드형 비휘발성 기억 장치의 등가 회로도이고, 도 5b는 단면도이다.

도 5a를 참조하면, 본 발명의 제 2 실시예에서, 메모리 스트링은 복수의 더미 트랜지스터들(Td)에 의해 양분된다. 상기 더미 트랜지스터들(Td)은 상기 셀 어레이를 소거 블록들(BLKn)로 분할한다. 각 셀 스트링의 더미 트랜지스터(Td)의 게이트 전극들은 셀 어레이 내에서 연결되어 더미 라인(WLdn)을 구성하고, 상기 더미 라인들(WLdn)은 2이상의 그룹으로 배치된다.

예컨대, 1개의 물리적 블록이 64 페이지로 구성되는 경우, 상기 더미 라인들(WLdn)의 그룹은 워드라인들(WLn)을 32개씩 양분한다. 그러나, 상기 더미 트랜지스터(Td)의 수는 셀 스트링에서 하나로 제한되지 않고, 셀 어레이에는 복수개의 더미 라인들이 포함될 수 있다. 따라서, 1블록을 구성하는 페이지의 수가 128 또는 256개 이상이 되더라도 더미 라인들(WLdn)의 그룹에 의해 워드라인들이 16개 또는 32개씩 분할될 수 있다. 페이지의 수 및 워드라인의 분할 개수는 미리 선택될 수 있다.

도 5b를 참조하면, 반도체 기판(10) 상에 형성된 더미 라인들(WLd1, WLd2)은 셀 어레이의 워드라인들을 제 1 소거 블록(BLK1)의 워드라인들(WL00~WL31)과, 제 2 소거 블록(BLK2)의 워드라인들(WL32~WL63)로 분할할 수 있다. 상기 더미 라인들(WLdn)은 다른 워드라인들(WLn)과 동일한 구조로 형성된다. 상기 더미 워드라인들(WLdn) 및 상기 워드라인들(WLn)은 소정의 피치로 배치될 수 있다. 상기 워드라인들(WLn) 및 상기 더미라인들(WLdn)은 각각 상호간 거리가 최소 피쳐 사이즈(F1)로 배치될 수 있고, 상기 더미 워드라인(WLd1, WLd2)과 상기 더미 라인(WLd1, WLd2)에 가장 가까운 워드라인들(WL31, WL32)의 거리도 각각 최소 피쳐 사이즈(F1) 일 수 있다.

도 6은 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치의 동작 조건을 나타낸 테이블이다.

도 6을 참조하면, 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 공통 소오스 라인(CSL) 및 비트라인(BL)의 인가 조건은 종래의 낸드형 비휘발성 기억 장치와 동일하다.

기입 모드에서, 스트링 선택 라인(SSL)에는 Vcc를 인가하고, 접지 선택 라인(GSL)과 공통 소오스 라인(CSL)에 0 볼트를 인가한다. 선택된 워드라인(WL_sel)에는 기입 전압(Vpgm)을 인가하고, 비선택 워드라인(WL_nosel)에는 트랜지스터가 턴-온되는 패스 전압(Vpass)를 인가한다. 선택 비트라인(BL_sel)에는 0V를 인가하고 비선택 비트라인(BL_nosel)에는 Vcc를 인가한다. 기입 모드에서, 상기 더미 라인(WL_dummy1, WL_dummy2)은 비선택 워드라인으로서 제어되어 상기 더미 라인(WL_dummy)에는 패스 전압(Vpass)이 인가된다.

읽기 모드 및 소거 확인 모드에서, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 기입된 메모리 트랜지스터의 문턱 전압보다 높은 읽기 전압(Vread)이 인가되고, 공통 소오스 라인(CSL)에 0 볼트가 인가된다. 선택된 워드라인(WL_sel)에는 데이터 O 또는 1을 판단하기 위한 레퍼런스 전압(Vr)이 인가되고, 비선택 워드라인(WL_nosel)에는 읽기 전압(Vread)이 인가된다. 선택 비트라인(BL_sel)에는 비트라인 전압(Vbl)이 인가되어 선택된 메모리 트랜지스터의 데이터 상태에 따라 로우 레벨 또는 하이 레벨이 판단되고, 비휘발성 기억 장치 내에서 비선택 비트라 인(BL_nosel)에는 0 볼트가 인가된다. 읽기 모드에서 상기 더미 라인(WL_dummy1, WL_dummy2)은 비선택 워드라인으로서 제어되어 상기 더미 라인에는 읽기 전압(Vread)이 인가된다.

소거 모드에서, 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 공통 소오스 라인(CSL) 및 비트라인(BL_sel, BL_nosel)은 플로팅 시키고, 선택 워드라인(WL_sel)에는 0 볼트가 인가되고 비선택 워드라인(WL_nosel)은 플로팅시킨다. 본 발명에서 셀 어레이는 복수의 소거 블록(BLKn)으로 분할되어 소거 선택된 소거 블록 내의 워드라인은 선택 워드라인으로서 제어되고, 비선택된 소거 블록 내의 워드라인들은 비선택 워드라인으로서 제어된다. 본 발명의 제 1 실시예에서 선택 소거 블록과 비선택 소거 블록은 더미 워드라인에 의해 분할된다. 소거 모드에서 더미 워드라인(WL_dummy1, WL_dummy2)에는 각각 커플링 억제 전압(Vdec)이 인가된다. 상기 커플링 억제 전압(Vdec)은 선택 소거 블록 및 비선택 소거 블록의 경계에 위치하는 메모리 트랜지스터가 상호 교란되는 것을 억제하는 역할을 한다.

만약, 선택 워드라인과 비선택 워드라인이 인접한 경우, 선택 소거 블록과 비선택 소거 블록의 경계에 위치하는 메모리 트랜지스터의 소거 및 소거 억제가 교란될 수 있다. 그러나, 본 발명에서 선택 소거 블록과 비선택 소거 블록 사이에는 더미 트랜지스터들로 구성되는 더미 워드라인들이 배치된다. 따라서, 선택 소거 블록과 비선택 소거 블록의 소거 및 소거 억제를 줄일 수 있다.

본 발명에서, 상기 커플링 억제 전압(Vdec1, Vdec2)은 더미 트랜지스터의 포텐셜이 선택 소거 블록의 플로팅 게이트 포텐셜과 비선택 소거 블록의 플로팅 게이트 포텐셜의 중간값이 되는 전압인 것이 바람직하다.

제 1 실시예와 달리, 제 2 실시예는 선택 소거 블록과 비선택 소거 블록 사이에 2개 이상의 더미 라인들이 배치된다. 따라서, 이들 더미 라인에 서로 다른 커플링 억제 전압을 인가함으로써 소거 교란을 더욱 억제할 수 있다. 즉, 선택 소거 블록에 가까운 더미 라인에는 선택 워드라인(WL_sel)에 인가되는 전압에 가까운 제 1 커플링 억제 전압(Vdec1)이 인가되고, 비선택 소거 블록에 가까운 더미 라인에는 비선택 워드라인(WL_nosel)에 인가되는 전압에 가까운 제 2 커플링 억제 전압(Vdec2)가 인가되는 것이 바람직하다. 예컨대, 상기 제 1 커플링 억제 전압(Vdec1)은 0 볼트이고, 상기 제 2 커플링 억제 전압은 소거 전압일 수 있다.

선택 소거 블록과 비선택 소거 블록 사이에 2개 이상의 더미 라인들이 배치되는 경우, 선택 소거 블록에서 비선택 소거 블록으로 향할 수록 커플링 인가전압은 0 볼트에서 소거 전압으로 단계적으로 상기 더미 워드라인에 인가할 수 있다.

도 7a는 본 발명의 제 3 실시예에 따른 비휘발성 기억 장치의 등가 회로도이고, 도 7b는 단면도이다.

도 7a를 참조하면, 본 발명의 제 3 실시예에서, 상기 셀 스트링은 더미 트랜지스터(Td)로서 제어되는 메모리 트랜지스터를 포함하고, 상기 더미 트랜지스 터(Td)는 메모리 스트링을 양분하여, 상기 셀 어레이를 소거 블록들(BLKn)로 분할한다. 각 셀 스트링의 더미 트랜지스터(Td)의 게이트 전극들은 셀 어레이 내에서 연결되어 더미 라인(WLdn)을 구성한다.

제 1 실시예 및 제 2 실시예와 달리, 제 3 실시예에서 상기 메모리 트랜지스터(Tc) 및 상기 접지 선택 트랜지스터(Tg) 사이와, 상기 메모리 트랜지스터(Tc) 및 상기 스트링 선택 트랜지스터(Ts) 사이에도 더미 트랜지스터(Td)가 배치된다. 따라서, 상기 더미 트랜지스터(Td)에 의해 분할된 메모리 스트링은 그 양단에 더미 트랜지스터(Td)가 연결된다.

1개의 물리적 블록이 64 페이지로 구성되는 경우, 상기 더미 라인(WLdn)은 워드라인들(WLn)을 32개씩 양분한다. 그러나, 상기 더미 트랜지스터(Td)의 수는 셀 스트링에서 하나로 제한되지 않고, 셀 어레이에는 복수개의 더미 라인들이 포함될 수 있다. 따라서, 1블록을 구성하는 페이지의 수가 128 또는 256개 이상이 되더라도 더미 라인(WLd)에 의해 워드라인들이 16개 또는 32개씩 분할될 수 있다. 페이지의 수 및 워드라인의 분할 개수는 미리 선택될 수 있다.

도 7b를 참조하면, 반도체 기판(10) 상에 형성된 더미 라인들(WLd1)은 셀 어레이의 워드라인들을 제 1 소거 블록(BLK1)의 워드라인들(WL00~WL31)과, 제 2 소거 블록(BLK2)의 워드라인들(WL32~WL63)로 분할할 수 있다. 각각의 소거 블록은 한 쌍의 더미 라인들(WLdn) 사이에 배치된다. 상기 더미 라인(WLd)은 다른 워드라인들(WLn)과 동일한 구조로 형성된다. 상기 더미 워드라인(WLd) 및 상기 워드라인들(WLn)은 소정의 피치로 배치될 수 있다. 상기 워드라인들(WLn)은 상호간 거리가 최소 피쳐 사이즈(F1)로 배치될 수 있고, 상기 더미 워드라인(WLd)과 상기 더미 라인(WLd)에 가장 가까운 워드라인들(WL31, WL32)의 거리도 각각 최소 피쳐 사이즈(F1)일 수 있다.

도 8은 본 발명의 제 3 실시예에 따른 비휘발성 기억 장치의 동작 조건을 나타낸 테이블이다.

도 8을 참조하면, 기입 모드에서, 스트링 선택 라인(SSL)에는 Vcc를 인가하고, 접지 선택 라인(GSL)과 공통 소오스 라인(CSL)에 0 볼트를 인가한다. 선택된 워드라인(WL_sel)에는 기입 전압(Vpgm)을 인가하고, 비선택 워드라인(WL_nosel)에는 트랜지스터가 턴-온되는 패스 전압(Vpass)를 인가한다. 선택 비트라인(BL_sel)에는 0V를 인가하고 비선택 비트라인(BL_nosel)에는 Vcc를 인가한다. 기입 모드에서, 소거 블록을 분할하는 더미 라인(WL_dummy)과 선택 라인에 인접한 더미 라인들(WLd_sel, WLd_nosel)은 비선택 워드라인으로서 제어되어 상기 더미 라인들(WL_dummy, WLd_sel, WLd_nosel)에는 패스 전압(Vpass)이 인가된다.

읽기 모드 및 소거 확인 모드에서, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 기입된 메모리 트랜지스터의 문턱 전압보다 높은 읽기 전압(Vread)이 인가되고, 공통 소오스 라인(CSL)에 0 볼트가 인가된다. 선택된 워드라인(WL_sel)에는 데이터 O 또는 1을 판단하기 위한 레퍼런스 전압(Vr)이 인가되고, 비선택 워드라인(WL_nosel)에는 읽기 전압(Vread)이 인가된다. 선택 비트라인(BL_sel)에는 비트라인 전압(Vbl)이 인가되어 선택된 메모리 트랜지스터의 데이터 상태에 따라 로우 레벨 또는 하이 레벨이 판단되고, 비휘발성 기억 장치 내에서 비선택 비트라 인(BL_nosel)에는 0 볼트가 인가된다. 읽기 모드에서 상기 더미 라인들(WL_dummy, WLd_sel, WLd_nosel)은 비선택 워드라인으로서 제어되어 상기 더미 라인에는 읽기 전압(Vread)이 인가된다.

소거 모드에서, 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 공통 소오스 라인(CSL) 및 비트라인(BL_sel, BL_nosel)은 플로팅 시키고, 선택 워드라인(WL_sel)에는 0 볼트가 인가되고 비선택 워드라인(WL_nosel)은 플로팅시킨다. 본 발명에서 셀 어레이는 복수의 소거 블록(BLKn)으로 분할되어 소거 선택된 소거 블록 내의 워드라인은 선택 워드라인으로서 제어되고, 비선택된 소거 블록 내의 워드라인들은 비선택 워드라인으로서 제어된다. 본 발명의 제 1 실시예에서 선택 소거 블록과 비선택 소거 블록은 더미 워드라인에 의해 분할된다. 소거 모드에서 상기 더미 워드라인(WL_dummy)에는 커플링 억제 전압(Vdec1)이 인가된다. 상기 커플링 억제 전압(Vdec)은 선택 소거 블록 및 비선택 소거 블록의 경계에 위치하는 메모리 트랜지스터가 상호 교란되는 것을 억제하는 역할을 한다.

이에 비해 선택 라인에 인접한 더미 라인들 중 선택 소거 블록에 인접한 더미 라인(WLd_sel)에는 커플링 억제 전압(Vdec3)이 인가되고, 비선택 소거 블록에 인접한 더미 라인(WLd_nosel)은 플로팅 시킨다.

상기 커플링 억제 전압(Vdec1)은 더미 트랜지스터의 포텐셜이 선택 소거 블록의 플로팅 게이트 포텐셜과 비선택 소거 블록의 플로팅 게이트 포텐셜의 중간값이 되는 전압인 것이 바람직하다. 그러나, 소거 억제는 선택 소거 블록 가장자리의 메모리 트랜지스터의 소거속도가 느려지는 문제와 선택 소거 블록 가장자리의 메모리 트랜지스터를 소거하는 동안 선택 소거 블록 내의 소거 문턱전압 편차가 증가하는 문제를 일으킨다. 이는 비선택 소거 블록 가장자리의 부스팅 저하로 인한 영향보다 심각한 문제를 유발한다. 따라서, 상기 커플링 억제 전압(Vdec1)은 선택 워드라인(WL_sel)에 인가되는 전압에 가까운 값인 것이 바람직하며, 예컨대 0 볼트 내지 Vcc일 수 있다.

소거 모드에서 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL)은 플로팅시킨다. 따라서, 선택 소거 블록과 스트링 선택 라인(SSL) 또는 접지 선택 라인(SSL) 사이에 배치된 더미 라인에는 커플링 억제 전압(Vdec2)이 인가된다. 상기 커플링 억제 전압(Vdec2)은 더미 트랜지스터의 포텐셜이 접지 선택 라인 또는 스트링 선택 라인의 포텐셜의 중간값이 되는 전압인 것이 바람직하다.

도 9는 본 발명의 제 4 실시예에 따른 비휘발성 기억 장치의 등가회로도이 다.

도 9를 참조하면, 본 발명의 제 3 실시예에서, 메모리 스트링은 복수의 더미 트랜지스터들(Td)에 의해 양분된다. 상기 더미 트랜지스터들(Td)은 상기 셀 어레이를 소거 블록들(BLKn)로 분할한다. 각 셀 스트링의 더미 트랜지스터(Td)의 게이트 전극들은 셀 어레이 내에서 연결되어 더미 라인(WLdn)을 구성하고, 상기 더미 라인들(WLdn)은 2이상의 그룹으로 배치된다.

제 3 실시예와 마찬가지로, 접지 선택 트랜지스터(Tg)와 메모리 트랜지스터(Tc) 사이와, 스트링 선택 트랜지스터(Ts)와 메모리 트랜지스터(Tc) 사이에도 각각 더미 트랜지스터가 하나 또는 그 이상의 개수 직렬로 연결될 수 있다.

제 4 실시예에서, 소거 블록을 구성하는 워드라인들 양측에 더미 워드라인들이 배치되며, 상기 더미 워드라인들은 하나 또는 그 이상의 갯수가 인접하여 평행하게 배치된다. 소거 블록들 사이의 더미 워드라인들에 인가되는 전압 조건은 제 2 실시예에서와 동일하다. 그러나, 접지 선택 라인(GSL) 또는 스트링 선택 라인(SSL) 과 워드라인(WLn) 사이에 배치된 더미 워드라인들은 소거 모드에서 전압 조건이 달라진다.

도 10은 본 발명의 제 4 실시예에 따른 비휘발성 기억 장치의 동작 조건을 나타낸 테이블이다.

도 10을 참조하면, 기입 모드에서, 스트링 선택 라인(SSL)에는 Vcc를 인가하고, 접지 선택 라인(GSL)과 공통 소오스 라인(CSL)에 0 볼트를 인가한다. 선택된 워드라인(WL_sel)에는 기입 전압(Vpgm)을 인가하고, 비선택 워드라인(WL_nosel)에는 트랜지스터가 턴-온되는 패스 전압(Vpass)를 인가한다. 선택 비트라인(BL_sel)에는 0V를 인가하고 비선택 비트라인(BL_nosel)에는 Vcc를 인가한다. 기입 모드에서, 소거 블록을 분할하는 더미 라인들(WL_dummy1, WL_dummy2)과 선택 라인에 인접한 더미 라인들(WLd_sel1, WLd_sel2, WLd_nosel)은 비선택 워드라인으로서 제어되어 상기 더미 라인들(WL_dummy1, WL_dummy2, WLd_sel, WLd_nosel)에는 패스 전압(Vpass)이 인가된다.

읽기 모드 및 소거 확인 모드에서, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 기입된 메모리 트랜지스터의 문턱 전압보다 높은 읽기 전압(Vread)이 인가되고, 공통 소오스 라인(CSL)에 0 볼트가 인가된다. 선택된 워드라인(WL_sel)에는 데이터 O 또는 1을 판단하기 위한 레퍼런스 전압(Vr)이 인가되고, 비선택 워드라인(WL_nosel)에는 읽기 전압(Vread)이 인가된다. 선택 비트라인(BL_sel)에는 비트라인 전압(Vbl)이 인가되어 선택된 메모리 트랜지스터의 데이터 상태에 따라 로우 레벨 또는 하이 레벨이 판단되고, 비휘발성 기억 장치 내에서 비선택 비트라 인(BL_nosel)에는 0 볼트가 인가된다. 읽기 모드에서 상기 더미 라인들(WL_dummy1, WL_dummy2, WLd_sel, WLd_nosel)은 비선택 워드라인으로서 제어되어 상기 더미 라인에는 읽기 전압(Vread)이 인가된다.

소거 모드에서, 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 공통 소오스 라인(CSL) 및 비트라인(BL_sel, BL_nosel)은 플로팅 시키고, 선택 워드라인(WL_sel)에는 0 볼트가 인가되고 비선택 워드라인(WL_nosel)은 플로팅시킨다. 본 발명에서 셀 어레이는 복수의 소거 블록(BLKn)으로 분할되어 소거 선택된 소거 블록 내의 워드라인은 선택 워드라인으로서 제어되고, 비선택된 소거 블록 내의 워드라인들은 비선택 워드라인으로서 제어된다. 본 발명의 제 1 실시예에서 선택 소거 블록과 비선택 소거 블록은 더미 워드라인에 의해 분할된다. 소거 모드에서 상기 더미 워드라인(WL_dummy1, WL_dummy2)에는 각각 커플링 억제 전압(Vdec1, Vdec2)이 인가된다. 상기 커플링 억제 전압(Vdec)은 선택 소거 블록 및 비선택 소거 블록의 경계에 위치하는 메모리 트랜지스터가 상호 교란되는 것을 억제하는 역할을 한다.

이에 비해 선택 라인에 인접한 더미 라인들 중 선택 소거 블록에 인접한 더미 라인들(WLd_sel1, WLd_sel2)에는 각각 커플링 억제 전압(Vdec3, Vdec4)이 인가되고, 비선택 소거 블록에 인접한 더미 라인(WLd_nosel)은 플로팅 시킨다.

제 2 실시예와 마찬가지로, 선택 소거 블록과 비선택 소거 블록 사이에 2개 이상의 더미 라인들이 배치된다. 따라서, 이들 더미 라인에 서로 다른 커플링 억제 전압을 인가함으로써 소거 교란을 더욱 억제할 수 있다. 즉, 선택 소거 블록에 가까운 더미 라인에는 선택 워드라인(WL_sel)에 인가되는 전압에 가까운 제 1 커플링 억제 전압(Vdec1)이 인가되고, 비선택 소거 블록에 가까운 더미 라인에는 비선택 워드라인(WL_nosel)에 인가되는 전압에 가까운 제 2 커플링 억제 전압(Vdec2)가 인가되는 것이 바람직하다. 예컨대, 상기 제 1 커플링 억제 전압(Vdec1)은 0 볼트이고, 상기 제 2 커플링 억제 전압은 소거 전압일 수 있다.

소거 모드에서 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL)은 플로팅시킨다. 따라서, 선택 소거 블록과 스트링 선택 라인(SSL) 또는 접지 선택 라인(SSL) 사이에 배치된 더미 라인에는 커플링 억제 전압(Vdec3)이 인가된다.

선택 라인에 인접한 더미 라인들 중에서, 선택 소거 블록에 가까운 더미 라 인(WLd_sel1)에는 선택 워드라인(WL_sel)에 인가되는 전압에 가까운 제 3 커플링 억제 전압(Vdec3)이 인가되고, 비선택 소거 블록에 가까운 더미 라인(WLd_sel2)에는 선택 라인이 부스팅되는 전압에 가까운 제 4 커플링 억제 전압(Vdec4)가 인가되는 것이 바람직하다. 예컨대, 상기 제 3 커플링 억제 전압(Vdec3)은 0 볼트이고, 상기 제 4 커플링 억제 전압(Vdec4)은 소거 전압일 수 있다.

상술한 것과 같이, 본 발명에 따른 메모리 스트링을 구성하는 메모리 트랜지스터의 수가 증가하더라도 소거 블록을 분할함으로써 기존의 파일 시스템을 이용할 수 있고, 비휘발성 기억 장치의 소거 블록을 세분화하여 장치의 운용 효율을 증가시킬 수 있다.

또한, 선택 소거 블록과 비선택 소거 블록 상호간의 소거 교란을 억제할 수 있을 뿐만 아니라, 소거 블록 양측에 더미 라인을 배치함으로써 소거 블록과 선택 라인 사이의 소거 교란도 억제할 수 있다.

Claims

복수개의 메모리 트랜지스터들이 직렬로 연결된 낸드형 셀 스트링; 및

복수개의 상기 낸드형 셀 스트링으로 구성된 셀 어레이를 포함하되,

각 낸드형 셀 스트링들 내의 적어도 하나의 메모리 트랜지스터는 상기 셀 어레이를 복수의 소거 블록으로 분할하는 더미 트랜지스터로서 제어되고, 소거 모드에서 선택된 기억 셀 어레이의 기판에는 소거 전압이 인가되고, 소거되는 블록 내의 메모리 트랜지스트의 게이트 전극에는 접지 전압이 인가되고, 소거되지 않는 블록 내의 메모리 트랜지스트의 게이트 전극은 플로팅시키고, 상기 더미 트랜지스터의 게이트 전극에 커플링 억제 전압이 인가되며,

상기 커플링 억제 전압은 접지 전압 또는 소거되지 않는 블록 가장자리의 플로팅 게이트에 부스팅되는 전압보다 낮은 전압인 것을 특징으로 하는 비휘발성 기억 장치.
삭제
청구항 1에 있어서,

상기 더미 트랜지스터는 그 자신에 의해 양분된 메모리 트랜지스터들의 스트링들 사이에 직렬로 접속된 것을 특징으로 하는 비휘발성 기억 장치.
청구항 1에 있어서,

상기 더미 트랜지스터는 소거 블록 내의 메모리 트랜지스터들의 스트링 양측에 직렬로 연결된 것을 특징으로 하는 비휘발성 기억 장치.
청구항 1에 있어서,

각 낸드형 셀 스트링은 직렬로 연결된 2 이상의 더미 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.

청구항 5에 있어서,

소거 모드에서,

선택된 소거 블록에 인접한 더미 트랜지스터에 제 1 커플링 억제 전압이 인가되고,

비선택 소거 블록에 인접한 더미 트랜지스터에 제 2 커플링 억제 전압이 인가되되, 상기 제 1 커플링 억제 전압은 상기 제 2 커플링 억제 전압보다 높지 않은 것을 특징으로 하는 비휘발성 기억 장치.
청구항 1에 있어서,

각 낸드형 셀 스트링 내에서 메모리 트랜지스터의 게이트 전극들 상호 간의 거리는 상기 더미 트랜지스터의 게이트 전극과 상기 더미 트랜지스터에 가장 가까운 메모리 트랜지스터의 게이트 전극의 거리보다 크지 않은 것을 특징으로 하는 비휘발성 기억 장치.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

청구항 1에 있어서,

소거 확인 모드에서,

소거된 블록 내의 메모리 트랜지스터의 게이트 전극들과 상기 더미 트랜지스터의 게이트 전극에는 턴-온 전압이 인가되고, 소거되지 않은 블록의 메모리 트랜지스터의 게이트 전극에는 확인 전압이 인가되는 것을 특징으로 하는 비휘발성 기억 장치.
반도체 기판에 일 방향으로 신장된 접지 선택 라인 및 스트링 선택 라인; 및

상기 접지 선택 라인 및 상기 스트링 선택 라인 사이에 배치된 복수개의 워드라인들;

상기 접지 선택 라인, 상기 스트링 선택 라인 및 상기 복수개의 워드라인들을 포함하는 셀 어레이를 포함하되,

적어도 하나의 워드라인은 상기 셀 어레이를 복수의 소거 블록으로 분할하는 더미 라인으로서 제어되고, 소거 모드에서 선택된 셀 어레이의 기판에는 소거 전압이 인가되고, 소거되는 블록 내의 워드라인들에는 접지 전압이 인가되고, 상기 접지 선택 라인, 상기 스트링 선택 라인 및 소거되지 않는 블록 내의 워드라인들은 플로팅시키고, 상기 더미 라인에는 커플링 억제 전압이 인가되는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.

청구항 9에 있어서,

상기 커플링 억제 전압은 접지 전압 또는 소거되지 않는 블록 가장자리의 플로팅 게이트에 부스팅되는 전압보다 낮은 전압인 것을 특징으로 하는 비휘발성 기억 장치.
삭제
청구항 12은(는) 설정등록료 납부시 포기되었습니다.

청구항 9에 있어서,

각 더미 라인은 상기 워드라인들을 두 개의 소거 블록으로 양분하며,

상기 더미 라인은 복수개의 워드라인들을 포함하는 소거 블록들 사이에 각각 2 이상 배치되고,

소거 모드에서, 선택된 소거 블록에서 비선택 소거 블록으로 향할수록, 더미 라인에 인가되는 커플링 억제 전압이 같거나 높아지는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 9에 있어서,

상기 더미 라인은 복수개의 워드라인을 포함하는 소거 블록 양측에 배치되고,

상기 접지 선택 라인과 상기 워드라인 사이, 그리고 상기 스트링 선택 라인과 상기 워드라인 사이에 각각 더미 라인이 더 배치되며,

소거 모드에서, 상기 접지 선택 라인과 상기 워드라인 사이에 배치된 더미 라인과, 상기 스트링 선택 라인과 상기 워드라인 사이에 더미 라인 중, 선택된 소거 블록에 인접하는 더미 라인에 커플링 억제 전압이 인가되고, 비선택 소거 블록에 인접하는 더미 라인은 플로팅시키는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.

청구항 9에 있어서,

상기 워드라인들 상호 간의 거리는 상기 더미 라인과 상기 더미라인에 가장 가까운 워드라인의 거리보다 크지 않은 것을 특징으로 하는 비휘발성 기억 장치.
다수의 낸드형 스트링들을 포함하는 메모리 셀 어레이를 포함하되,

상기 낸드형 스트링들 각각은,

제1 더미 워드 라인과 연결되는 제1 더미 셀;

상기 제1 더미 셀 상 적어도 하나의 상부워드 라인과 연결되는 상부 메모리 셀; 및

상기 제1 더미 셀 아래 적어도 하나의 하부 워드 라인과 연결되는 하부 메모리 셀을 포함하며,

상부 메모리 셀이 소거 모드 중, 적어도 하나의 상부 워드 라인은 접지 전압이 인가되고, 적어도 하나의 하부 워드 라인이 플로팅 상태이며, 제1 더미 워드 라인은 제1 커플링 억제 전압이 인가되는 비휘발성 메모리 소자.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.

청구항 15에서,

상기 제1 커플링 억제 전압은 접지 전압 및 적어도 하나의 하부 워드 라인에 인가되는 전압 사이의 값을 갖는 비휘발성 메모리 소자.
청구항 17은(는) 설정등록료 납부시 포기되었습니다.

청구항 15에서,

상기 낸드형 스트링 각각 내에서, 상기 상부 및 하부 메모리 셀들이 상기 다수의 상부 및 하부 워드 라인들과 각각 연결되며,

워드 라인들 각각은 이웃한 워드 라인과 제1 거리로 이격되고, 제1 더미 워드 라인은 상부 및 하부 워드 라인들 중 인접한 하나와 상기 제1 거리와 동일하거나 넓은 제2 거리로 이격된 비휘발성 메모리 소자.
청구항 15에서,

상기 낸드형 스트링들 각각은,

기판 상에 스트링 선택 라인과 연결된 스트링 선택 트랜지스터; 및

상기 기판 상의 접지 선택 라인과 연결되는 접지 선택 트랜지스터를 더 포함하되,

상기 스트링 선택 트랜지스터는 상기 상부 메모리 셀 상에 배치되고, 상기 접지 선택 트랜지스터는 상기 하부 메모리 셀 하부에 배치되는 비휘발성 메모리 소자.
청구항 19은(는) 설정등록료 납부시 포기되었습니다.

청구항 18에서,

상기 소거 모드 동안, 상기 스트링 및 접지 선택 라인들은 플로팅 상태이며, 상기 기판은 소거 전압이 인가되는 비휘발성 메모리 소자.
청구항 18에서,

상기 낸드형 스트링 각각은,

상기 하부 메모리 셀 및 접지 선택 트랜지스터 사이의 소스 측 더미 워드 라인과 연결된 소스 측 더미 셀; 및

상기 상부 메모리 셀 및 스트링 선택 트랜지스터 사이 비트 라인 측 더미 워드 라인과 연결된 비트 라인 측 더미 셀을 더 포함하되,

상기 소거 모드 중에, 상기 소스 측 더미 워드 라인은 플로팅 상태이고, 상기 비트 라인 측 더미 워드 라인은 접지 및 스트링 선택 라인들의 각 전위 사이의 레벨을 갖는 커플링 억제 전압이 적용되는 비휘발성 메모리 소자.
청구항 21은(는) 설정등록료 납부시 포기되었습니다.

청구항 18에서,

상기 낸드형 스트링들 각각은,

상기 제1 더미 셀 및 상부 메모리 셀 사이의 제2 더미 워드 라인과 연결되는 제2 더미 셀을 더 포함하되,

상기 소거 모드 중에, 상기 제2 워드 라인은 상기 접지 전압 및 상기 적어도 하나의 하부 워드 라인에 적용되는 전압 사이의 제2 커플링 억제 전압을 인가하고,

상기 제2 커플링 억제 전압은 상기 제1 커플링 억제 전압보다 작은 비휘발성 메모리 소자.
청구항 22은(는) 설정등록료 납부시 포기되었습니다.

청구항 21에서,

상기 낸드형 스트링들 각각은,

상기 하부 메모리 셀 및 접지 선택 트랜지스터 사이에 소스 측 더미 워드 라인과 연결되는 소스 측 더미 셀; 및

상기 상부 메모리 셀 및 스트링 선택 트랜지스터 사이 비트 라인 측 더미 워드 라인과 연결되는 비트 라인 측 더미 셀을 포함하되,

상기 소거 모드 중, 상기 소스 측 더미 워드 라인은 플로팅 상태이고,

상기 비트 라인 측 더미 워드 라인은 상기 적어도 하나의 상부 워드 라인에 인가되는 전압과 동일한 커플링 억제 전압을 인가하는 비휘발성 메모리 소자.
청구항 23은(는) 설정등록료 납부시 포기되었습니다.

스트링 선택 트랜지스터 및 접지 선택 트랜지스터 사이 다수의 메모리 셀을 각각 포함하는 다수의 낸드형 스트링을 가지며 기판 상에 형성된 메모리 셀 어레이에서,

상기 메모리 셀들의 상부 메모리 셀에 접지 전압을 제공하는 단계;

상기 메모리 셀들의 하부 메모리 셀에 전기적 플로팅 상태를 제공하는 단계; 및

상기 상부 및 하부 셀들 사이의 제1 더미 셀로 하부 메모리 셀이 소거 모드 중에 소거로부터 억제되는 동안 상부 메모리 셀들은 소거되는 제1 커플링 억제 전압을 제공하는 단계를 포함하는 비휘발성 메모리 소자 작동 방법.
청구항 24은(는) 설정등록료 납부시 포기되었습니다.

청구항 23에서,

상기 소거 모드 동안에,

상기 스트링 및 접지 선택 트랜지스터로 전기적 플로팅 상태를 제공하는 단계; 및

상기 기판으로 소거 전압을 제공하는 단계를 더 포함하는 비휘발성 메모리 소자 작동 방법.
청구항 25은(는) 설정등록료 납부시 포기되었습니다.

청구항 23에서,

상기 제1 커플링 억제 전압은 접지 전압 및 하부 메모리 셀로 제공되는 전압 사이의 레벨을 갖는 비휘발성 메모리 소자 작동 방법.
청구항 26은(는) 설정등록료 납부시 포기되었습니다.

청구항 25에서,

상기 소거 모드 동안에,

상기 하부 메모리 셀 및 접지 선택 트랜지스터 사이 소스 측 더미로 전기적으로 플로팅 상태를 제공하는 단계; 및

상기 상부 메모리 셀 및 스트링 선택 트랜지스터 사이 비트 라인 측 더미 셀로 커플링 억제 전압을 제공하는 단계를 더 포함하되,

상기 비트 라인 측 더미 셀로 제공되는 커플링 억제 전압은 상기 접지 및 스트링 선택 셀들의 각 전위 사이의 레벨을 갖는 비휘발성 메모리 소자 작동 방법.
청구항 27은(는) 설정등록료 납부시 포기되었습니다.

청구항 23에서,

상기 소거 모드 동안에,

상기 상부 메모리 및 제1 더미 셀들 사이 제2 더미 셀로 제1 커플링 억제 전압보다 작은 제2 커플링 억제 전압을 제공하는 단계를 더 포함하되,

상기 제2 커플링 억제 전압은 상기 접지 전압 및 하부 메모리 셀로 인가되는 전압 사이의 레벨을 갖는 비휘발성 메모리 소자 작동 방법.
청구항 28은(는) 설정등록료 납부시 포기되었습니다.

청구항 27에서,

상기 제1 및 제2 커플링 억제 전압들을 제공하는 단계는,

상기 상부 메모리 셀로부터 더미 셀들이 이격된 거리에 따라 상기 제1 및 제2 커플링 억제 전압들의 각각 레벨이 증가하는 단계를 포함하는 비휘발성 메모리 소자 작동 방법.
청구항 29은(는) 설정등록료 납부시 포기되었습니다.

청구항 27에서,

상기 소거 모드 동안,

상기 하부 메모리 셀 및 접지 선택 트랜지스터 사이 소스 측 더미 셀로 전기적 플로팅 상태를 제공하는 단계; 및

상기 상부 메모리 셀 및 접지 선택 트랜지스터 사이 비트 라인 측 더미 셀로 커플링 억제 전압을 제공하는 것을 더 포함하되,

상기 비트 라인 측 더미 셀로 제공되는 상기 커플링 억제 전압은 상기 상부 메모리 셀로 제공되는 전압과 동일한 비휘발성 메모리 소자 작동 방법.