TWI485704B - 具有關聯於本地行解碼器之交錯感測放大器之半導體記憶體 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000000295 complement effect Effects 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 4
- 101000894525 Homo sapiens Transforming growth factor-beta-induced protein ig-h3 Proteins 0.000 description 7
- 102100021398 Transforming growth factor-beta-induced protein ig-h3 Human genes 0.000 description 7
- 230000009977 dual effect Effects 0.000 description 7
- 208000028485 lattice corneal dystrophy type I Diseases 0.000 description 7
- 239000002184 metal Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 101100058751 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BZZ1 gene Proteins 0.000 description 2
- 101100024330 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MSB1 gene Proteins 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101150071434 BAR1 gene Proteins 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
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Description
本發明一般係有關一種半導體記憶體，而更特定於一動態隨機存取記憶體(DRAM)，其中一本地行解碼器與交錯感測放大器相關聯。
基本上，一DRAM為可以二進制型式(例如，“1”或“0”)來將資料儲存於大量晶胞中之一積體電路。該資料儲存於一晶胞中以作為位於該晶胞內之一電容器上的一電荷。典型情況是，一高邏輯準位幾乎等於該電源供應器電壓而一低邏輯準位幾乎等於接地。
一習知DRAM之晶胞以一陣列來安排，使得個別晶胞可被定址與接取。該陣列可視為成列與成行的晶胞。每一列包括以一共同控制信號將該列之晶胞互連的一字線。同樣地，每一行包括耦合至每一列之至多一晶胞的一位元線。因此，該等字線與位元線可受控制來個別接取該陣列之每一晶胞。
為了從一晶胞讀取資料，可藉由選擇與該晶胞相關聯之字線來接取一晶胞之電容器。與該選擇晶胞之位元線成對的一互補位元線可被平衡至一平衡電壓。該平衡電壓(Veq)典型介於該高Vdd與低Vss(典型為接地)邏輯準位的中間。因此，習知上，該等位元線可平衡至該電源供應器電壓的一半，Vdd/2。針對該選擇晶胞之該字線啟動時，該選擇晶胞之電容器可將儲存電壓放電至該字元線，因此改變該字元線上之電壓。習知參照為一感測放大器之一差動放大器之後用來檢測與放大該成對位元線上之電壓差。
第1圖表示一習知記憶體架構，其中為了從一記憶體陣列之一記憶體正確讀取一資料項目，從一定址記憶體矩陣AM
之一晶胞讀取的電流可在一感測放大器陣列SAA之一感測放大器SA0-SA7上與從一參考記憶體陣列RM
之一晶胞讀取的電流作比較，其特別用來補償由於該製造程序中之不規律性產生的未知偏置電壓。
為了降低一記憶體之表面區，習知使用一堆疊技術，所謂“交錯”技術來考量該感測放大器與該等晶胞間之間距差異。若干感測放大器SA0-SA7，如第1圖之情況中通常為4或8個，可因此在該等位元線，諸如耦合至感測放大器SA2之位元線BL2
與bBL2
(與BL2
互補)的縱向上彼此交錯。
第1圖之架構會有一位元線與其互補線在所有交錯感測放大器上運作的問題。此導致金屬-0(用於該等位元線之金屬)實際涵蓋該等感測放大器的100%時可用空間的雍塞。
此外，將該記憶體之一特定晶胞定址需要從金屬軌道，通常是金屬-1軌道建構的列與行位址匯流排。使用64個行位址匯流排來將該感測放大器陣列之感測放大器解碼時，針對電源供應器、控制命令、I/O與解碼約需呈現100個金屬-1軌道(針對該最新群組為64個軌道)。但在不久的將來，一DRAM之核心電路需更特別聚焦在感測放大器上。實際上，隨著導入FDSOI(完全空乏型絕緣矽)技術或導入高k/金屬閘體，設備會變得更小而該等金屬線可能成為限制的因素，而不再是設備的大小。因此可了解100個金屬-1軌道太多了。
第2圖顯示協助限制該可用空間雍塞之另一記憶體架構。此架構中，該感測放大器陣列可分為成對的交錯感測放大器排組SABe、SABo，而該等位元線採用一相交插的安排，因而位元線於該等字線WL之橫向交替，該等字線位於耦合至該成對之第一排組SAB0的一感測放大器SA0、SA2之一位元線BL0、bBL0、BL2、bBL2以及耦合至該成對之第二排組SAB1的一感測放大器SA1之一位元線BL1、bBL1之間。該等位元線之交替安排形成該成對感測放大器排組之每一個可用的互連空間與該等位元線平行。以排組SABe來作為範例，互連空間可在位元線BL0、bBL0以及位元線BL2、bBL2之間取得。以排組SABo來作為範例，互連空間可在位元線BL1、bBL1之前取得。由於此交替安排，金屬-0現僅涵蓋該等感測放大器之50%。由於該等感測放大器之寬鬆限制，線路布局會較容易些。
然而，此架構需要將該記憶體晶胞陣列分為子陣列，此造成該等頂部與底部子陣列僅使用一半。
此外，使用64個行位址匯流排CAB(32個匯流排專屬於該等感測放大器部段之每一個)時，約需繪製140個金屬-1軌道(每個感測放大器部段約70個)。第2圖之架構因此也有行位址匯流排數量過多的問題。
本發明之目的是提供無上述缺點之一半導體記憶體，更特別是需要較少行位址匯流排之一半導體記憶體。此方面中，本發明提議一半導體記憶體，其包括：
- 彼此交叉的多條位元線與多條字線；
- 一記憶體晶胞陣列，其由在該等位元線與該等字線之交越點上以列與行安排之多個記憶體晶胞所形成；
- 至少一對感測放大器排組，其中一對感測放大器排組係安排在該記憶體晶胞陣列之相對側，而其中一對感測放大器排組之每一個包含於該等位元線的縱向上交錯之多個感測放大器，每一感測放大器根據一相交插安排連接至一對應位元線，因而位元線於該等字線WL之橫向交替，該等字線位於耦合至該成對之第一排組的一感測放大器之一位元線以及耦合至該成對之第二排組的一感測放大器之一位元線之間，該等位元線之交替安排形成該成對感測放大器排組之每一個可用的互連空間與該等位元線平行。
其特徵在於每一感測放大器排組更包含用以選擇該感測放大器排組之至少一感測放大器的至少一本地行解碼器，該本地行解碼器與該等感測放大器交錯並藉由於一可用互連空間運作並與該等位元線平行之一輸出線來耦合至該感測放大器排組之至少一感測放大器。
該記憶體之其他較佳、但非限制的觀點如下：
- 每一感測放大器排組包含耦合至該感測放大器排組之每一感測放大器的一單一本地行解碼器。
- 其中每一感測放大器排組包含多個本地行解碼器。
- 該本地行解碼器為一NOR閘或一NAND閘。
- 該本地行解碼器包含多個解碼器部段，每一解碼器部段耦合至該感測放大器排組之個別感測放大器。
- 該等感測放大器排組可於一絕緣體上半導體的基體上執行而一解碼器部段包含一偽反向器結構，其於該解碼器部段之一第一輸入與該接地之間具有兩個串接之互補雙閘電晶體，每一雙閘極電晶體具有一第一閘極與一第二閘極，該等電晶體之第一閘極皆耦合至該解碼器部段之一第二輸入，而該等電晶體之第二閘極皆耦合至該第一輸入之互補端，該解碼器部段之一輸出設置於該等兩電晶體之串接結合的中點。
- 該本地行解碼器之一第一輸入藉由一第一輸入線連接至一第一行位址匯流排，該本地行解碼器之一第二輸入藉由一第二輸入線連接至一第二行位址匯流排，而該等第一與第二輸入線兩者於一可用的互連空間運作。
- 該第一輸入線為一金屬-0線而該第一行位址匯流排為一金屬-1匯流排。
- 該第二輸入線為一金屬-0線而該第二行位址匯流排為一金屬-1匯流排。
該第二輸入線為一金屬-0線，而該第二行位址匯流排包含於該等位元線之縱向運作之一金屬-2匯流排以及耦合至該金屬-2匯流排之一金屬-1匯流排，該金屬-1匯流排於該等字線之橫向運作。
根據讀取本發明之較佳實施例的詳細說明、藉由範例並對應該等附圖來給定，本發明之其他觀點、目標與優點將更加明顯，其中：已於上文說明之第1圖顯示一習知DRAM架構；已於上文說明之第2圖顯示另一習知DRAM架構，其中該等位元線相交插；第3圖示意性表示根據本發明之一實施例的一DRAM；第4圖表示根據本發明之一第一實施例的一DRAM之行定址；第5圖表示根據本發明之一第二實施例的一DRAM之行定址；第6a圖、第6b圖與第6c圖表示本發明之各種不同可能的實施例；第7圖表示本發明之一可能實施例中，可用來作為一本地行解碼器之一FDSOI上的NOR閘。
參照第3圖，本發明提供一半導體記憶體，特別是包含彼此交叉的多條位元線BL0、bBL0、BL1、bBL1、、、BL7、bBL7與多條字線WL之一DRAM。該記憶體更包含一記憶體晶胞陣列MCA，其由在該等位元線與該等字線之交越點上以列與行安排之多個記憶體晶胞所形成。該記憶體更包含至少一對感測放大器排組SAB0、SAB1，其中一對感測放大器排組係安排在該記憶體晶胞陣列MCA之相對側。一對感測放大器排組之每一個包含於該等位元線的縱向上交錯之多個感測放大器SA0、SA2、SA4、SA6；SA1、SA3、SA5、SA7。一對感測放大器排組是布局在該記憶體晶胞陣列MCA之相對側。
第3圖表示單一對感測放大器排組SAB0、SAB1，其中每一排組具有四個交錯感測放大器。應了解本發明亦可應用在更多數量的成對感測放大器排組，諸如，例如，128對，以及應用在一感測放大器排組中之不同數量的交錯感測放大器，諸如，例如，2或8個交錯感測放大器。
每一感測放大器根據一相交插安排連接至一對應位元線，因而位元線於該等字線WL之橫向交替，該等字線位於耦合至該成對之第一排組的一感測放大器之一位元線以及耦合至該成對之第二排組的一感測放大器之一位元線之間。以位元線bBL0、BL1與bBL2來作為該字線方向之順序位元線的範例，位元線bBL0耦合至該頂部感測放大器排組SAB0之感測放大器SA0，位元線BL1耦合至該底部感測放大器排組SAB1之感測放大器SA1，而位元線bBL2耦合至該頂部感測放大器排組SAB0之感測放大器SA2。由於該相交插安排，位元線BL1不於該頂部感測放大器排組SAB0上運作，因而留下位元線bBL0與bBL2之間可用的一互連空間。同樣地，位元線bBL0與bBL2不於該底部感測放大器排組SAB1上運作時，互連空間可在位元線BL1、bBL1之每一側取得。更特別是，該可用的互連空間為可供繪製金屬-0線段之自由空間。
本發明更提供藉由將該行解碼器之邏輯放置在該等感測放大器排組中來對該等感測放大器作本地解碼。更特別是，每一感測放大器排組SAB0、SAB1包含用以選擇該感測放大器排組之至少一感測放大器的至少一個本地行解碼器LCD0、LCD1。該本地行解碼器LCD0、LCD1與該排組之感測放大器交錯並藉由一輸出線OL0、OL1，典型為一金屬-0線來耦合至該排組之至少一感測放大器，該輸出線可於一可用互連空間運作並與該等位元線平行，諸如針對輸出線OL0之頂部感測放大器排組SAB0上的位元線BL0與BL1間可用之互連空間，或者針對輸出線OL1之底部感測放大器排組SAB1上的位元線BL1之前可用的互連空間。
應注意該本地行解碼器之間距最多為一感測放大器之間距(該繪示範例中為8個記憶體行)。本發明之一較佳實施例中，該本地行解碼器為一多輸入邏輯閘，例如一雙輸入閘，特別是僅從其輸入之一單一組合來產生一特定值的一閘極，諸如一NOR閘或一NAND閘。應注意該等感測放大器具有N型通過閘時典型可執行一NOR閘，而該等感測放大器具有P型通過閘時典型可執行一NAND閘。所有雙輸入功能符合該8個行間距時，該布局會變得相當簡單。
如第3圖與第6a圖所示，一本地行解碼器，諸如LCD1，可耦合至該排組之所有感測放大器。如該等圖形所例示，該排組計算四個感測放大器時，該本地行解碼器LCD1允許對該等四個感測放大器SA1、SA3、SA5、SA7：一相同字之四個連續位元解碼，因此共享該相同位址。
較佳情況是，該等感測放大器排組包含偶數個交錯感測放大器，而該本地行解碼器放置該排組中央以便在其每一側具有一相同數量的感測放大器。
或者，一感測放大器排組可包含多個本地行解碼器。一感測放大器排組中多個本地行解碼器之一可能安排顯示於第6a圖，其中一感測放大器排組包含兩個本地行解碼器LCD3、LCD5，其中每一本地行解碼器耦合至該排組之感測放大器的一半。第6b圖之交錯安排中，每一本地行解碼器LCD3、LCD5具有與其耦合之兩個緊接相鄰的感測放大器SA1、SA3；SA5、SA7。由於此安排，一相同字之兩連續位元共享該相同位址。但本地行解碼器之位址亦可相同，使得一相同字之四個連續位元共享該相同位址。
另一變化型態中，一本地行解碼器可包含多個解碼器部段，諸如第6c圖所示之雙解碼器部段LCD7、LCD9，每一部段耦合至個別的感測放大器。第6c圖之安排中，該本地行解碼器安排在中央並包含兩個部段。該本地行解碼器之一第一解碼器部段LCD9耦合至該等頂部與底部感測放大器SA1、SA7，而該本地行解碼器之一第二解碼器部段LCD7耦合至該等中間感測放大器SA3、SA5。應注意解碼器部段之位址根據該應用可以相同或不同。應了解該類安排可能僅會在若該等解碼器部段之累積間距維持低於一感測放大器之間距(該繪示範例中為8個記憶體行)。
此方面中，必須注意該申請案先前已設計一個僅具有兩電晶體之FDSOI(完全空乏型絕緣矽)上的NOR2閘。該類NOR2閘可因此僅在4個記憶體行上繪製。由於該類設計，兩個解碼器部段可因此合併於與具有8個記憶體行之間距的感測放大器交錯之一本地行解碼器中。應體認該類NOR2 FDSOI閘已在2010年9月8日申請之歐洲專利申請案n°
10175849.8中說明。該NOR2 FDSOI閘利用第7圖所示之偽反向器架構，其輸入參照為A與B。該偽反向器架構之電晶體為該埋入氧化層SOI基體下方具有一前控制閘與一背閘之雙閘FDSOI電晶體，該背閘由與施用至P電晶體之源極的輸入信號A互補之一信號A#來控制。應體認SOI鰭式FET亦可用來替代該類FDSOI電晶體。
亦應體認該類本地行解碼器之背閘可用來提升一感測放大器，特別是該感測放大器之電晶體驅動不足以將該資料及時復原至該記憶體晶胞時。該效應可進一步於該感測放大器之兩側上對稱且不包括失配。
FDSOI亦證明是有益的，因FDSOI電晶體展現較少變化性。相較於本發明於一成批基體上之一實施態樣，該等電晶體之寬度與長度可得以降低，而該感測放大器區域可被劃分為2至2.5。
無論如何，應體認該本地行解碼器，諸如例如一多輸入邏輯閘，例如一雙輸入閘，例如第7圖之該偽反向器架構，可使用雙閘電晶體。每一雙閘電晶體可為一SeOI基體(絕緣體上半導體)之埋入絕緣層下方具有一背控制閘的一雙閘電晶體。每一雙閘電晶體亦可為一鰭型獨立雙閘電晶體，其亦可由兩個平行安排之單閘電晶體所組成。
因此，應體認本發明可以所有技術：成批、PDSOI(部分空乏型絕緣矽)、FDSOI(完全空乏型絕緣矽)、以及以鰭式FET與其他類型的獨立雙閘電晶體來執行。如上所示，FDSOI證明是有益的，因為其增強了針對每個功能性其允許比成批還小的區域之優點。
第4圖顯示於該字線方向之兩個連續感測放大器排組。每一排組包含中間交錯並耦合至該排組之所有感測放大器的一本地行解碼器LCD0、LCD1。第4圖之範例中，每一本地行解碼器作為一雙輸入NOR閘來予以執行。該NOR閘之一第一輸入可藉由於一可用互連空間上運作之一第一輸入線I10、I11來連接至一第一行位址匯流排CAB-LSB，例如用以對該最低有效位元定址。該NOR閘之一第二輸入可藉由於另一可用互連空間上運作之一第二輸入線I20、I21來連接至一第二行位址匯流排CAB-MSB，例如用以對該最高有效位元定址。該等第一與第二輸入線I10、I11與I20、I21較佳為在該等位元線自由留下之空間上運作的金屬-0線。
若該習知電路之架構初始需要例如64個匯流排來對如第1圖或第2圖之一排組中的每一感測放大器解碼，則本發明提議之新組織僅需16個匯流排CAB-LSB、CAB-MSB(8個最低有效位元-LSB-與8個最高有效位元-MSB)來實現該相同功能。應體認該等匯流排CAB-LSB與CAB-MSB耦合至組配來將行選擇信號輸出至該等感測放大器排組中對應的本地行解碼器之一主要行解碼器。相較於第1圖之習知技術架構中所需的100個軌跡，該等16個匯流排對應於約40-45個金屬-1軌跡。該匯流限制因此可顯著最小化，並可視為等於該電晶體區之限制。
根據第4圖中代表之一第一實施例，該等第一與第二行位址匯流排CAB-LSB、CAB-MSB為於該等字線之橫向上運作的金屬-1匯流排。該第一MSB匯流排MSB0耦合至於該字線方向上連續的前八個感測放大器排組，而該等八個排組之每一個耦合的該LSB匯流排會從該第一LSB匯流排LSB0相繼改變直到達到該第八LSB匯流排LSB7為止。一旦該等八個第一感測放大器排組已被定址，該MSB匯流排則從該第一MSB匯流排MSB0改變至該第二MSB匯流排MSB1，而所有LSB匯流排LSB0-LSB7會再次被相繼使用。針對該等64個感測放大器排組此程序會一直重覆。
根據第5圖中代表之另一實施例，該第一行位址匯流排CAB-LSB為於該字線之橫向上運作的金屬-1匯流排，而該第二行位址匯流排CAB-MSB包含於該等位元線之縱向上運作的一組金屬-2匯流排M20、M21、...、M27、於該等字線之橫向上運作並耦合至該組合金屬-2匯流排之每一個的一金屬-1匯流排M10、M11、...、M17。
第5圖之實施例中，金屬-2匯流排以對應於該等感測放大器排組之間距的八倍之一距離來彼此分開(64個記憶體晶胞)。金屬-2匯流排M20與金屬-1匯流排M10用來定址至該前八個感測放大器排組，其中該金屬-1匯流排M10耦合至該等八個第一感測放大器排組之該本地行解碼器的第二輸入I21、I22(如第5圖中以虛線示意性代表)。同樣地，金屬-2匯流排M21與金屬-1匯流排M11用來定址至九到十六感測放大器排組，而該金屬-1匯流排M11耦合至該等感測放大器排組編號九到十六之本地行解碼器的第二輸入。針對該等64個感測放大器排組此程序會一直重覆。
最後本發明證實是有益的，因所有該行解碼器電路可整合至該間距上區而不再需要位於該記憶體周圍，亦即，其變為一間距上電路且因此本身區域變為非常小並具有一相當低的功率耗損與一較高速度。
AM
．．．定址記憶體陣列
BL0、bBL0、BL1、bBL1、BL2、bBL2、BL7、bBL7．．．位元線
CAB．．．行位址匯流排
CAB-LSB．．．第一行位址匯流排
CAB-MSB．．．第二行位址匯流排
I10、I11．．．第一輸入線
I20、I21．．．第二輸入線
I21、I22．．．第二輸入
LCD0、LCD1、LCD3、LCD5．．．本地行解碼器
LCD7、LCD9．．．雙解碼器部段
LSB0．．．第一LSB匯流排
LSB7．．．第八LSB匯流排
MCA．．．記憶體晶胞陣列
MSB0．．．第一MSB匯流排
MSB1．．．第二MSB匯流排
M10、M11、...、M17．．．金屬-1匯流排
M20、M21、...、M27．．．金屬-2匯流排
OL0、OL1．．．輸出線
RM
．．．參考記憶體陣列
SA0-SA7．．．感測放大器
SAA．．．感測放大器陣列
SAB0、SAB1．．．感測放大器排組
SABe、SABo．．．交錯感測放大器排組
Vdd．．．電源供應電壓
Veq．．．平衡電壓
WL．．．字線
已於上文說明之第1圖顯示一習知DRAM架構；
已於上文說明之第2圖顯示另一習知DRAM架構，其中該等位元線相交插；
第3圖示意性表示根據本發明之一實施例的一DRAM；
第4圖表示根據本發明之一第一實施例的一DRAM之行定址；
第5圖表示根據本發明之一第二實施例的一DRAM之行定址；
第6a圖、第6b圖與第6c圖表示本發明之各種不同可能的實施例；
第7圖表示本發明之一可能實施例中，可用來作為一本地行解碼器之一FDSOI上的NOR閘。
BL0、bBL0、BL1、bBL1、BL2、bBL2、BL7、bBL7．．．位元線
CAB-LSB．．．第一行位址匯流排
CAB-MSB．．．第二行位址匯流排
LCD0、LCD1．．．本地行解碼器
MCA．．．記憶體晶胞陣列
OL0、OL1．．．輸出線
SA0-SA7．．．感測放大器
SAB0、SAB1．．．感測放大器排組
WL．．．字線
Claims (10)
- 一種半導體記憶體，包含有：- 彼此交叉的多條位元線與多條字線；- 一記憶體晶胞陣列，其由在該等位元線與該等字線之交越點上以列與行安排之多個記憶體晶胞所形成；- 至少一對感測放大器排組，其中一成對感測放大器排組係安排在該記憶體晶胞陣列之相對側，而其中一成對感測放大器排組之每一個包含於該等位元線的縱向上交錯之多個感測放大器，每一感測放大器根據一相交插安排連接至一對應位元線，因而位元線於該等字線之側向上於耦接至該成對之第一排組的一感測放大器之一位元線與耦接至該成對之第二排組的一感測放大器之一位元線之間交替，該等位元線之交替安排導致該成對感測放大器排組之每一個有可用的互連空間與該等位元線平行；其特徵在於每一感測放大器排組更包含用以選擇該感測放大器排組之至少一感測放大器的至少一本地行解碼器，該本地行解碼器與該等感測放大器交錯並藉由於與該等位元線平行之一可用互連空間中佈設之一輸出線來耦接至該感測放大器排組之至少一感測放大器。
- 如請求項1之半導體記憶體，其中每一感測放大器排組包含耦接至該感測放大器排組之每一感測放大器的一單一本地行解碼器。
- 如請求項1之半導體記憶體，其中每一感測放大器排組包含多個本地行解碼器。
- 2、3之任一項的半導體記憶體，其中該本地行解碼器為一NOR閘或一NAND閘。
- 2、3之任一項的半導體記憶體，其中該本地行解碼器包含多個解碼器部段，每一解碼器部段耦接至該感測放大器排組之個別感測放大器。
- 如請求項5之半導體記憶體，其中該等感測放大器排組於一絕緣體上半導體(semiconductor-on-insulator)的基體上執行，而其中一解碼器部段包含一偽反向器結構，其於該解碼器部段之一第一輸入與接地點之間具有兩個串接之互補雙閘極電晶體，每一雙閘極電晶體具有一第一閘極與一第二閘極，該等電晶體之第一閘極皆耦接至該解碼器部段之一第二輸入，而該等電晶體之第二閘極皆耦接至該第一輸入之互補端，該解碼器部段之一輸出設置於該等兩電晶體之串接聯結中間點處。
- 2、3之任一項的半導體記憶體，其中該本地行解碼器之一第一輸入藉由一第一輸入線連接至一第一行位址匯流排，其中該本地行解碼器之一第二輸入藉由一第二輸入線連接至一第二行位址匯流排，而其中該等第一與第二輸入線兩者皆於一可用的互連空間中佈設。
- 如請求項7之半導體記憶體，其中該第一輸入線為一金屬-0線而該第一行位址匯流排為一金屬-1匯流排。
- 如請求項7的半導體記憶體，其中該第二輸入線為一金屬-0線而該第二行位址匯流排為一金屬-1匯流排。
- 如請求項7的半導體記憶體，其中該第二輸入線為一金屬-0線，而其中該第二行位址匯流排包含於該等位元線之縱向上佈設之一金屬-2匯流排以及耦接至該金屬-2匯流排之一金屬-1匯流排，該金屬-1匯流排於該等字線之橫向上佈設。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1152256A FR2972838B1 (fr) | 2011-03-18 | 2011-03-18 | Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201239885A TW201239885A (en) | 2012-10-01 |
| TWI485704B true TWI485704B (zh) | 2015-05-21 |
Family
ID=45093637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW100146174A TWI485704B (zh) | 2011-03-18 | 2011-12-14 | 具有關聯於本地行解碼器之交錯感測放大器之半導體記憶體 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US9159400B2 (zh) |
| EP (1) | EP2500906B1 (zh) |
| JP (1) | JP5524942B2 (zh) |
| KR (1) | KR101334284B1 (zh) |
| CN (1) | CN102682833B (zh) |
| FR (1) | FR2972838B1 (zh) |
| SG (1) | SG184623A1 (zh) |
| TW (1) | TWI485704B (zh) |
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- 2011-12-13 EP EP11193263.8A patent/EP2500906B1/en active Active
- 2011-12-13 SG SG2011092053A patent/SG184623A1/en unknown
- 2011-12-13 KR KR1020110133670A patent/KR101334284B1/ko active IP Right Grant
- 2011-12-14 CN CN201110416792.7A patent/CN102682833B/zh active Active
- 2011-12-14 TW TW100146174A patent/TWI485704B/zh active
- 2011-12-14 JP JP2011273544A patent/JP5524942B2/ja active Active
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| EP2500906B1 (en) | 2014-02-12 |
| US20120243360A1 (en) | 2012-09-27 |
| KR20120106540A (ko) | 2012-09-26 |
| KR101334284B1 (ko) | 2013-11-29 |
| CN102682833A (zh) | 2012-09-19 |
| CN102682833B (zh) | 2014-12-10 |
| FR2972838B1 (fr) | 2013-04-12 |
| EP2500906A1 (en) | 2012-09-19 |
| JP5524942B2 (ja) | 2014-06-18 |
| US9159400B2 (en) | 2015-10-13 |
| TW201239885A (en) | 2012-10-01 |
| SG184623A1 (en) | 2012-10-30 |
| FR2972838A1 (fr) | 2012-09-21 |
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