JP2024002881A - メモリデバイス - Google Patents
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Abstract
【課題】メモリデバイスの製造コストを抑制する。【解決手段】実施形態のメモリデバイス1は、第1シリコン基板W1と、第2シリコン基板W2と、メモリセルアレイ300とを含む。第1シリコン基板W1には、第1CMOS回路100が形成される。第2シリコン基板W2は、第1シリコン基板W1の上方に設けられる。第2シリコン基板W2には、第2CMOS回路200が形成される。メモリセルアレイ300は、第2シリコン基板W2の上方に設けられる。メモリセルアレイ300は、第1CMOS回路100及び第2CMOS回路100に接続され、第1シリコン基板W1及び第2シリコン基板W2の積層方向に並んだ複数のメモリセルを有する。【選択図】図13
Description
実施形態は、メモリデバイスに関する。
データを不揮発に記憶することが可能なNAND型フラッシュメモリが知られている。
メモリデバイスの製造コストを抑制する。
実施形態のメモリデバイスは、第1シリコン基板と、第2シリコン基板と、メモリセルアレイとを含む。第1シリコン基板には、第1CMOS回路が形成される。第2シリコン基板は、第1シリコン基板の上方に設けられる。第2シリコン基板には、第2CMOS回路が形成される。メモリセルアレイは、第2シリコン基板の上方に設けられる。メモリセルアレイは、第1CMOS回路及び第2CMOS回路に接続され、第1シリコン基板及び第2シリコン基板の積層方向に並んだ複数のメモリセルを有する。
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。平面図に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
[1]第1実施形態
第1実施形態に係るメモリデバイス1は、メモリセルと、メモリセルにアクセスするためのCMOS回路とを備える。そして、メモリデバイス1は、積層された複数の基板にCMOS回路が配置された構造を有する。以下に、第1実施形態の詳細について説明する。
第1実施形態に係るメモリデバイス1は、メモリセルと、メモリセルにアクセスするためのCMOS回路とを備える。そして、メモリデバイス1は、積層された複数の基板にCMOS回路が配置された構造を有する。以下に、第1実施形態の詳細について説明する。
[1-1]メモリデバイス1の全体構成
図1は、第1実施形態に係るメモリデバイス1の全体構成の一例を示すブロック図である。図1に示すように、メモリデバイス1は、外部のメモリコントローラ2によって制御される。メモリデバイス1は、例えば、データを不揮発に記憶することが可能なNAND型フラッシュメモリである。メモリデバイス1は、例えば、メモリセルアレイ10、入出力回路11、ロジックコントローラ12、レジスタ回路13、シーケンサ14、ドライバ回路15、ロウデコーダモジュール16、及びセンスアンプモジュール17を備える。
図1は、第1実施形態に係るメモリデバイス1の全体構成の一例を示すブロック図である。図1に示すように、メモリデバイス1は、外部のメモリコントローラ2によって制御される。メモリデバイス1は、例えば、データを不揮発に記憶することが可能なNAND型フラッシュメモリである。メモリデバイス1は、例えば、メモリセルアレイ10、入出力回路11、ロジックコントローラ12、レジスタ回路13、シーケンサ14、ドライバ回路15、ロウデコーダモジュール16、及びセンスアンプモジュール17を備える。
メモリセルアレイ10は、複数のブロックBLK0~BLKn(“n”は、1以上の整数)を含む記憶回路である。ブロックBLKは、複数のメモリセルの集合である。ブロックBLKは、例えば、データの消去の単位に対応する。ブロックBLKは、複数のページを含む。ページは、データの読み出し及び書き込みが実行される単位に対応する。図示が省略されているが、メモリセルアレイ10には、複数のビット線BL0~BLm(“m”は1以上の整数)と、複数のワード線WLとが設けられる。各メモリセルは、例えば、1つのビット線BLと1つのワード線WLとに関連付けられる。各ブロックBLKには、ブロックアドレスが割り当てられる。各ビット線BLには、カラムアドレスが割り当てられる。各ワード線WLには、ページアドレスが割り当てられる。
入出力回路11は、メモリコントローラ2との間の入出力信号の送受信を司るインターフェース回路である。入出力信号は、例えば、データDAT、ステータス情報STS、アドレス情報ADD、コマンドCMDなどを含む。入出力回路11は、データDATを、センスアンプモジュール17とメモリコントローラ2とのそれぞれとの間で入出力し得る。入出力回路11は、レジスタ回路13から転送されたステータス情報STSを、メモリコントローラ2に出力し得る。入出力回路11は、メモリコントローラ2から転送されたアドレス情報ADD及びコマンドCMDのそれぞれを、レジスタ回路13に出力し得る。
ロジックコントローラ12は、メモリコントローラ2から入力された制御信号に基づいて、入出力回路11及びシーケンサ14のそれぞれを制御する回路である。例えば、ロジックコントローラ12は、シーケンサ14を制御し、メモリデバイス1をイネーブルにする。ロジックコントローラ12は、入出力回路11が受信した入出力信号がコマンドCMDやアドレス情報ADDなどであることを入出力回路11に通知する。ロジックコントローラ12は、入出力信号の入力又は出力を入出力回路11に命令する。
レジスタ回路13は、ステータス情報STS、アドレス情報ADD、及びコマンドCMDを一時的に記憶する回路である。ステータス情報STSは、シーケンサ14の制御に基づいて更新され、入出力回路11に転送される。アドレス情報ADDは、ブロックアドレス、ページアドレス、カラムアドレスなどを含む。コマンドCMDは、メモリデバイス1の様々な動作に関する命令を含む。
シーケンサ14は、メモリデバイス1の全体の動作を制御するコントローラである。シーケンサ14は、レジスタ回路13に記憶されたコマンドCMD及びアドレス情報ADDに基づいて、読み出し動作、書き込み動作、消去動作などを実行する。
ドライバ回路15は、読み出し動作、書き込み動作、消去動作などで使用される電圧を生成する回路である。ドライバ回路15は、生成した電圧を、ロウデコーダモジュール16やセンスアンプモジュール17などに供給する。
ロウデコーダモジュール16は、動作対象のブロックBLKの選択や、ワード線WLなどの配線への電圧の転送に使用される回路である。ロウデコーダモジュール16は、複数のロウデコーダRD0~RDnを含む。ロウデコーダRD0~RDnは、それぞれブロックBLK0~BLKnに関連付けられている。
センスアンプモジュール17は、各ビット線BLへの電圧の転送や、データの読み出しに使用される回路である。センスアンプモジュール17は、複数のセンスアンプユニットSAU0~SAUmを含む。センスアンプユニットSAU0~SAUmは、それぞれ複数のビット線BL0~BLmに関連付けられている。
なお、メモリデバイス1及びメモリコントローラ2の組み合わせが、1つの半導体装置を構成してもよい。このような半導体装置としては、例えば、SDTMカードのようなメモリカードや、SSD(solid state drive)などが挙げられる。メモリセルアレイ10、ロウデコーダモジュール16、及びセンスアンプモジュール17の組は、例えば、“プレーンPL”と呼ばれる。メモリデバイス1は、複数のプレーンPLを備えていてもよい。
[1-2]メモリデバイス1の回路構成
次に、第1実施形態に係るメモリデバイス1の回路構成について説明する。
次に、第1実施形態に係るメモリデバイス1の回路構成について説明する。
[1-2-1]メモリセルアレイ10の回路構成
図2は、第1実施形態に係るメモリデバイス1が備えるメモリセルアレイ10の回路構成の一例を示す回路図である。図2は、メモリセルアレイ10に含まれた複数のブロックBLKのうち1つのブロックBLKを示している。図2に示すように、ブロックBLKは、例えば、5つのストリングユニットSU0~SU4を含む。選択ゲート線SGD0~SGD4及びSGSとワード線WL0~WL7とは、ブロックBLK毎に設けられる。ビット線BL0~BLmとソース線SLとは、複数のブロックBLKで共有される。
図2は、第1実施形態に係るメモリデバイス1が備えるメモリセルアレイ10の回路構成の一例を示す回路図である。図2は、メモリセルアレイ10に含まれた複数のブロックBLKのうち1つのブロックBLKを示している。図2に示すように、ブロックBLKは、例えば、5つのストリングユニットSU0~SU4を含む。選択ゲート線SGD0~SGD4及びSGSとワード線WL0~WL7とは、ブロックBLK毎に設けられる。ビット線BL0~BLmとソース線SLとは、複数のブロックBLKで共有される。
各ストリングユニットSUは、複数のNANDストリングNSを含む。複数のNANDストリングNSは、それぞれビット線BL0~BLmに関連付けられる。すなわち、各ビット線BLは、複数のブロックBLK間で同一のカラムアドレスが割り当てられたNANDストリングNSにより共有される。各NANDストリングNSは、関連付けられたビット線BLとソース線SLとの間に接続される。各NANDストリングNSは、例えば、メモリセルトランジスタMT0~MT7並びに選択トランジスタST1及びST2を含む。各メモリセルトランジスタMTは、制御ゲート及び電荷蓄積層を有するメモリセルであり、データを不揮発に保持(記憶)する。選択トランジスタST1及びST2のそれぞれは、ストリングユニットSUの選択に使用される。
各NANDストリングNSでは、選択トランジスタST1、メモリセルトランジスタMT7~MT0、及び選択トランジスタST2が、この順番に、直列に接続される。具体的には、選択トランジスタST1のドレイン及びソースは、関連付けられたビット線BLと、メモリセルトランジスタMT7のドレインとにそれぞれ接続される。選択トランジスタST2のドレイン及びソースは、メモリセルトランジスタMT0のソースと、ソース線SLとにそれぞれ接続される。メモリセルトランジスタMT0~MT7は、選択トランジスタST1及びST2の間で直列に接続される。
選択ゲート線SGD0~SGD4は、それぞれストリングユニットSU0~SU4に関連付けられる。各選択ゲート線SGDは、関連付けられたストリングユニットSUに含まれた複数の選択トランジスタST1のそれぞれのゲートに接続される。選択ゲート線SGSは、関連付けられたブロックBLKに含まれた複数の選択トランジスタST2のそれぞれのゲートに接続される。ワード線WL0~WL7は、メモリセルトランジスタMT0~MT7のそれぞれの制御ゲートにそれぞれ接続される。
同一のストリングユニットSU内で共通のワード線WLに接続された複数のメモリセルトランジスタMTの集合は、例えば、“セルユニットCU”と呼ばれる。例えば、各メモリセルトランジスタMTが1ビットデータを記憶する場合のセルユニットCUの記憶容量が、“1ページデータ”として定義される。セルユニットCUは、各メモリセルトランジスタMTが記憶するデータのビット数に応じて2ページデータ以上の記憶容量を有し得る。
なお、第1実施形態に係るメモリデバイス1が備えるメモリセルアレイ10の回路構成は、その他の構成であってもよい。例えば、各ブロックBLKが含むストリングユニットSUの数や、各NANDストリングNSが含むメモリセルトランジスタMT並びに選択トランジスタST1及びST2のそれぞれの数は、任意の数に設計され得る。
[1-2-2]ロウデコーダモジュール16の回路構成
図3は、第1実施形態に係るメモリデバイス1が備えるロウデコーダモジュール16の回路構成の一例を示す回路図である。図3は、ロウデコーダモジュール16とドライバ回路15及びメモリセルアレイ10のそれぞれとの接続関係と、ロウデコーダRD0の詳細な回路構成とを示している。図3に示すように、各ロウデコーダRDとドライバ回路15との間は、信号線CG0~CG7、SGDD0~SGDD4、SGSD、USGD、及びUSGSを介して接続される。各ロウデコーダRDと、関連付けられたブロックBLKとの間は、ワード線WL0~WL7、並びに選択ゲート線SGS及びSGD0~SGD4を介して接続される。
図3は、第1実施形態に係るメモリデバイス1が備えるロウデコーダモジュール16の回路構成の一例を示す回路図である。図3は、ロウデコーダモジュール16とドライバ回路15及びメモリセルアレイ10のそれぞれとの接続関係と、ロウデコーダRD0の詳細な回路構成とを示している。図3に示すように、各ロウデコーダRDとドライバ回路15との間は、信号線CG0~CG7、SGDD0~SGDD4、SGSD、USGD、及びUSGSを介して接続される。各ロウデコーダRDと、関連付けられたブロックBLKとの間は、ワード線WL0~WL7、並びに選択ゲート線SGS及びSGD0~SGD4を介して接続される。
以下に、ロウデコーダRD0に注目して、ロウデコーダRDの各要素とドライバ回路15及びブロックBLK0のそれぞれとの接続関係について説明する。なお、その他のロウデコーダRDの構成は、関連付けられたブロックBLKが異なることを除いて、ロウデコーダRD0と同様である。ロウデコーダRD0は、例えば、トランジスタTR0~TR19、転送ゲート線TG及びbTG、並びにブロックデコーダBDを含む。
トランジスタTR0~TR19のそれぞれは、高耐圧なN型のMOSトランジスタ(以下、“HV(High-Voltage)トランジスタ”とも呼ぶ)である。トランジスタTR0のドレイン及びソースは、それぞれ信号線SGSD及び選択ゲート線SGSに接続される。トランジスタTR1~TR8のそれぞれのドレインは、それぞれ信号線CG0~CG7に接続される。トランジスタTR1~TR8のそれぞれのソースは、ワード線WL0~WL7にそれぞれ接続される。トランジスタTR9~TR13のそれぞれのドレインは、それぞれ信号線SGDD0~SGDD4に接続される。トランジスタTR9~TR13のそれぞれのソースは、それぞれ選択ゲート線SGD0~SGD4に接続される。トランジスタTR14のドレイン及びソースは、それぞれ信号線USGS及び選択ゲート線SGSに接続される。トランジスタTR15~TR19のそれぞれのドレインは、信号線USGDに接続される。トランジスタTR15~TR19のそれぞれのソースは、それぞれ選択ゲート線SGD0~SGD4に接続される。トランジスタTR0~TR13のそれぞれのゲートは、転送ゲート線TGに接続される。トランジスタTR14~TR19のそれぞれのゲートは、転送ゲート線bTGに接続される。
ブロックデコーダBDは、ブロックアドレスをデコードする機能を有する回路である。ブロックデコーダBDは、ブロックアドレスのデコード結果に基づいて、転送ゲート線TG及びbTGのそれぞれに所定の電圧を印加する。具体的には、選択されたブロックBLKに対応するブロックデコーダBDは、“H”レベル及び“L”レベルの電圧をそれぞれ転送ゲート線TG及びbTGに印加する。非選択のブロックBLKに対応するブロックデコーダBDは、“L”レベル及び“H”レベルの電圧をそれぞれ転送ゲート線TG及びbTGに印加する。これにより、信号線CG0~CG7の電圧が、選択されたブロックBLKのワード線WL0~WL7にそれぞれ転送され、信号線SGDD0~SGDD4及びSGSDの電圧が、選択されたブロックBLKの選択ゲート線SGD0~SGD4及びSGSにそれぞれ転送され、信号線USGD及びUSGSが、非選択のブロックBLKの選択ゲート線SGD及びSGSにそれぞれ転送される。
なお、ロウデコーダモジュール16は、その他の回路構成であってもよい。例えば、ロウデコーダモジュール16が含むトランジスタTRの個数は、各ブロックBLKに設けられる配線の本数に応じて変更され得る。信号線CGは、複数のブロックBLK間で共有されることから、“グローバルワード線”と呼ばれてもよい。ワード線WLは、ブロック毎に設けられることから、“ローカルワード線”と呼ばれてもよい。信号線SGDD及びSGSDのそれぞれは、複数のブロックBLK間で共有されることから、“グローバル転送ゲート線”と呼ばれてもよい。選択ゲート線SGD及びSGSのそれぞれは、ブロック毎に設けられることから、“ローカル転送ゲート線”と呼ばれてもよい。
[1-2-3]センスアンプモジュール17の回路構成
図4は、第1実施形態に係るメモリデバイス1が備えるセンスアンプモジュール17の回路構成の一例を示す回路図である。図4は、1つのセンスアンプユニットSAUの回路構成を抽出して示している。図4に示すように、センスアンプユニットSAUは、例えば、センスアンプ部SA、ビット線接続部BLHU、ラッチ回路SDL、ADL、BDL、CDL及びXDL、並びにバスLBUSを含む。センスアンプ部SA、並びにラッチ回路SDL、ADL、BDL、CDL及びXDLは、例えば、バスLBUSを介してデータを送受信可能に構成される。以下では、センスアンプ部SAと複数のラッチ回路との組のことを、“センスデータラッチ部SADL”とも呼ぶ。
図4は、第1実施形態に係るメモリデバイス1が備えるセンスアンプモジュール17の回路構成の一例を示す回路図である。図4は、1つのセンスアンプユニットSAUの回路構成を抽出して示している。図4に示すように、センスアンプユニットSAUは、例えば、センスアンプ部SA、ビット線接続部BLHU、ラッチ回路SDL、ADL、BDL、CDL及びXDL、並びにバスLBUSを含む。センスアンプ部SA、並びにラッチ回路SDL、ADL、BDL、CDL及びXDLは、例えば、バスLBUSを介してデータを送受信可能に構成される。以下では、センスアンプ部SAと複数のラッチ回路との組のことを、“センスデータラッチ部SADL”とも呼ぶ。
センスアンプ部SAは、ビット線BLの電圧に基づいたデータの判定や、ビット線BLへの電圧の印加に使用される回路である。センスアンプ部SAは、読み出し動作時に制御信号STBがアサートされると、関連付けられたビット線BLの電圧に基づいて、選択されたメモリセルトランジスタMTから読み出されたデータが“0”であるか“1”であるかを判定する。ラッチ回路SDL、ADL、BDL、CDL、及びXDLのそれぞれは、データを一時的に保持することが可能な回路である。ラッチ回路XDLは、センスアンプユニットSAUと入出力回路11との間のデータDATの入出力に使用される。ラッチ回路XDLは、キャッシュメモリとしても使用され得る。
センスアンプ部SAは、トランジスタT0~T7、キャパシタCP、並びにノードND1、ND2、SEN及びSRCを含む。ビット線接続部BLHUは、消去動作においてNANDストリングNSのチャネルに印加される高電圧が、センスアンプ部SA内の回路に印加されないようにするためのスイッチ回路である。ビット線接続部BLHUは、トランジスタT8を含む。ラッチ回路SDLは、インバータIV0及びIV1、トランジスタT10及びT11、並びにノードSINV及びSLATを含む。トランジスタT0は、P型のMOSトランジスタである。トランジスタT1~T8、T10及びT11のそれぞれは、N型のMOSトランジスタである。トランジスタT8は、センスアンプ部SA内のN型トランジスタよりも高耐圧なN型のMOSトランジスタ(HVトランジスタ)である。以下では、HVトランジスタよりも低耐圧なトランジスタのことを、“LV(Lov-Voltage)トランジスタ”とも呼ぶ。LVトランジスタは、HVトランジスタよりも高速に動作する。
トランジスタT0のゲートは、ノードSINVに接続される。トランジスタT0のソースは、電源線に接続される。トランジスタT0のドレインは、ノードND1に接続される。ノードND1は、トランジスタT1及びT2のそれぞれのドレインに接続される。トランジスタT1及びT2のソースは、それぞれノードND2及びSENに接続される。ノードND2及びSENは、それぞれトランジスタT3のソース及びドレインに接続される。ノードND2は、トランジスタT4及びT5のそれぞれのドレインに接続される。トランジスタT5のソースは、ノードSRCに接続される。トランジスタT5のゲートは、ノードSINVに接続される。ノードSENは、トランジスタT6のゲートと、キャパシタCPの一方電極とに接続される。トランジスタT6のソースは、接地される。トランジスタT7のドレイン及びソースは、それぞれバスLBUSとトランジスタT6のドレインとに接続される。トランジスタT8のドレインは、トランジスタT4のソースに接続される。トランジスタT8のソースは、当該センスアンプユニットSAUに関連付けられたビット線BLに電気的に接続される。
トランジスタT0のソースには、例えば、電源電圧VDDが印加される。ノードSRCには、例えば、接地電圧VSSが印加される。トランジスタT1、T2、T3、T4及びT7のそれぞれのゲートには、それぞれ制御信号BLX、HLL、XXL、BLC及びSTBが入力される。トランジスタT8のゲートには、制御信号BLSが入力される。キャパシタCPの他方電極には、クロック信号CLKが入力される。
インバータIV0の入力ノード及び出力ノードは、それぞれノードSLAT及びSINVに接続される。インバータIV1の入力ノード及び出力は、それぞれノードSINV及びSLATに接続される。トランジスタT10の一端及び他端は、それぞれノードSINV及びバスLBUSに接続される。トランジスタT10のゲートには、制御信号STIが入力される。トランジスタT11の一端及び他端は、それぞれノードSLAT及びバスLBUSに接続される。トランジスタT11のゲートには、制御信号STLが入力される。ラッチ回路SDLは、ノードSLATにデータを保持し、ノードSINVにノードSLATに保持されるデータの反転データを保持する。
ラッチ回路ADL、BDL、CDL、及びXDLの回路構成は、ラッチ回路SDLと類似している。例えば、ラッチ回路ADLは、ノードALATにおいてデータを保持し、ノードAINVにおいてその反転データを保持する。そして、ラッチ回路ADLのトランジスタT10のゲートには制御信号ATIが入力され、ラッチ回路ADLのトランジスタT11のゲートには制御信号ATLが入力される。ラッチ回路BDLは、ノードBLATにおいてデータを保持し、ノードBINVにおいてその反転データを保持する。そして、ラッチ回路BDLのトランジスタT10のゲートには制御信号BTIが入力され、ラッチ回路BDLのトランジスタT11のゲートには制御信号BTLが入力される。ラッチ回路CDL、及びXDLについても同様のため、説明を省略する。
なお、制御信号BLX、HLL、XXL、BLC、STB、BLS、STI及びSTL、並びにクロック信号CLKのそれぞれは、例えば、シーケンサ14によって生成される。センスアンプモジュール17は、その他の回路構成であってもよい。例えば、各センスアンプユニットSAUが備えるラッチ回路の個数は、メモリセルトランジスタMTが記憶するビット数などに応じて変更され得る。センスアンプユニットSAUは、簡単な論理演算を実行することが可能な演算回路を有していてもよい。センスアンプモジュール17は、各ページの読み出し動作において、ラッチ回路を用いた演算処理を適宜実行することによって、メモリセルトランジスタMTに記憶されているデータを確定(判定)し得る。
[1-3]メモリデバイス1の構造
次に、第1実施形態に係るメモリデバイス1の構造について説明する。以下で参照される図面では、3次元の直交座標系が使用される。X方向は、ワード線WLの延伸方向に対応する。Y方向は、ビット線BLの延伸方向に対応する。Z方向は、基準とされる基板の表面に対する鉛直方向に対応する。本明細書における“上下”は、Z方向に沿った方向に基づいて定義され、基準とされる基板から離れる方向を正方向(上方)とする。基準とされる基板としては、例えば、図面において最下部に配置された基板が使用される。基板の表(おもて)面は、トランジスタ(CMOS回路)が形成される側の面に対応する。基板の裏面は、おもて面に対して反対側の面に対応する。
次に、第1実施形態に係るメモリデバイス1の構造について説明する。以下で参照される図面では、3次元の直交座標系が使用される。X方向は、ワード線WLの延伸方向に対応する。Y方向は、ビット線BLの延伸方向に対応する。Z方向は、基準とされる基板の表面に対する鉛直方向に対応する。本明細書における“上下”は、Z方向に沿った方向に基づいて定義され、基準とされる基板から離れる方向を正方向(上方)とする。基準とされる基板としては、例えば、図面において最下部に配置された基板が使用される。基板の表(おもて)面は、トランジスタ(CMOS回路)が形成される側の面に対応する。基板の裏面は、おもて面に対して反対側の面に対応する。
[1-3-1]メモリデバイス1の外観
図5は、第1実施形態に係るメモリデバイスの外観の一例を示す斜視図である。図5に示すように、メモリデバイス1は、例えば、下方から順に、第1基板W1、第1CMOS層100、第2基板W2、第2CMOS層200、メモリ層300、第3基板W3、及び配線層400が積層された構造を有する。
図5は、第1実施形態に係るメモリデバイスの外観の一例を示す斜視図である。図5に示すように、メモリデバイス1は、例えば、下方から順に、第1基板W1、第1CMOS層100、第2基板W2、第2CMOS層200、メモリ層300、第3基板W3、及び配線層400が積層された構造を有する。
第1CMOS層100は、第1基板W1を利用して形成されたCMOS回路を含む。第2CMOS層200は、第2基板W2を利用して形成されたCMOS回路を含む。第1CMOS層100及び第2CMOS層200の組は、例えば、入出力回路11、ロジックコントローラ12、レジスタ回路13、シーケンサ14、ドライバ回路15、ロウデコーダモジュール16、及びセンスアンプモジュール17を含む。メモリ層300は、第3基板W3を利用して形成されたメモリセルアレイ10を含む。配線層400は、例えば、メモリデバイス1とメモリコントローラ2との接続に使用される複数のパッドPDを含む。パッドPDは、入出力回路11に接続され、メモリデバイス1の表面で露出している。
第1基板W1、第2基板W2、及び第3基板W3のそれぞれは、シリコン基板である。第1基板W1、第2基板W2、及び第3基板W3のそれぞれは、メモリデバイス1の回路設計に応じた不純物拡散領域を有する。メモリデバイス1は、隣り合う基板の間に接合面を有する。第1実施形態では、第1CMOS層100と第2基板W2との接触(境界)部分と、第2CMOS層200とメモリ層300との接触(境界)部分とのそれぞれが、接合面に対応する。接合面は、2つのウエハ(基板)が接合されることによって形成される面であり、接合された2つの基板の境界部分に対応する。接合される2つの基板の間には、第1CMOS層100などの回路が形成された層が挟まれてもよい。本明細書では、2つの基板を接合する処理のことを、“接合処理”と呼ぶ。
(接合面の平面レイアウト)
図6は、第1実施形態に係るメモリデバイス1が備える接合面の平面レイアウトの一例を示す模式図である。図6は、メモリ層300と第2CMOS層200との接合面におけるレイアウトを示し、第2基板W2(第2CMOS層200)を基準とした座標軸を表示している。図6に示すように、メモリ層300の接合面は、例えば、メモリ領域MR、引出領域HR1及びHR2、並びに入出力領域IOR1に分けられる。第2CMOS層200の接合面は、例えば、センスアンプ領域SR、周辺回路領域PERI、転送領域XR1及びXR2、並びに入出力領域IOR2に分けられる。
図6は、第1実施形態に係るメモリデバイス1が備える接合面の平面レイアウトの一例を示す模式図である。図6は、メモリ層300と第2CMOS層200との接合面におけるレイアウトを示し、第2基板W2(第2CMOS層200)を基準とした座標軸を表示している。図6に示すように、メモリ層300の接合面は、例えば、メモリ領域MR、引出領域HR1及びHR2、並びに入出力領域IOR1に分けられる。第2CMOS層200の接合面は、例えば、センスアンプ領域SR、周辺回路領域PERI、転送領域XR1及びXR2、並びに入出力領域IOR2に分けられる。
メモリ領域MRは、データの記憶に使用され、複数のNANDストリングNSを含む。引出領域HR1及びHR2は、メモリ領域MRをX方向に挟んでいる。引出領域HRは、メモリ領域MRに設けられた積層配線と、Z方向に対向する転送領域XRに設けられたトランジスタとの間の接続に使用される領域である。入出力領域IOR1は、メモリ領域MR並びに引出領域HR1及びHR2のそれぞれとY方向に隣り合っている。入出力領域IOR1は、入出力回路11に関連する回路を含む。
センスアンプ領域SRは、センスアンプモジュール17を含む。周辺回路領域PERIは、シーケンサ14などを含む。センスアンプ領域SR及び周辺回路領域PERIは、Y方向に隣り合って配置され、メモリ領域MRとZ方向に重なっている。転送領域XR1及びXR2は、ロウデコーダモジュール16を含む。転送領域XR1及びXR2は、センスアンプ領域SR及び周辺回路領域PERIの組をX方向に挟み、それぞれ引出領域HR1及びHR2とZ方向に重なっている。入出力領域IOR2は、入出力回路11などを含む。入出力領域IOR2は、入出力領域IOR1とZ方向に重なっている。
メモリ層300の接合面には、複数の接合パッドBPが設けられる。メモリ領域MR、引出領域HR1及びHR2、並びに入出力領域IOR1のそれぞれは、少なくとも1つの接合パッドBPを含む。メモリ領域MRの接合パッドBPは、例えば、ビット線BLに接続される。引出領域HRの接合パッドBPは、例えば、メモリ領域MRに設けられた積層配線のいずれか(例えば、ワード線WL)に接続される。入出力領域IOR1の接合パッドBPは、配線層400のいずれかのパッドPDに電気的に接続される。
同様に、第2CMOS層200の接合面には、複数の接合パッドBPが設けられる。センスアンプ領域SR、周辺回路領域PERI、転送領域XR1及びXR2、並びに入出力領域IOR2のそれぞれは、少なくとも1つの接合パッドBPを含む。転送領域XR1及びXR2の接合パッドBPは、例えば、ロウデコーダRDのトランジスタに接続される。センスアンプ領域SRの接合パッドBPは、例えば、センスアンプユニットSAUのトランジスタに接続される。入出力領域IOR2の接合パッドBPは、入出力回路11のトランジスタに接続される。
メモリ層300の接合面に設けられた複数の接合パッドBPはそれぞれ、第2CMOS層200の接合面に設けられた複数の接合パッドBPと対向配置される。メモリ領域MRの接合パッドBPは、センスアンプ領域SRの接合パッドBPと対向配置される。転送領域XR1及びXR2の接合パッドBPは、それぞれ引出領域HR1及びHR2の接合パッドBPと対向配置される。入出力領域IOR1の接合パッドBPは、入出力領域IOR2の接合パッドBPと対向配置される。メモリ層300と第2CMOS層200との間で対向配置された2つの接合パッドBPの組は、接合処理により接合される(図6の“接合”)。これにより、対向配置された2つの接合パッドBPの間が、電気的に接続される。接合パッドBPは、接合金属と呼ばれてもよい。
なお、第1実施形態に係るメモリデバイス1は、以上で説明した構造に限定されない。例えば、引出領域HRは、少なくとも1つ設けられていればよい。メモリデバイス1は、複数のメモリ領域MRを備えていてもよい。メモリ領域MR、引出領域HR、センスアンプ領域SR、周辺回路領域PERI、転送領域XRの配置は、適宜変更され得る。以下では、入出力領域IORを、周辺回路領域PERIの一部として説明する。
[1-3-2]メモリ層300の構造
次に、メモリ層300の詳細な構造について説明する。
次に、メモリ層300の詳細な構造について説明する。
(1:メモリ層300の平面レイアウト)
図7は、第1実施形態に係るメモリデバイス1が備えるメモリ層300の平面レイアウトの一例を示す平面図である。図7は、メモリセルアレイ10に含まれた4つのブロックBLK0~BLK3に対応する領域を示している。図7に示すように、メモリセルアレイ10は、例えば、複数のスリットSLTと、複数のスリットSHEとを含む。
図7は、第1実施形態に係るメモリデバイス1が備えるメモリ層300の平面レイアウトの一例を示す平面図である。図7は、メモリセルアレイ10に含まれた4つのブロックBLK0~BLK3に対応する領域を示している。図7に示すように、メモリセルアレイ10は、例えば、複数のスリットSLTと、複数のスリットSHEとを含む。
各スリットSLTは、X方向に沿って延伸して設けられた部分を有し、X方向に沿って引出領域HR1、メモリ領域MR、及び引出領域HR2を横切っている。複数のスリットSLTは、Y方向に並んでいる。各スリットSLTは、例えば、絶縁体が埋め込まれた構造を有する。各スリットSLTは、当該スリットSLTを介して隣り合う配線(例えば、ワード線WL0~WL7、並びに選択ゲート線SGD及びSGS)を分断している。メモリセルアレイ10では、スリットSLTによって区切られた領域のそれぞれが、1つのブロックBLKに対応している。
各スリットSHEは、X方向に沿って延伸して設けられた部分を有し、X方向に沿ってメモリ領域MRを横切っている。複数のスリットSHEは、Y方向に並んでいる。本例では、Y方向に隣り合う2つのスリットSLTの間のそれぞれに、4つのスリットSHEが配置されている。各スリットSHEは、例えば、絶縁体が埋め込まれた構造を有する。各スリットSHEは、当該スリットSHEを介して隣り合う配線(少なくとも、選択ゲート線SGD)を分断している。メモリセルアレイ10では、スリットSLT及びSHEによって区切られた領域のそれぞれが、1つのストリングユニットSUに対応している。
なお、第1実施形態に係るメモリデバイス1が備えるメモリセルアレイ10の平面レイアウトは、その他のレイアウトであってもよい。例えば、隣り合う2つのスリットSLTの間に配置されるスリットSHEの数は、任意の数に設計され得る。各ブロックBLKが備えるストリングユニットSUの個数は、隣り合う2つのスリットSLTの間に配置されたスリットSHEの数に基づいて変更され得る。
(2:メモリ領域MRの平面レイアウト)
図8は、第1実施形態に係るメモリデバイス1が備えるメモリ層300のメモリ領域MRにおける平面レイアウトの一例を示す平面図である。図8は、1つのブロックBLK(ストリングユニットSU0~SU4)を含む領域を示している。図8に示すように、メモリデバイス1は、メモリ領域MRにおいて、例えば、複数のメモリピラーMPと、複数のコンタクトCVと、複数のビット線BLとを含む。
図8は、第1実施形態に係るメモリデバイス1が備えるメモリ層300のメモリ領域MRにおける平面レイアウトの一例を示す平面図である。図8は、1つのブロックBLK(ストリングユニットSU0~SU4)を含む領域を示している。図8に示すように、メモリデバイス1は、メモリ領域MRにおいて、例えば、複数のメモリピラーMPと、複数のコンタクトCVと、複数のビット線BLとを含む。
各メモリピラーMPは、1つのNANDストリングNSとして機能する。複数のメモリピラーMPは、隣り合う2つのスリットSLTの間の領域において、例えば、24列の千鳥状に配置される。例えば、紙面の上側から数えて、5列目のメモリピラーMPと、10列目のメモリピラーMPと、15列目のメモリピラーMPと、20列目のメモリピラーMPとのそれぞれに、1つのスリットSHEが重なって配置される。
各ビット線BLは、Y方向に延伸して設けられた部分を有する。複数のビット線は、X方向に並んでいる。各ビット線BLは、ストリングユニットSU毎に、少なくとも1つのメモリピラーMPと重なるように配置される。本例では、1つのメモリピラーMPに、2つのビット線BLが重なって配置されている。メモリピラーMPは、重なって配置された複数のビット線BLのうち1つのビット線BLに、コンタクトCVを介して電気的に接続される。なお、異なる2つの選択ゲート線SGDに接したメモリピラーMPとビット線BLとの間のコンタクトCVは、省略され得る。
なお、第1実施形態に係るメモリデバイス1のメモリ領域MRにおける平面レイアウトは、その他のレイアウトであってもよい。例えば、隣り合う2つのスリットSLTの間に配置されるメモリピラーMPやスリットSHEなどの数及び配置は、適宜変更され得る。各メモリピラーMPと重なるビット線BLの数は、任意の数に設計され得る。
(3:メモリ領域MRの断面構造)
図9は、第1実施形態に係るメモリデバイス1が備えるメモリ層300のメモリ領域MRにおける断面構造の一例を示す、図8のIX-IX線に沿った断面図である。図9は、接合処理前の第3基板W3に形成されたメモリセルアレイ10の構造の一例を示し、第3基板W3を基準とした座標軸を表示している。図9に示すように、メモリデバイス1は、メモリ領域MRにおいて、例えば、導電体層20~26、絶縁体層30~35、及びコンタクトV0及びV1を含む。
図9は、第1実施形態に係るメモリデバイス1が備えるメモリ層300のメモリ領域MRにおける断面構造の一例を示す、図8のIX-IX線に沿った断面図である。図9は、接合処理前の第3基板W3に形成されたメモリセルアレイ10の構造の一例を示し、第3基板W3を基準とした座標軸を表示している。図9に示すように、メモリデバイス1は、メモリ領域MRにおいて、例えば、導電体層20~26、絶縁体層30~35、及びコンタクトV0及びV1を含む。
導電体層20は、第3基板W3上に設けられる。導電体層20上に、絶縁体層30が設けられる。絶縁体層30上に、導電体層21及び絶縁体層31が交互に設けられる。最上層の導電体層22上に、絶縁体層32が設けられる。絶縁体層32上に、導電体層23が設けられる。導電体層23上に、絶縁体層33が設けられる。絶縁体層33上に、導電体層24が設けられる。導電体層24上に、コンタクトV0が設けられる。コンタクトV0上に、導電体層25が設けられる。導電体層25上に、コンタクトV1が設けられる。コンタクトV1上に、導電体層26が設けられる。以下では、導電体層24及び25が設けられた配線層のことを、それぞれ“M0”及び“M1”と呼ぶ。導電体層26が設けられた層のことを、“接合層B1”と呼ぶ。
導電体層21、22、及び23のそれぞれは、例えば、XY平面に沿って広がった板状に形成される。導電体層24は、例えば、Y方向に延伸したライン状に形成される。導電体層20、21及び23は、それぞれソース線SL、選択ゲート線SGS、及び選択ゲート線SGDとして使用される。複数の導電体層22は、第3基板W3側から順に、それぞれワード線WL0~WL7として使用される。導電体層24は、ビット線BLとして使用される。コンタクトV0及びV1は、柱状に設けられる。導電体層24と25との間は、コンタクトV0を介して接続される。導電体層25と導電体層26との間は、コンタクトV1を介して接続される。導電体層26は、第2基板W2と第3基板W3との接合に使用される接合パッドBPに対応する。導電体層26は、例えば、銅を含む。
スリットSLTは、XZ平面に沿って広がった板状に形成された部分を有し、絶縁体層30~32、及び導電体層21~23を分断している。各メモリピラーMPは、Z方向に沿って延伸して設けられ、絶縁体層30~32、及び導電体層21~23を貫通している。各メモリピラーMPは、例えば、コア部材40、半導体層41、及び積層膜42を含む。コア部材40は、Z方向に沿って延伸して設けられた絶縁体である。半導体層41は、コア部材40を覆っている。半導体層41の下部は、導電体層20に接している。積層膜42は、半導体層41の側面を覆っている。半導体層41の上に、コンタクトCVが設けられる。コンタクトCV上には、導電体層24が接触している。
なお、図示された領域には、2つのメモリピラーMPのうち、1つのメモリピラーMPに対応するコンタクトCVが示されている。当該領域においてコンタクトCVが接続されていないメモリピラーMPには、図示されない領域においてコンタクトCVが接続される。メモリピラーMPと導電体層21とが交差した部分は、選択トランジスタST2として機能する。メモリピラーMPと導電体層22とが交差した部分は、メモリセルトランジスタMTとして機能する。メモリピラーMPと導電体層23とが交差した部分は、選択トランジスタST1として機能する。
(4:メモリピラーMPの断面構造)
図10は、第1実施形態に係るメモリデバイス1が備えるメモリ層300に含まれたメモリピラーMPの断面構造の一例を示す、図9のX-X線に沿った断面図である。図10は、メモリピラーMPと導電体層22とを含み且つの第3基板W3の表面と平行な断面を表示している。図10に示すように、積層膜42は、例えば、トンネル絶縁膜43、絶縁膜44、及びブロック絶縁膜45を含む。
図10は、第1実施形態に係るメモリデバイス1が備えるメモリ層300に含まれたメモリピラーMPの断面構造の一例を示す、図9のX-X線に沿った断面図である。図10は、メモリピラーMPと導電体層22とを含み且つの第3基板W3の表面と平行な断面を表示している。図10に示すように、積層膜42は、例えば、トンネル絶縁膜43、絶縁膜44、及びブロック絶縁膜45を含む。
コア部材40は、例えば、メモリピラーMPの中心部に設けられる。半導体層41は、コア部材40の側面を囲っている。トンネル絶縁膜43は、半導体層41の側面を囲っている。絶縁膜44は、トンネル絶縁膜43の側面を囲っている。ブロック絶縁膜45は、絶縁膜44の側面を囲っている。導電体層22は、ブロック絶縁膜45の側面を囲っている。半導体層41は、メモリセルトランジスタMT0~MT7並びに選択トランジスタST1及びST2のチャネル(電流経路)として使用される。トンネル絶縁膜43及びブロック絶縁膜45のそれぞれは、例えば、酸化シリコンを含む。絶縁膜44は、メモリセルトランジスタMTの電荷蓄積層として使用され、例えば、窒化シリコンを含む。これにより、メモリピラーMPの各々が、1つのNANDストリングNSとして機能する。
(5:引出領域HRの平面レイアウト)
第1実施形態に係るメモリデバイス1では、偶数番号のブロックBLKの引出領域HR1における構造が、奇数番号のブロックBLKの引出領域HR2における構造と類似し、偶数番号のブロックBLKの引出領域HR2における構造が、奇数番号のブロックBLKの引出領域HR1における構造と類似している。例えば、引出領域HR2におけるブロックBLK0の平面レイアウトは、引出領域HR1におけるブロックBLK1の構造をX方向及びY方向のそれぞれに反転させた平面レイアウトと同様である。引出領域HR2におけるブロックBLK1の平面レイアウトは、引出領域HR1におけるブロックBLK0の構造をX方向及びY方向のそれぞれに反転させた平面レイアウトと同様である。以下に、引出領域HR1における偶数番号のブロックBLKの平面レイアウトに注目して、引出領域HR1及びHR2におけるブロックBLKの平面レイアウトについて説明する。
第1実施形態に係るメモリデバイス1では、偶数番号のブロックBLKの引出領域HR1における構造が、奇数番号のブロックBLKの引出領域HR2における構造と類似し、偶数番号のブロックBLKの引出領域HR2における構造が、奇数番号のブロックBLKの引出領域HR1における構造と類似している。例えば、引出領域HR2におけるブロックBLK0の平面レイアウトは、引出領域HR1におけるブロックBLK1の構造をX方向及びY方向のそれぞれに反転させた平面レイアウトと同様である。引出領域HR2におけるブロックBLK1の平面レイアウトは、引出領域HR1におけるブロックBLK0の構造をX方向及びY方向のそれぞれに反転させた平面レイアウトと同様である。以下に、引出領域HR1における偶数番号のブロックBLKの平面レイアウトに注目して、引出領域HR1及びHR2におけるブロックBLKの平面レイアウトについて説明する。
図11は、第1実施形態に係るメモリデバイス1が備えるメモリ層300の引出領域HRにおける平面レイアウトの一例を示す平面図である。図11は、引出領域HR1の近傍のメモリ領域MRを併せて示している。図11に示すように、引出領域HR1において、例えば、選択ゲート線SGS、ワード線WL0~WL7、及び選択ゲート線SGDのそれぞれの端部は、テラス部分を有する。
テラス部分は、積層配線のうち上層の配線層(導電体層)と重ならない部分に対応する。複数のテラス部分により形成される構造は、階段(step)、段丘(terrace)、畦石(rimstone)などと類似している。本例では、X方向に段差を有する階段構造が、選択ゲート線SGSの端部と、ワード線WL0~WL7のそれぞれの端部と、選択ゲート線SGDの端部とによって形成される。言い換えると、段差が、選択ゲート線SGSとワード線WL0との間と、ワード線WL0とワード線WL1との間と、…、ワード線WL6とワード線WL7との間と、ワード線WL7と選択ゲート線SGDとの間とのそれぞれに形成される。
また、メモリデバイス1は、引出領域HR1における偶数番号のブロックBLKにおいて、複数のコンタクトCCを含む。コンタクトCCは、ロウデコーダモジュール16と積層配線との間の接続に使用される部材である。各コンタクトCCは、偶数番号のブロックBLKにおいてメモリセルアレイ10に設けられた積層配線、すなわち導電体層21~23のそれぞれのテラス部分のいずれかに接続される。また、図示が省略されているが、メモリデバイス1は、引出領域HR2における奇数番号のブロックBLKにおいて、複数のコンタクトCCを含む。そして、奇数番号のブロックBLKに設けられた複数のコンタクトCCは、奇数番号のブロックBLKにおいてメモリセルアレイ10に設けられた積層配線、すなわち導電体層21~23のそれぞれのテラス部分のいずれかに接続される。
なお、引出領域HRに形成されたテラス部分にコンタクトCCが接続される場合について例示したが、これに限定されない。メモリデバイス1は、引出領域HRにテラス部分が設けられない場合においても、あるコンタクトCCと関連付けられた配線との組が、他の配線と短絡することなく電気的に接続される構造を有していればよい。
(6:引出領域HRの断面構造)
図12は、第1実施形態に係るメモリデバイス1が備えるメモリ層300の引出領域HRにおける断面構造の一例を示す断面図である。図12は、接合処理前の第3基板W3に形成されたメモリセルアレイ10の引出領域HR1における構造と、引出領域HR1の近傍のメモリ領域MRとを示している。図12に示すように、導電体層21~23のそれぞれの端部は、階段状に設けられ、絶縁体層33によって覆われている。引出領域HR1では、絶縁体層33上に絶縁体層34及び35が積層される。また、メモリデバイス1は、引出領域HR1において、例えば、複数のコンタクトCCと、複数のコンタクトV0及びV1と、複数の導電体層27、28及び29とを含む。
図12は、第1実施形態に係るメモリデバイス1が備えるメモリ層300の引出領域HRにおける断面構造の一例を示す断面図である。図12は、接合処理前の第3基板W3に形成されたメモリセルアレイ10の引出領域HR1における構造と、引出領域HR1の近傍のメモリ領域MRとを示している。図12に示すように、導電体層21~23のそれぞれの端部は、階段状に設けられ、絶縁体層33によって覆われている。引出領域HR1では、絶縁体層33上に絶縁体層34及び35が積層される。また、メモリデバイス1は、引出領域HR1において、例えば、複数のコンタクトCCと、複数のコンタクトV0及びV1と、複数の導電体層27、28及び29とを含む。
複数のコンタクトCCは、選択ゲート線SGS、ワード線WL0~WL7、及び選択ゲート線SGDのそれぞれのテラス部分上に、それぞれ設けられる。各コンタクトCCは、絶縁体層33を貫通している。複数のコンタクトCCのそれぞれの上に、1つの導電体層27が設けられる。各導電体層27上に、コンタクトV0が設けられる。図12には、複数のコンタクトV0のうち選択ゲート線SGSに対応するコンタクトV0のみが示されている。コンタクトV0上に、導電体層28が設けられる。導電体層28上に、コンタクトV1が設けられる。導電体層27及び28と複数のコンタクトV0及びV1とは、絶縁体層34によって覆われている。コンタクトV1上に、導電体層29が絶縁体層35を貫通して設けられる。導電体層29は、第2基板W2と第3基板W3との接合に使用される接合パッドBPに対応する。導電体層29は、例えば、銅を含む。導電体層27、28、及び29は、配線層M0及びM1、並びに接合層B1にそれぞれ含まれる。
以上で説明された導電体層27、28及び29とコンタクトCC、V0及びV1との組は、導電体層21~23のいずれかと、ロウデコーダモジュール16との間を接続するための配線及びコンタクトに対応する。図示が省略されているが、導電体層22及び23のそれぞれも同様に、導電体層27、28及び29とコンタクトCC、V0及びV1との組を介して、ロウデコーダモジュール16に接続される。
[1-3-3]メモリデバイス1の断面構造
図13は、第1実施形態に係るメモリデバイス1の断面構造の一例を示す断面図である。図13は、メモリデバイス1におけるメモリ領域MRと引出領域HR1とを含む断面を示し、第1基板W1を基準とした座標軸を表示している。図13に示すように、メモリデバイス1は、メモリ層300に対応して、図9に示されたメモリ層300の構造が上下に反転した構造と、図12に示された引出領域HR1の構造が上下に反転した構造とを有する。メモリデバイス1は、第1CMOS層100に対応して、絶縁体層50及び51、導電体層GC1及び52~54、並びにコンタクトCS1及びC0~C3を備える。メモリデバイス1は、第2CMOS層200に対応して、絶縁体層60及び61、導電体層GC2及び62~65、並びにコンタクトCS2及びC5~C8を備える。
図13は、第1実施形態に係るメモリデバイス1の断面構造の一例を示す断面図である。図13は、メモリデバイス1におけるメモリ領域MRと引出領域HR1とを含む断面を示し、第1基板W1を基準とした座標軸を表示している。図13に示すように、メモリデバイス1は、メモリ層300に対応して、図9に示されたメモリ層300の構造が上下に反転した構造と、図12に示された引出領域HR1の構造が上下に反転した構造とを有する。メモリデバイス1は、第1CMOS層100に対応して、絶縁体層50及び51、導電体層GC1及び52~54、並びにコンタクトCS1及びC0~C3を備える。メモリデバイス1は、第2CMOS層200に対応して、絶縁体層60及び61、導電体層GC2及び62~65、並びにコンタクトCS2及びC5~C8を備える。
絶縁体層50は、第1基板W1上に設けられる。絶縁体層50は、第1基板W1上に設けられた回路(例えば、導電体層52~54、並びにコンタクトCS1及びC0~C2)を覆っている。絶縁体層50は、複数の絶縁体層により構成され得る。また、絶縁体層50は、第1基板W1側から順に、配線層D0、D1、及びD2を含む。配線層D0、D1、及びD2には、第1CMOS層100の配線が設けられる。絶縁体層51は、絶縁体層50上に設けられる。絶縁体層51は、第2基板W2の裏面に接している。絶縁体層51と第2基板W2との境界部分が、第1基板W1と第2基板W2との接合面に対応する。絶縁体層51は、例えば、シリコン酸化膜である。以下では、絶縁体層51を含む層のことを、“接合層B2”と呼ぶ。
絶縁体層60は、第2基板W2上に設けられる。絶縁体層60は、第2基板W2上に設けられた回路(例えば、導電体層62~64、並びにコンタクトCS2及びC5~C8)を覆っている。絶縁体層60は、複数の絶縁体層により構成され得る。また、絶縁体層60は、第1基板W1側から順に、配線層D3、D4、及びD5を含む。配線層D3、D4、及びD5には、第2CMOS層200の配線が設けられる。絶縁体層61は、絶縁体層60上に設けられる。絶縁体層61は、メモリ層300に含まれた絶縁体層35に接している。絶縁体層61と絶縁体層35との協会が、第2基板W2と第3基板W3との間の接合面に対応する。絶縁体層61は、例えば、シリコン酸化膜である。以下では、接合面に絶縁体層61を含む層のことを、“接合層B3”と呼ぶ。
導電体層GC1は、第1基板W1上に設けられたゲート絶縁膜上に設けられる。センスアンプ領域SR内の導電体層GC1は、例えば、トランジスタT8のゲート電極として使用される。転送領域XR1内の導電体層GC1は、例えば、トランジスタTR0のゲート電極として使用される。コンタクトC0は、各導電体層GC1上に設けられる。センスアンプ領域SRに含まれた2つのコンタクトCS1は、第1基板W1に設けられた2つの不純物拡散領域(図示せず)に接続される。例えば、この2つの不純物拡散領域は、トランジスタT8のソース及びドレインにそれぞれ対応する。同様に、転送領域XR1に含まれた2つのコンタクトCS1は、第1基板W1に設けられた2つの不純物拡散領域(図示せず)に接続される。例えば、この2つの不純物拡散領域は、トランジスタTR0のソース及びドレインにそれぞれ対応する。第1基板W1には、トランジスタのレイアウトに応じて、適宜STI(Shallow Trench Isolation)が設けられる。
センスアンプ領域SR内のコンタクトCS1及びC0のそれぞれの上に、導電体層52が設けられる。導電体層52は、配線層D0に含まれる。導電体層52上に、コンタクトC1を介して導電体層53が設けられる。導電体層53は、配線層D1に含まれる。導電体層53上に、コンタクトC2を介して導電体層54が設けられる。導電体層54は、配線層D2に含まれる。導電体層54上にコンタクトC3が設けられる。第1実施形態において、コンタクトC3は、第2基板W2と絶縁体層51とを貫通して設けられている。コンタクトC3と第2基板W2との間は、絶縁膜INSによって絶縁されている。コンタクトC3は、貫通ビア(TSV:Through-Silicon Via)に対応する。
導電体層GC2は、第2基板W2上に設けられたゲート絶縁膜上に設けられる。センスアンプ領域SR内の導電体層GC2は、例えば、トランジスタT4のゲート電極として使用される。コンタクトC5は、各導電体層GC2上に設けられる。センスアンプ領域SRに含まれた2つのコンタクトCS2は、第2基板W2に設けられた2つの不純物拡散領域(図示せず)に接続される。例えば、この2つの不純物拡散領域は、トランジスタT4のソース及びドレインにそれぞれ対応する。第2基板W2には、トランジスタのレイアウトに応じて、適宜STIが設けられる。
センスアンプ領域SR内のコンタクトCS2、C3、及びC5のそれぞれの上に、導電体層62が設けられる。導電体層62は、配線層D3に含まれる。導電体層62上に、コンタクトC6を介して導電体層63が設けられる。導電体層63は、配線層D4に含まれる。導電体層63は、コンタクトCS2及びC3の間の電流経路に設けられてもよいし、コンタクトC3及び接合パッドBPの間の電流経路に設けられてもよい。導電体層63上に、コンタクトC7を介して導電体層64が設けられる。導電体層64は、配線層D4に含まれる。導電体層64上に、コンタクトC8を介して導電体層65が設けられる。導電体層65は、接合層B3に含まれる。導電体層65は、第2基板W2と第3基板W3との接合に使用される接合パッドBPに対応する。導電体層65は、例えば、銅を含む。
導電体層65上に、対向配置された導電体層26が接している。導電体層26は、コンタクトV0及びV1と、導電体層25とを介して、関連付けられた導電体層24(ビット線BL)に接続される。これにより、導電体層24(ビット線BL)が、第1基板W1上に設けられたトランジスタT8に電気的に接続される。同様に、その他の導電体層24のそれぞれが、メモリピラーMPの下方から接続されたコンタクトV0や導電体層25などを介して、第1基板W1上に設けられたトランジスタに接続される。
同様に、引出領域HR1の接合パッドBPと転送領域XR1の接合パッドBPとが接続される。そして、積層配線(例えば、選択ゲート線SGS)が、導電体層52~54及び62~65、並びにコンタクトCS1、C1~C3及びC6~C8を介して、第1基板W1上に設けられたトランジスタTR0に電気的に接続される。
第3基板W3上には、絶縁体層70が設けられる。絶縁体層70は、配線層400に含まれる。配線層400は、第1CMOS層100、第2CMOS層200、及びメモリ層300のいずれかに含まれた回路に接続される導電体層を含む。当該導電体層は、例えば、絶縁体層70の上方に設けられたパッドPDに接続される。
以上の説明では、メモリ層300に形成された接合パッドBPが第1基板W1上のトランジスタに接続される場合について例示したが、これに限定されない。メモリ層300に形成された接合パッドBPは、第2基板W2上のトランジスタに接続されてもよい。トランジスタT8及びTR0は、第2基板W2に配置されてもよい。トランジスタT4は、第1基板W1に配置されてもよい。第1基板W1には、例えば、HVトランジスタが配置される。一方で、第2基板W2には、例えば、LVトランジスタが配置される。このように、第1CMOS層100及び第2CMOS層200におけるトランジスタの配置は、メモリデバイス1の設計に応じて適宜変更され得る。メモリデバイス1の回路配置の具体例については、第4実施形態で説明する。
[1-4]メモリデバイス1の製造方法
図14は、第1実施形態に係るメモリデバイス1の製造方法の一例を示すフローチャートである。図15~図19のそれぞれは、第1実施形態に係るメモリデバイス1の製造途中の断面構造の一例を示す断面図である。以下に、図14を適宜参照して、第1実施形態に係るメモリデバイス1の製造方法について説明する。
図14は、第1実施形態に係るメモリデバイス1の製造方法の一例を示すフローチャートである。図15~図19のそれぞれは、第1実施形態に係るメモリデバイス1の製造途中の断面構造の一例を示す断面図である。以下に、図14を適宜参照して、第1実施形態に係るメモリデバイス1の製造方法について説明する。
まず、メモリ層300が形成された第3基板W3と、第1CMOS層100が形成された第1基板W1とが作成される(S11)。作成された第3基板W3上のメモリ層300では、図15に示すように、接合層B1に設けられた絶縁体層35と接合パッドBP(導電体層25)とが露出している。作成された第1基板W1上の第1CMOS層100では、図16に示すように、接合層B2に設けられた絶縁体層51が露出している。また、S11の時点では、第1基板W1及び第1CMOS層100において、コンタクトCCに対応する構造が形成されていない。
次に、第1基板W1と第2基板W2とが接合され、図17に示すように、第1接合基板BW1が形成される(S12)。具体的には、S12の処理の前に、第2基板W2の接合面に、シリコン酸化膜が形成される。そして、第1基板W1及び第2基板W2の接合処理により、第1CMOS層100の絶縁体層51(シリコン酸化膜)と第2基板W2のシリコン酸化膜とが接触し、結合される。これにより、絶縁体層51上に第2基板W2が設けられた構造を有する第1接合基板BW1が形成される。
次に、第1接合基板BW1に含まれた第2基板W2を対象としたCMP(Chemical Mechanical Polishing)処理が実行される(S13)。S13の処理によって、第1接合基板BW1の第2基板W2が研磨(薄膜化)される。研磨されて薄くなった第2基板W2の厚さが、図13に示された第2基板W2の厚さに対応する。
次に、図18に示すように、第1接合基板BW1上に第2CMOS層200が形成される(S14)。第2CMOS層200の形成プロセスは、コンタクトC3を形成するためのエッチング工程を含む。具体的には、まず、導電体層54と重なるように、第2基板W2を貫通する第1ホールが形成される。そして、第1ホールに、絶縁体が埋め込まれる。それから、コンタクトCS2を形成するためのエッチング工程において、第2基板W2に埋め込まれた絶縁体を貫通する第2ホールが同時に形成される。その後、第2ホールに導電体が埋め込まれることによって、第1CMOS層100内の回路と第2CMOS層200内の回路とを接続するコンタクトC3が形成される。コンタクトC3が形成された後に、配線層D3~D5、及び接合層B3の構造が形成され、S14の処理が完了する。
次に、第1接合基板BW1と第3基板W3とが接合され、図19に示すように、第2接合基板BW2が形成される(S15)。具体的には、第1接合基板BW1及び第3基板W3の接合処理により、第2CMOS層200の絶縁体層61接合層B3とメモリ層300の絶縁体層35とが接触し、結合される。また、第2CMOS層200とメモリ層300との間で対向する接合パッドBPの組が接触し、結合される。これにより、第2接合基板BW2が形成される。
次に、第2接合基板BW2に含まれた第3基板W3を対象としたCMP処理が実行される(S16)。S16の処理によって、研磨されて薄くなった第3基板W3の厚さが、図13に示された第3基板W3の厚さに対応する。
次に、第2接合基板BW2上に配線層400が形成される(S17)。S17の処理は、第3基板W3をエッチングする工程や、配線及び絶縁膜を形成する工程や、パッドPDを形成する工程を含む。S17の処理が完了すると、メモリデバイス1が完成する。
[1-5]第1実施形態の効果
第1実施形態に係るメモリデバイス1に依れば、メモリデバイスの製造コストを抑制することができる。以下に、第1実施形態の効果の詳細について説明する。
第1実施形態に係るメモリデバイス1に依れば、メモリデバイスの製造コストを抑制することができる。以下に、第1実施形態の効果の詳細について説明する。
メモリセルが三次元に積層されたメモリセルアレイは、ワード線WLの積層数を増やすことによって記憶容量を増加させることができる。また、メモリデバイスとして、メモリセルアレイが形成された基板と、メモリセルアレイを制御するCMOS回路が形成される基板とが接合された構造が知られている。このような構造は、メモリセルアレイが形成された領域にCMOS回路が形成された領域を隠すことができ、チップ面積を抑制できる。
しかしながら、ワード線WLの積層数が増えることに伴い、メモリセルアレイ10を制御するCMOS回路の面積も増加する。例えば、ワード線WLの本数が増えることに伴い、ワード線WLに接続されるHVトランジスタ(ロウデコーダモジュール16内のトランジスタTR)の数が増える。このようなトランジスタは、CMOS回路が形成される基板上に配置されるため、CMOS回路の面積が増加してしまう。
これに対して、第1実施形態に係るメモリデバイス1は、2枚の基板(第1基板W及び第2基板W2)に、メモリセルアレイ10を制御するCMOS回路が配置された構造を有する。言い換えると、メモリデバイス1は、それぞれにCMOS回路が形成された複数のシリコン基板を有している。さらに言い換えると、メモリデバイス1は、第1基板W1に形成された第1CMOS層100と、第2基板W2に形成された第2CMOS層200を備えている。そして、第1CMOS層100と第2CMOS層200との間が、貫通ビア(TSV:Through-Silicon Via)を利用して接続される。
これにより、第1実施形態に係るメモリデバイス1は、大容量のメモリセルアレイ10に対して、CMOS回路が配置される領域を確保できる。具体的には、ワード線WLの積層数が増えることに伴い回路面積が増加するロウデコーダモジュール16を配置するスペースが、複数のCMOS層により確保され得る。その結果、第1実施形態に係るメモリデバイス1は、ワード線WLの積層数の増加がチップ面積に与える影響を抑制することができる。従って、第1実施形態に係るメモリデバイス1は、チップ面積の増加を抑制することができ、メモリデバイスの製造コストを抑制することができる。
さらに、第1実施形態に係るメモリデバイス1では、第1基板W1と第2基板W2との間で、層間絶縁膜の膜厚を変えることができる。例えば、第1基板W1にHVトランジスタが配置され、第2基板W2にLVトランジスタが配置される。第2基板W2の層間絶縁膜(絶縁体層60)は、導電体層GC2の高さ及び接合層B3の接合パッドBPの高さに基づいて設計され、例えば、1μm未満である。第1基板W1の層間絶縁膜(絶縁体層50)は、導電体層GC1の高さ及び配線層D0~D2の高さに基づいて設計され、例えば、2μm以上である。第1基板W1の層間絶縁膜は、十分な厚さを有することが好ましい。これにより、HVトランジスタが形成される第1基板W1から発生する電界が、LVトランジスタが形成された第2基板W2に与える影響を抑制することができる。
[2]第2実施形態
第2実施形態は、第1実施形態と異なる製造方法により、第1基板W1(第1CMOS層100)と第2基板W2(第2CMOS層200)とが接合された構造を形成する。以下に、第2実施形態の詳細について説明する。
第2実施形態は、第1実施形態と異なる製造方法により、第1基板W1(第1CMOS層100)と第2基板W2(第2CMOS層200)とが接合された構造を形成する。以下に、第2実施形態の詳細について説明する。
[2-1]メモリデバイス1aの断面構造
図20は、第2実施形態に係るメモリデバイス1aの断面構造の一例を示す断面図である。図20に示すように、メモリデバイス1aは、第1実施形態で説明されたメモリデバイス1に対して、第1CMOS層100の構造が異なっている。メモリデバイス1aの第1CMOS層100aは、第1部分110及び第2部分120を有する。メモリデバイス1aは、第1CMOS層100の第1部分110に対応して、絶縁体層50a及び55、導電体層GC1、複数の接合パッドBP、並びにコンタクトC0a及びCS1aを備える。メモリデバイス1aは、第1CMOS層100の第2部分120に対応して、導電体層52~54、絶縁体層56及び50b、複数の接合パッドBP、並びにコンタクトC0b、CS1b、C1~C3を備える。
図20は、第2実施形態に係るメモリデバイス1aの断面構造の一例を示す断面図である。図20に示すように、メモリデバイス1aは、第1実施形態で説明されたメモリデバイス1に対して、第1CMOS層100の構造が異なっている。メモリデバイス1aの第1CMOS層100aは、第1部分110及び第2部分120を有する。メモリデバイス1aは、第1CMOS層100の第1部分110に対応して、絶縁体層50a及び55、導電体層GC1、複数の接合パッドBP、並びにコンタクトC0a及びCS1aを備える。メモリデバイス1aは、第1CMOS層100の第2部分120に対応して、導電体層52~54、絶縁体層56及び50b、複数の接合パッドBP、並びにコンタクトC0b、CS1b、C1~C3を備える。
絶縁体層50aは、第1基板W1上に設けられる。絶縁体層50aは、第1基板W1上に設けられた素子(例えば、トランジスタT8や、コンタクトC0a及びCS1a)を覆っている。絶縁体層55は、絶縁体層50a上に設けられる。絶縁体層55は、例えば、シリコン酸化膜である。以下では、絶縁体層55を含む層のことを、“接合層B4”と呼ぶ。接合層B4は、複数の接合パッドBPを含む。接合層B4に含まれた接合パッドBPは、コンタクトCS1a、C0aなどに接続される。
絶縁体層56は、絶縁体層55上に設けられる。絶縁体層56は、例えば、シリコン酸化膜である。絶縁体層55と絶縁体層56との境界部分が、第1CMOS層100の第1部分110及び第2部分120の接合面に対応する。以下では、絶縁体層56を含む層のことを、“接合層B5”と呼ぶ。絶縁体層56上に、絶縁体層50bが設けられる。絶縁体層50bは、複数の絶縁体層により構成され得る。絶縁体層50bは、配線層D0、D1、及びD2を含む。絶縁体層50b上に、第2基板W2の裏面に接している。接合層B5は、複数の接合パッドBPを含む。接合層B5に含まれた接合パッドBP上には、コンタクトCS1b、C0bなどが設けられる。コンタクトCS1b及びC0bのそれぞれは、配線層D0に含まれた導電体層52に接している。絶縁体層50bは、第1CMOS層100aに含まれた回路(例えば、導電体層52~54、並びにコンタクトCS1b、C0b、C1及びC2)を覆っている。
接合層B4に含まれた複数の接合パッドBPは、接合層B5に含まれ且つ対向配置された複数の接合パッドBPにそれぞれ接続される。これにより、第2実施形態では、コンタクトCS1a、対向配置された2つの接合パッドBP、及びコンタクトCS1bの組、又は、コンタクトCS0a、対向配置された2つの接合パッドBP、及びコンタクトC0bの組によって、第1基板W1と配線層D0の導電体層52との間が電気的に接続される。
なお、第2実施形態では、第1CMOS層100aの第1部分110は、第1基板W1を用いて形成される。一方で、第1CMOS層100aの第2部分120は、第2基板W2の裏面を用いて形成される。第2実施形態に係るメモリデバイス1aのその他の構成は、第1実施形態に係るメモリデバイス1と同様である。
[2-2]メモリデバイス1aの製造方法
図21は、第2実施形態に係るメモリデバイス1aの製造方法の一例を示すフローチャートである。図22~図26のそれぞれは、第2実施形態に係るメモリデバイス1aの製造途中の断面構造の一例を示す断面図である。以下に、図21を適宜参照して、第2実施形態に係るメモリデバイス1aの製造方法について説明する。
図21は、第2実施形態に係るメモリデバイス1aの製造方法の一例を示すフローチャートである。図22~図26のそれぞれは、第2実施形態に係るメモリデバイス1aの製造途中の断面構造の一例を示す断面図である。以下に、図21を適宜参照して、第2実施形態に係るメモリデバイス1aの製造方法について説明する。
まず、メモリ層300が形成された第3基板W3と、第1CMOS層100の第1部分110が形成された第1基板W1と、第2CMOS層200が形成された第2基板W2とが作成される(S21)。作成された第3基板W3上のメモリ層300の構造は、図15に示された構造と同様である。作成された第1基板W1上の第1CMOS層100の第1部分110では、図22に示すように、接合層B4の絶縁体層55が露出している。作成された第2基板W2上の第2CMOS層200では、図23に示すように、接合層B3の絶縁体層61と接合パッドBP(導電体層65)とが露出している。また、S21の時点では、第2基板W2及び第2CMOS層200において、コンタクトC3に対応する構造が形成されていない。
次に、第2基板W2と第3基板W3とが接合され、図24に示すように、第1接合基板BW1aが形成される(S22)。具体的には、第2基板W2及び第3基板W3の接合処理により、第2CMOS層200の絶縁体層61と第3基板W3の絶縁体層35とが接触し、結合される。また、第2CMOS層200とメモリ層300との間で対向する接合パッドBPの組が接触し、結合される。これにより、第1接合基板BW1aが形成される。
次に、第1接合基板BW1aに含まれた第2基板W2を対象としたCMP処理が実行される(S23)。S23の処理によって、研磨されて薄くなった第2基板W2の厚さが、図20に示された第2基板W2の厚さに対応する。
次に、第1接合基板BW1a上に第1CMOS層100の第2部分120が形成される(S24)。第1CMOS層100の第2部分120の形成プロセスは、コンタクトC3を形成するためのエッチング工程を含む。具体的には、まず、絶縁体層が形成され、導電体層62と重なるように、第2基板W2を貫通する第3ホールが形成される。そして、当該ホールに、絶縁膜INSの側壁が形成された後に、導電体が埋め込まれる。これにより、第1CMOS層100の第2部分120内の回路と第2CMOS層200内の回路とを接続するコンタクトC3が形成される。その後、配線層D2~D0、及び接合層Bbの構造が形成され、S24の処理が完了する。
次に、図26に示すように、第1接合基板BW1aと第1基板W1とが接合され第2接合基板BW2aが形成される(S25)。具体的には、第1接合基板BW1a及び第1基板W1の接合処理により、接合層B4及びB5とが接合される。より具体的には、第2基板W2上に形成された第1CMOS層100の第2部分120の絶縁体層56と、第1基板W1上に形成された第1CMOS層100の第1部分110の絶縁体層55とが接触し、結合される。また、第1CMOS層100の第1部分110及び第2部分120の間で対向する接合パッドBPの組が接触し、結合される。これにより、第2接合基板BW2aが形成される。
次に、第2接合基板BW2aに含まれた第3基板W3を対象としたCMP処理が実行される(S26)。S26の処理によって、研磨されて薄くなった第3基板W3の厚さが、図20に示された第3基板W3の厚さに対応する。
次に、第2接合基板BW2a上に配線層400が形成される(S27)。S27の処理は、第3基板W3をエッチングする工程や、配線及び絶縁膜を形成する工程や、パッドPDを形成する工程を含む。S27の処理が完了すると、メモリデバイス1aが完成する。
[2-3]第2実施形態の効果
第2実施形態に係るメモリデバイス1に依れば、第1実施形態と同様に、チップ面積の増加を抑制することができ、メモリデバイスの製造コストを抑制することができる。
第2実施形態に係るメモリデバイス1に依れば、第1実施形態と同様に、チップ面積の増加を抑制することができ、メモリデバイスの製造コストを抑制することができる。
また、第2実施形態に係るメモリデバイス1では、第1CMOS層100aの第2部分120(配線層D0~D2)が、第2基板W2の裏面を用いて形成される。そして、第1基板W1に第1CMOS層100aの第1部分110が設けられる。これにより、第1基板W1に形成されるコンタクトCS1aのアスペクト比が低下する。従って、第2実施形態に係るメモリデバイス1は、導電体層GC1とコンタクトCS1aとのピッチを縮小することができ、センスアンプモジュール17の面積を削減することができる。
なお、第2実施形態に係るメモリデバイス1では、接合層B4及びB5を利用して、配線が形成されてもよい。この場合、第1CMOS層100aの配線を形成する工程が削減され、メモリデバイス1の製造コストが抑制され得る。
[3]第3実施形態
第3実施形態に係るメモリデバイス1bは、第2実施形態に係るメモリデバイス1aにおいて、第1CMOS層100に対応する回路が第1基板W1を用いて形成された構造を有する。以下に、第3実施形態の詳細について説明する。
第3実施形態に係るメモリデバイス1bは、第2実施形態に係るメモリデバイス1aにおいて、第1CMOS層100に対応する回路が第1基板W1を用いて形成された構造を有する。以下に、第3実施形態の詳細について説明する。
[3-1]メモリデバイスの断面構造
図27は、第3実施形態に係るメモリデバイス1bの断面構造の一例を示す断面図である。図27に示すように、メモリデバイス1bは、第1実施形態で説明されたメモリデバイス1における第1基板W1と第2基板W2との接合に、第2実施形態で説明された接合層B4及びB5が使用された構造を有している。メモリデバイス1bは、第1CMOS層100bに対応して、絶縁体層50及び55、導電体層GC1、複数の接合パッドBP、並びにコンタクトCS、C0~C2、及びC3aを備える。メモリデバイス1aは、第2基板W2の裏面部分に対応して、絶縁体層66及び56、複数の接合パッドBP、並びにコンタクトC3bを備える。
図27は、第3実施形態に係るメモリデバイス1bの断面構造の一例を示す断面図である。図27に示すように、メモリデバイス1bは、第1実施形態で説明されたメモリデバイス1における第1基板W1と第2基板W2との接合に、第2実施形態で説明された接合層B4及びB5が使用された構造を有している。メモリデバイス1bは、第1CMOS層100bに対応して、絶縁体層50及び55、導電体層GC1、複数の接合パッドBP、並びにコンタクトCS、C0~C2、及びC3aを備える。メモリデバイス1aは、第2基板W2の裏面部分に対応して、絶縁体層66及び56、複数の接合パッドBP、並びにコンタクトC3bを備える。
絶縁体層50は、第1実施形態と同様に、第1基板W1上に設けられる。絶縁体層50は、配線層D0、D1、及びD2を含む。絶縁体層55は、絶縁体層50上に設けられる。絶縁体層55は、接合層B4に含まれる。絶縁体層55は、例えば、シリコン酸化膜である。接合層B4に含まれた複数の接合パッドBPは、コンタクトC3aに接続される。コンタクトC3aは、対応する導電体層54上に設けられる。
絶縁体層56は、絶縁体層55上に設けられる。絶縁体層56は、接合層B5に含まれる。絶縁体層56は、例えば、シリコン酸化膜である。絶縁体層55と絶縁体層56との境界部分が、第1基板W1及び第2基板W2の接合面に対応する。絶縁体層56上に、絶縁体層66が設けられる。絶縁体層66は、第2基板W2の裏面に接している。接合層B5に含まれた複数の接合パッドBP上には、コンタクトC3bが設けられる。コンタクトC3bは、第2基板W2及び絶縁体層56を貫通して設けられ、対応する導電体層62と接合パッドBPとの間を接続している。コンタクトC3bと第2基板W2との間は、絶縁膜INSによって絶縁されている。
接合層B4に含まれた複数の接合パッドBPは、接合層B5に含まれ且つ対向配置された複数の接合パッドBPにそれぞれ接続される。これにより、第3実施形態では、コンタクトC3a、対向配置された2つの接合パッドBP、及びコンタクトC3bの組によって、配線層D2の導電体層54と配線層D3の導電体層62との間が電気的に接続される。
なお、第3実施形態では、接合層B4を含む第1CMOS層100bが、第1基板W1を用いて形成される。一方で、接合層B5が、第2基板W2の裏面を用いて形成される。第3実施形態に係るメモリデバイス1bのその他の構成は、第1実施形態に係るメモリデバイス1と同様である。
[3-2]メモリデバイスの製造方法
図28は、第3実施形態に係るメモリデバイス1bの製造方法の一例を示すフローチャートである。図29~図31のそれぞれは、第3実施形態に係るメモリデバイス1bの製造途中の断面構造の一例を示す断面図である。以下に、図28を適宜参照して、第3実施形態に係るメモリデバイス1bの製造方法について説明する。
図28は、第3実施形態に係るメモリデバイス1bの製造方法の一例を示すフローチャートである。図29~図31のそれぞれは、第3実施形態に係るメモリデバイス1bの製造途中の断面構造の一例を示す断面図である。以下に、図28を適宜参照して、第3実施形態に係るメモリデバイス1bの製造方法について説明する。
まず、メモリ層300が形成された第3基板W3と、第1CMOS層100が形成された第1基板W1と、第2CMOS層200が形成された第2基板W2とが作成される(S21)。作成された第3基板W3上のメモリ層300の構造は、図15に示された構造と同様である。作成された第1基板W1上の第1CMOS層100では、図29に示すように、接合層B4における絶縁体層55と接合パッドBPとが露出している。作成された第2基板W2上の第2CMOS層200の構造は、図23に示された構造と同様である。
次に、第2実施形態と同様に、第2基板W2と第3基板W3とが接合され、第1接合基板BW1aが形成される(S22)。
次に、第2実施形態と同様に、第1接合基板BW1aに含まれた第2基板W2を対象としたCMP処理が実行される(S23)。
次に、第1接合基板BW1aの上方に接合層B5が形成される(S32)。具体的には、まず、絶縁体層66が形成される。そして、導電体層62と重なるように、第2基板W2及び絶縁体層66を貫通するホールが形成される。それから、当該ホールに、絶縁膜INSの側壁が形成された後に、導電体が埋め込まれる。これにより、コンタクトC3bが形成される。次に、絶縁体層56が形成される。そして、リソグラフィ及びエッチング処理によって、接合パッドBPが配置される部分の絶縁体層56が除去される。それから、絶縁体層56が除去された部分に導電体(接合パッドBP)が埋め込まれる。これにより、第2基板W2の上方に設けられた接合パッドBPが、コンタクトC3を介して第2CMOS層200内の回路と接続される。
次に、図26に示すように、第1接合基板BW1aと第1基板W1とが接合され、第2接合基板BW2bが形成される(S33)。具体的には、第1接合基板BW1a及び第1基板W1の接合処理により、接合層B4及びB5が接合される。より具体的には、第1接合基板BW1a及び第1基板W1の接合処理により、第2基板W2を用いて形成された絶縁体層56と、第1基板W1を用いて形成された絶縁体層55とが接触し、結合される。また、接合層B5及びB4の間で対向する接合パッドBPの組が接触し、結合される。これにより、コンタクトC3a及びC3bの間が、対向配置された接合パッドBPの組によって電気的に接続される。
次に、第2接合基板BW2bに含まれた第3基板W3を対象としたCMP処理が実行される(S34)。S34の処理によって、研磨されて薄くなった第3基板W3の厚さが、図27に示された第3基板W3の厚さに対応する。
次に、第2接合基板BW2b上に配線層400が形成される(S35)。S35の処理は、第3基板W3をエッチングする工程や、配線及び絶縁膜を形成する工程や、パッドPDを形成する工程を含む。S35の処理が完了すると、メモリデバイス1bが完成する。
[3-3]第3実施形態の効果
第3実施形態に係るメモリデバイス1に依れば、第2実施形態と同様に、チップ面積の増加を抑制することができ、メモリデバイスの製造コストを抑制することができる。
第3実施形態に係るメモリデバイス1に依れば、第2実施形態と同様に、チップ面積の増加を抑制することができ、メモリデバイスの製造コストを抑制することができる。
[4]第4実施形態
第4実施形態は、メモリデバイス1における第1CMOS層100及び第2CMOS層200の回路配置に関する。以下に、第4実施形態の詳細について説明する。
第4実施形態は、メモリデバイス1における第1CMOS層100及び第2CMOS層200の回路配置に関する。以下に、第4実施形態の詳細について説明する。
[4-1]メモリデバイス1の回路配置
以下に、メモリデバイス1の回路配置のバリエーションとして、第4実施形態の第1構成例、第2構成例、第3構成例、第4構成例、第5構成例、第6構成例、第7構成例、及び第8構成例について順に説明する。
以下に、メモリデバイス1の回路配置のバリエーションとして、第4実施形態の第1構成例、第2構成例、第3構成例、第4構成例、第5構成例、第6構成例、第7構成例、及び第8構成例について順に説明する。
[4-1-1]第1構成例
図32は、第4実施形態の第1構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図32に示すように、第4実施形態の第1構成例に係るメモリデバイス1は、関連付けられたブロックBLKが異なるロウデコーダモジュール16A、16B、16C、及び16Dを備える。第4実施形態の第1構成例のロウデコーダモジュール16A及び16Bは、第1CMOS層100(第1基板W1)に配置され、それぞれ引出領域HR1及びHR2の積層配線に接続される。第4実施形態の第1構成例のロウデコーダモジュール16C及び16Bは、第2CMOS層200(第2基板W2)に配置され、それぞれ引出領域HR1及びHR2の積層配線に接続される。
図32は、第4実施形態の第1構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図32に示すように、第4実施形態の第1構成例に係るメモリデバイス1は、関連付けられたブロックBLKが異なるロウデコーダモジュール16A、16B、16C、及び16Dを備える。第4実施形態の第1構成例のロウデコーダモジュール16A及び16Bは、第1CMOS層100(第1基板W1)に配置され、それぞれ引出領域HR1及びHR2の積層配線に接続される。第4実施形態の第1構成例のロウデコーダモジュール16C及び16Bは、第2CMOS層200(第2基板W2)に配置され、それぞれ引出領域HR1及びHR2の積層配線に接続される。
すなわち、第4実施形態の第1構成例では、ロウデコーダRDが、第1基板W1のX方向の一方側及び他方側とのそれぞれと、第2基板W2のX方向の一方側及び他方側とのそれぞれとに配置される。なお、ロウデコーダモジュール16Aと引出領域HR1の積層配線は、第2基板W2及び第2CMOS層200を介して接続される。ロウデコーダモジュール16Bと引出領域HR2の積層配線は、第2基板W2及び第2CMOS層200を介して接続される。第4実施形態の第1構成例のセンスアンプモジュール17は、第1基板W1及び第2基板W2のどちらに配置されてもよい。
[4-1-2]第2構成例
図33は、第4実施形態の第2構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図33に示すように、第4実施形態の第2構成例に係るメモリデバイス1は、関連付けられたブロックBLKが異なるロウデコーダモジュール16A及び16Bを備える。第4実施形態の第2構成例のロウデコーダモジュール16Aは、第2CMOS層200(第2基板W2)に配置され、引出領域HR1の積層配線に接続される。第4実施形態の第2構成例のロウデコーダモジュール16Bは、第1CMOS層100(第1基板W1)に配置され、引出領域HR2の積層配線に接続される。
図33は、第4実施形態の第2構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図33に示すように、第4実施形態の第2構成例に係るメモリデバイス1は、関連付けられたブロックBLKが異なるロウデコーダモジュール16A及び16Bを備える。第4実施形態の第2構成例のロウデコーダモジュール16Aは、第2CMOS層200(第2基板W2)に配置され、引出領域HR1の積層配線に接続される。第4実施形態の第2構成例のロウデコーダモジュール16Bは、第1CMOS層100(第1基板W1)に配置され、引出領域HR2の積層配線に接続される。
すなわち、第4実施形態の第2構成例では、ロウデコーダRDが、第1基板W1のX方向の一方側と、第2基板W2のX方向の他方側とに配置される。なお、ロウデコーダモジュール16Bと引出領域HR2の積層配線は、第2基板W2及び第2CMOS層200を介して接続される。第4実施形態の第1構成例のセンスアンプモジュール17は、第1基板W1及び第2基板W2のどちらに配置されてもよい。
[4-1-3]第3構成例
図34は、第4実施形態の第3構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図34に示すように、第4実施形態の第3構成例に係るメモリデバイス1は、関連付けられたブロックBLKが異なるロウデコーダモジュール16A及び16Bを備える。第4実施形態の第3構成例のロウデコーダモジュール16Aは、引出領域HR1の積層配線に接続される。第4実施形態の第2構成例のロウデコーダモジュール16Bは、引出領域HR2の積層配線に接続される。
図34は、第4実施形態の第3構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図34に示すように、第4実施形態の第3構成例に係るメモリデバイス1は、関連付けられたブロックBLKが異なるロウデコーダモジュール16A及び16Bを備える。第4実施形態の第3構成例のロウデコーダモジュール16Aは、引出領域HR1の積層配線に接続される。第4実施形態の第2構成例のロウデコーダモジュール16Bは、引出領域HR2の積層配線に接続される。
そして、第4実施形態の第3構成例では、ロウデコーダモジュール16AのロウデコーダRDを構成する複数の素子が、第1素子グループ161Aと第2素子グループ162Aとに分類される。同様に、ロウデコーダモジュール16BのロウデコーダRDを構成する複数の素子が、第1素子グループ161Bと第2素子グループ162Bとに分類される。例えば、第4実施形態の第3構成例では、第1素子グループ161A及び161Bが、第1CMOS層100(第1基板W1)に配置され、引出領域HR1及びHR2とそれぞれ重なっている。また、第2素子グループ162A及び162Bが、第2CMOS層200(第2基板W2)に配置され、引出領域HR1及びHR2とそれぞれ重なっている。第1素子グループ161A及び161Bのそれぞれは、例えば、トランジスタTR(HVトランジスタ)を含む。第2素子グループ162A及び162Bのそれぞれは、例えば、ブロックデコーダBDを含む。
以上で説明されたように、第4実施形態の第3構成例では、ロウデコーダRDが、第1CMOS層100に設けられた少なくとも1つのトランジスタと、第2CMOS層200に設けられた少なくとも1つのトランジスタとによって構成される。なお、第1素子グループ161A及び161Bに含まれる素子と、第2素子グループ162A及び162Bに含まれる素子との割り当ては、適宜変更され得る。第4実施形態の第3構成例のセンスアンプモジュール17は、第1基板W1及び第2基板W2のどちらに配置されてもよい。
[4-1-4]第4構成例
図35は、第4実施形態の第4構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図35に示すように、第4実施形態の第4構成例に係るメモリデバイス1は、関連付けられたビット線BLが異なるセンスアンプモジュール17A及び17Bを備える。第4実施形態の第4構成例のセンスアンプモジュール17A及び17Bは、第1CMOS層100(第1基板W1)及び第2CMOS層200(第2基板W2)にそれぞれ配置され、それぞれメモリ領域MR内の関連付けられたビット線BLに接続される。
図35は、第4実施形態の第4構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図35に示すように、第4実施形態の第4構成例に係るメモリデバイス1は、関連付けられたビット線BLが異なるセンスアンプモジュール17A及び17Bを備える。第4実施形態の第4構成例のセンスアンプモジュール17A及び17Bは、第1CMOS層100(第1基板W1)及び第2CMOS層200(第2基板W2)にそれぞれ配置され、それぞれメモリ領域MR内の関連付けられたビット線BLに接続される。
すなわち、第4実施形態の第4構成例では、センスアンプモジュール17が、第1基板W1及び第2基板W2のそれぞれに配置される。センスアンプモジュール17Aと関連付けられたビット線BLとは、第2基板W2及び第2CMOS層200を介して接続される。なお、第4実施形態の第4構成例のロウデコーダモジュール16は、第1基板W1及び第2基板W2のどちらに配置されてもよい。本例では、ロウデコーダモジュール16A及び16Bが、第1CMOS層100(第1基板W1)に配置され、それぞれ引出領域HR1及びHA2の積層配線に接続されている。
なお、入出力回路11の配線が、第1基板W1及び第2基板W2のそれぞれに設けられ、この入出力回路11の配線に対応して、第1基板W1及び第2基板W2のそれぞれにセンスアンプユニットSAUが配置されてもよい。
[4-1-5]第5構成例
図36は、第4実施形態の第5構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図36に示すように、第4実施形態の第5構成例のセンスアンプモジュール17は、メモリ領域MR内の関連付けられたビット線BLに接続される。
図36は、第4実施形態の第5構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図36に示すように、第4実施形態の第5構成例のセンスアンプモジュール17は、メモリ領域MR内の関連付けられたビット線BLに接続される。
そして、第4実施形態の第5構成例では、センスアンプモジュール17を構成する複数の素子が、第1素子グループ171と第2素子グループ172とに分類される。例えば、第4実施形態の第5構成例では、第1素子グループ171が第1CMOS層100(第1基板W1)に配置され、第2素子グループ172が第2CMOS層200(第2基板W2)に配置される。第1素子グループ171は、例えば、ビット線接続部BLHUのトランジスタを含む。第2素子グループ172は、例えば、センスデータラッチ部SADLのトランジスタを含む。
以上で説明されたように、第4実施形態の第5構成例では、センスアンプモジュール17が、第1CMOS層100に設けられた少なくとも1つのトランジスタと、第2CMOS層200に設けられた少なくとも1つのトランジスタとによって構成される。なお、第4実施形態の第5構成例のロウデコーダモジュール16は、第1基板W1に配置されてもよいし、第2基板W2に配置されてもよい。本例では、ロウデコーダモジュール16A及び16Bが、第1CMOS層100(第1基板W1)に配置され、それぞれ引出領域HR1及びHR2の積層配線に接続されている。
[4-1-6]第6構成例
図37は、第4実施形態の第6構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図37に示すように、第4実施形態の第6構成例に係るメモリデバイス1では、ロウデコーダモジュール16とセンスアンプモジュール17とが、互いに異なる基板に配置される。具体的には、第4実施形態の第6構成例では、例えば、第1CMOS層100(第1基板W1)に、引出領域HR1及びHR2とそれぞれ重なるようにロウデコーダモジュール16A及び16Bが配置される。そして、第2CMOS層200(第2基板W2)に、メモリ領域MRと重なるようにセンスアンプモジュール17が配置される。
図37は、第4実施形態の第6構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図37に示すように、第4実施形態の第6構成例に係るメモリデバイス1では、ロウデコーダモジュール16とセンスアンプモジュール17とが、互いに異なる基板に配置される。具体的には、第4実施形態の第6構成例では、例えば、第1CMOS層100(第1基板W1)に、引出領域HR1及びHR2とそれぞれ重なるようにロウデコーダモジュール16A及び16Bが配置される。そして、第2CMOS層200(第2基板W2)に、メモリ領域MRと重なるようにセンスアンプモジュール17が配置される。
すなわち、第4実施形態の第6構成例では、ロウデコーダモジュール16が、第1CMOS層100に設けられた複数のトランジスタによって構成され、センスアンプモジュール17が、第2CMOS層200に設けられた複数のトランジスタによって構成される。なお、ロウデコーダモジュール16が配置される基板と、センスアンプモジュール17が配置される基板とは、入れ替えられてもよい。
[4-1-7]第7構成例
図38は、第4実施形態の第7構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図38に示すように、第4実施形態の第7構成例に係るメモリデバイス1では、HVトランジスタとLVトランジスタとが、互いに異なる基板に配置される。具体的には、第4実施形態の第7構成例では、例えば、第1CMOS層100(第1基板W1)にHVトランジスタが配置され、第2CMOS層200(第2基板W2)にLVトランジスタが配置される。第1CMOS層100は、引出領域HR1及びHR2とそれぞれ重なるように配置されたロウデコーダモジュール16A及び16Bと、メモリ領域MRと重なるように配置され、ビット線接続部BLHUに対応する第1素子グループ171とを含む。一方で、第2CMOS層200は、メモリ領域MRと重なるように配置され、センスデータラッチ部SADLに対応する第2素子グループ172を含む。
図38は、第4実施形態の第7構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図38に示すように、第4実施形態の第7構成例に係るメモリデバイス1では、HVトランジスタとLVトランジスタとが、互いに異なる基板に配置される。具体的には、第4実施形態の第7構成例では、例えば、第1CMOS層100(第1基板W1)にHVトランジスタが配置され、第2CMOS層200(第2基板W2)にLVトランジスタが配置される。第1CMOS層100は、引出領域HR1及びHR2とそれぞれ重なるように配置されたロウデコーダモジュール16A及び16Bと、メモリ領域MRと重なるように配置され、ビット線接続部BLHUに対応する第1素子グループ171とを含む。一方で、第2CMOS層200は、メモリ領域MRと重なるように配置され、センスデータラッチ部SADLに対応する第2素子グループ172を含む。
なお、第4実施形態の第7構成例では、HVトランジスタが配置される基板と、LVトランジスタが配置される基板との間で、トランジスタのゲート電極の構造を変えることができる。HVトランジスタが配置される基板に設けられるトランジスタのゲート電極には、例えば、WSiゲート構造、Wポリメタル構造などが適用される。一方で、LVトランジスタが配置される基板に設けられるトランジスタのゲート電極には、例えば、サリサイド構造が適用される。第1基板W1及び第2基板W2のそれぞれのゲート電極の構造は、例えば、チップ面積の削減や、入出力回路11の性能要求などに応じて設計される。
WSiゲート構造のHVトランジスタは、例えば、ゲート絶縁膜(酸化膜)上に、ゲート電極としてポリシリコン(Poly-Si)、タングステンシリサイド(WSi)、チタンナイトライド(TiN)が順に積層され、ゲート電極上にキャップ層としてシリコンナイトライド(SiN)が形成された構造を有する。
Wポリメタル構造のHVトランジスタは、例えば、ゲート絶縁膜(酸化膜)上に、ゲート電極として、ポリシリコン(Poly-Si)、チタンナイトライド(TiN)、タングステンナイトライド(WN)、タングステン(W)が順に積層され、ゲート電極上にキャップ層としてシリコンナイトライド(SiN)が形成された構造を有する。このようなゲート電極の構造は、Wポリメタルゲートと呼ばれてもよい。
サリサイド構造を有するLVトランジスタは、例えば、ゲート絶縁膜(酸化膜)上に、ゲート電極として、ポリシリコン(Poly-Si)、ニッケルプラチナシリサイド(NiPtSi)が形成された構造を有する。このようなゲート電極の構造は、NiPtSiゲートと呼ばれてもよい。
[4-1-8]第8構成例
図39は、第4実施形態の第8構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図39に示すように、第4実施形態の第8構成例に係るメモリデバイス1は、図35に示された第4実施形態の第5構成例に対して、メモリセルアレイ10とロウデコーダモジュール16のレイアウトが、90°回転して配置された構成を有している。第4実施形態の第8構成例では、ビット線BLがX方向に延伸して設けられ、ワード線WLがY方向に延伸して設けられる。そして、引出領域HR1及びHR2が、Y方向にメモリ領域MRを挟んで配置され、ロウデコーダモジュール16A及び16Bが、引出領域HR1及びHR2にそれぞれ重なるように配置される。
図39は、第4実施形態の第8構成例に係るメモリデバイス1の回路配置の一例を示す模式図である。図39に示すように、第4実施形態の第8構成例に係るメモリデバイス1は、図35に示された第4実施形態の第5構成例に対して、メモリセルアレイ10とロウデコーダモジュール16のレイアウトが、90°回転して配置された構成を有している。第4実施形態の第8構成例では、ビット線BLがX方向に延伸して設けられ、ワード線WLがY方向に延伸して設けられる。そして、引出領域HR1及びHR2が、Y方向にメモリ領域MRを挟んで配置され、ロウデコーダモジュール16A及び16Bが、引出領域HR1及びHR2にそれぞれ重なるように配置される。
[4-2]第4実施形態の効果
第4実施形態に係るメモリデバイス1に依れば、第1実施形態と同様に、チップ面積を抑制することができ、メモリデバイス1の製造コストを抑制することができる。以下に、第4実施形態の効果の詳細について説明する。
第4実施形態に係るメモリデバイス1に依れば、第1実施形態と同様に、チップ面積を抑制することができ、メモリデバイス1の製造コストを抑制することができる。以下に、第4実施形態の効果の詳細について説明する。
図40は、第4実施形態を適用することによるメモリデバイス1のレイアウトの変化の一例を示す概略図である。図40の(A)は、1つの基板にセンスアンプユニットSAU及びロウデコーダRDが形成される場合のメモリデバイス1のレイアウトの一例を示している。図41の(B)及び(C)は、第4実施形態が適用された場合のメモリデバイス1のレイアウトの一例を示している。
図40の(A)に示すように、メモリセルアレイ10の集積度が上昇すると、周辺回路領域PERI及びセンスアンプモジュール17のY方向の幅LY1が、ロウデコーダRDのY方向の幅よりも大きくなり得る。周辺回路領域PERIがY方向にはみ出たことにより形成される余剰領域TBは、メモリデバイス1のチップ面積の要因となり得る。
これに対して、第4実施形態が適用されると、例えば、ロウデコーダモジュール16とセンスアンプモジュール17とが異なる基板に配置される。具体的には、図40の(B)に示すように、センスアンプユニットSAUと周辺回路領域PERIの一部とが配置された第2基板W2では、X方向の幅がLX1よりも狭いLX2となり、Y方向の幅がLY1よりも狭いLY2となる。また、図40の(C)に示すように、ロウデコーダRDと周辺回路領域PERIの一部とが配置された第1基板W1では、X方向の幅がLX1よりも狭いLX3となり、Y方向の幅がLY1より狭いLY3となる。
すなわち、第1基板W1及び第2基板W2のいずれにおいても、第4実施形態が適用されない場合よりもチップ面積が抑制され得る。また、メモリデバイス1は、第1基板W1及び第2基板W2との重ね合わせるによって、余剰領域TBの発生を抑制することができる。従って、第4実施形態に係るメモリデバイス1は、メモリセルアレイ10の集積度が上昇した場合においても、第1CMOS層100及び第2CMOS層200の合計の面積が、メモリ層300の面積よりも大きくなることを回避することができる。その結果、第4実施形態に係るメモリデバイス1は、チップ面積を抑制することができ、メモリデバイス1の製造コストを抑制することができる。
図41は、第4実施形態の第7構成例を適用することによるセンスアンプモジュール17のレイアウトの変化の一例を示す概略図である。図41の(A)は、1つの基板にセンスアンプユニットSAUが形成される場合のメモリデバイス1のレイアウトの一例を示している。図41の(B)は、第4実施形態の第7構成例が適用された場合のメモリデバイス1のレイアウトの一例を示している。
図41の(A)に示すように、センスデータラッチ部SADLとビット線接続部BLHUとは、例えば、Y方向(ビット線BLの延伸方向)に並んで配置される。具体的には、4つのセンスデータラッチ部SADL1~SADL4がY方向に並んでいる。そして、センスデータラッチ部SADL1及びSADL2の間に、これらのSADLに関連付けられたビット線接続部BLHUが配置される。センスデータラッチ部SADL3及びSADL4の間に、これらのSADLに関連付けられたビット線接続部BLHUが配置される。本例における、センスデータラッチ部SADL1~SADL4を配置するためのY方向の幅は、LY4である。
一方で、第4実施形態の第7構成例が適用されると、センスデータラッチ部SADLとビット線接続部BLHUとが互いに異なる基板に形成される。その結果、図41の(B)に示すように、ビット線接続部BLHUが省略される(異なる基板に形成される)。このため、センスデータラッチ部SADL1~SADL4を配置するためのY方向の幅が、LY4よりも狭いLY5となる。つまり、第4実施形態の第7構成例は、第2基板W2に配置されるセンスデータラッチ部SADLのY方向の幅を抑制し得る。
例えば、メモリデバイス1のX方向の幅は、センスアンプモジュール17のX方向の幅に律速し、メモリデバイス1のY方向の幅は、ロウデコーダモジュール16のY方向の幅に律速する。図42は、第4実施形態の第7構成例及び第8構成例の組み合わせた場合のメモリデバイス1のレイアウトの一例を示す概略図である。図42に示すように、センスアンプモジュール17及びロウデコーダモジュール16のそれぞれで律速する方向が揃えられることによって、CMOS回路が効率よく配置され得る。従って、第4実施形態の第7構成例及び第8構成例の組み合わせは、CMOS回路を効率よく配置することができ、余剰領域TBの発生を抑制することができる。
第4実施形態の第7構成例は、LVトランジスタとHVトランジスタとの間でゲート電極の構造を変えることができる。その結果、第4実施形態の第7構成例は、LVトランジスタとHVトランジスタとのそれぞれに要求される性能をより簡易に最適化することができる。また、LVトランジスタが形成される基板とHVトランジスタが形成される基板とが分けられることによって、LVトランジスタにおけるコンタクトCS起因の寄生容量が削減され得る。その結果、第4実施形態の第7構成例は、メモリデバイス1の動作性能を向上させることができる。また、HVトランジスタでは、配線層D1~D3から伝搬する電界の効果が抑制されるため、オン電流のバラツキが抑制され得る。
[5]第5実施形態
第5実施形態は、メモリデバイス1に形成することが可能な受動素子の構造に関する。以下に、第5実施形態の詳細について説明する。
第5実施形態は、メモリデバイス1に形成することが可能な受動素子の構造に関する。以下に、第5実施形態の詳細について説明する。
[5-1]メモリデバイスの構造
第5実施形態に係るメモリデバイス1は、第1CMOS層100の構造と、第2CMOS層200の構造との組み合わせによって構成された受動素子を備える。なお、第5実施形態で説明される受動素子は、抵抗素子及び容量素子である。また、第5実施形態では、第4実施形態の第7構成例が適用され、第1基板W1にHVトランジスタが設けられ、第2基板W2にLVトランジスタが設けられる場合について説明する。
第5実施形態に係るメモリデバイス1は、第1CMOS層100の構造と、第2CMOS層200の構造との組み合わせによって構成された受動素子を備える。なお、第5実施形態で説明される受動素子は、抵抗素子及び容量素子である。また、第5実施形態では、第4実施形態の第7構成例が適用され、第1基板W1にHVトランジスタが設けられ、第2基板W2にLVトランジスタが設けられる場合について説明する。
[5-1-1]第1CMOS層100の平面レイアウト
図43は、第5実施形態に係るメモリデバイス1が備える第1CMOS層100の平面レイアウトの一例を示す平面図であり、第1基板W1に形成される不純物拡散領域(アクティブ領域)も併せて示している。図43に示すように、第1CMOS層100は、例えば、複数のアクティブ領域AA1と、複数の導電体層GC3と、導電体部CP1a及びCP2aとを備える。
図43は、第5実施形態に係るメモリデバイス1が備える第1CMOS層100の平面レイアウトの一例を示す平面図であり、第1基板W1に形成される不純物拡散領域(アクティブ領域)も併せて示している。図43に示すように、第1CMOS層100は、例えば、複数のアクティブ領域AA1と、複数の導電体層GC3と、導電体部CP1a及びCP2aとを備える。
複数のアクティブ領域AA1は、第1のピッチP1で、X方向に並んでいる。アクティブ領域AA1は、第1基板W1に形成されたP型の不純物拡散領域及びN型の不純物拡散領域のいずれであってもよい。図示が省略されているが、各アクティブ領域AA1の周りには、STIが設けられる。複数の導電体層GC3は、例えば、X方向に並んでいる。導電体層GC3は、第1基板W1を利用したトランジスタのゲート電極(導電体層GC1)と同様の積層構造を有する。導電体層GC3は、ゲート幅GW1を有する。導電体部CP1a及びCP2aは、例えば、同じ方向に延伸して設けられた部分を有する。本例では、導電体部CP1a及びCP2aのそれぞれが、Y方向に延伸して設けられている。
[5-1-2]第2CMOS層200の平面レイアウト
図44は、第5実施形態に係るメモリデバイス1が備える第2CMOS層200の平面レイアウトの一例を示す平面図であり、第2基板W2に形成される不純物拡散領域(アクティブ領域)も併せて示している。図44に示すように、第2CMOS層200は、例えば、複数のアクティブ領域AA2と、複数の導電体層GC4と、導電体部CP1b及びCP2bとを備える。
図44は、第5実施形態に係るメモリデバイス1が備える第2CMOS層200の平面レイアウトの一例を示す平面図であり、第2基板W2に形成される不純物拡散領域(アクティブ領域)も併せて示している。図44に示すように、第2CMOS層200は、例えば、複数のアクティブ領域AA2と、複数の導電体層GC4と、導電体部CP1b及びCP2bとを備える。
複数のアクティブ領域AA2は、例えば、第1のピッチP1よりも狭い第2のピッチP2で、X方向に並んでいる。アクティブ領域AA2は、第2基板W2に形成されたP型の不純物拡散領域及びN型の不純物拡散領域のいずれであってもよい。図示が省略されているが、各アクティブ領域AA2の周りには、STIが設けられる。複数の導電体層GC4は、例えば、X方向に並んでいる。導電体層GC4は、第2基板W2を利用したトランジスタのゲート電極(導電体層GC2)と同様の積層構造を有する。導電体層GC4は、例えば、ゲート幅GW1よりも狭いゲート幅GW2を有する。導電体部CP1b及びCP2bは、例えば、同じ方向に延伸して設けられた部分を有する。本例では、導電体部CP1b及びCP2bが、Y方向に延伸して設けられている。また、導電体部CP1b及びCP2bは、それぞれ導電体部CP1a及びCP2aと重なるように配置される。
[5-1-3]メモリデバイス1の断面構造
図45は、第5実施形態に係るメモリデバイス1の断面構造の一例を示す断面図であり、メモリ領域MRの断面構造と、受動素子が形成される領域の断面構造とを示している。図45に示すように、メモリ領域MRにおける構造は、第1実施形態で図13を用いて説明された構造と同様である。そして、メモリデバイス1は、抵抗素子REG1が形成される領域と、抵抗素子REG2が形成される領域と、容量素子CAPが形成される領域とをさらに備える。また、メモリデバイス1は、抵抗素子REG1及びREG2並びに容量素子CAPが形成される領域において、例えば、導電体層71~76、並びにコンタクトCS1x、CS1y、CS2x、CS2y、C0x、C0y、C5x及びC5yを備える。
図45は、第5実施形態に係るメモリデバイス1の断面構造の一例を示す断面図であり、メモリ領域MRの断面構造と、受動素子が形成される領域の断面構造とを示している。図45に示すように、メモリ領域MRにおける構造は、第1実施形態で図13を用いて説明された構造と同様である。そして、メモリデバイス1は、抵抗素子REG1が形成される領域と、抵抗素子REG2が形成される領域と、容量素子CAPが形成される領域とをさらに備える。また、メモリデバイス1は、抵抗素子REG1及びREG2並びに容量素子CAPが形成される領域において、例えば、導電体層71~76、並びにコンタクトCS1x、CS1y、CS2x、CS2y、C0x、C0y、C5x及びC5yを備える。
導電体層71~76は、例えば、第3基板W3と絶縁体層70との間に設けられる。導電体層71~76のそれぞれは、例えば、コンタクトCCを介して、配線層M0の導電体層28に接続される。導電体層71及び72は、抵抗素子REG1の一端及び他端にそれぞれ対応する配線である。導電体層73及び74は、抵抗素子REG2の一端及び他端にそれぞれ対応する配線である。導電体層75及び76は、容量素子CAPの一端及び他端にそれぞれ対応する配線である。
抵抗素子REG1は、例えば、アクティブ領域AA1及びAA2が直列に接続された構造を有する。具体的には、アクティブ領域AA1の一端部分及び他端部分に、それぞれコンタクトCS1x及びCS1yが接続される。アクティブ領域AA2の一端部分及び他端部分に、それぞれコンタクトCS2x及びCS2yが接続される。コンタクトCS1xは、例えば、導電体層28、29、52~54、及び62~64、コンタクトC1~C3、C6~C8、V0、V1及びCC、並びに接合された接合パッドBPを介して、導電体層71に接続される。コンタクトCS1yは、例えば、導電体層52~54、62、及び63、並びにコンタクトC1~C3、及びC6を介して、コンタクトCS2yに接続される。コンタクトCS2xは、導電体層28、29、及び62~64、コンタクトC6~C8、V0、V1及びCC、並びに接合された接合パッドBPを介して、導電体層72に接続される。なお、抵抗素子REG1は、複数のアクティブ領域AA1が直列に接続された構造を有していてもよいし、複数のアクティブ領域AA2が直列に接続された構造を有していてもよい。抵抗素子REG1は、アクティブ領域AA1及びAA2が並列に接続された構造を有していてもよい。抵抗素子REG1は、少なくとも、第1基板W1に設けられたアクティブ領域AA1と、第2基板W2に設けられたアクティブ領域AA2とを介した構造を有していればよい。
抵抗素子REG2は、例えば、導電体層GC3及びGC4が直列に接続された構造を有する。具体的には、導電体層GC3の一端部分及び他端部分に、それぞれコンタクトC0x及びC0yが接続される。導電体層GC4の一端部分及び他端部分に、それぞれコンタクトC5x及びC5yが接続される。コンタクトC0xは、例えば、導電体層28、29、52~54、及び62~64、コンタクトC1~C3、C6~C8、V0、V1及びCC、並びに接合された接合パッドBPを介して、導電体層73に接続される。コンタクトC0yは、例えば、導電体層52~54、62、及び63、並びにコンタクトC1~C3、及びC6を介して、コンタクトC5yに接続される。コンタクトC5xは、導電体層28、29、及び62~64、コンタクトC6~C8、V0、V1及びCC、並びに接合された接合パッドBPを介して、導電体層74に接続される。なお、抵抗素子REG2は、複数の導電体層GC3が直列に接続された構造を有していてもよいし、複数の導電体層GC4が直列に接続された構造を有していてもよい。また、抵抗素子REG2は、導電体層GC3及びGC4が並列に接続された構造を有していてもよい。抵抗素子REG2は、少なくとも、第1基板W1に設けられた導電体層GC3と、第2基板W2に設けられた導電体層GC4とを介した構造を有していればよい。なお、本例では、導電体層GC3及びGC4のそれぞれが、STIの上方に設けられている。このように、導電体層GC3及びGC4は、基板表面の近傍に埋め込まれた絶縁体の上方に設けられてもよい。
容量素子CAPは、例えば、導電体部CP1a及びCP1bとが直列に接続された部分と、導電体部CP2a及びCP2bとが直列に接続された部分とが並行に配置された構造を有する。具体的には、導電体層75と、導電体部CP1aに対応する導電体層52~54並びにコンタクトC1~C3の組と、導電体部CP1bに対応する導電体層62~64並びにコンタクトC6~C8の組と、導電体層28及び29と、コンタクトV0、V1及びCCとが直列に接続される。導電体層76と、導電体部CP2aに対応する導電体層52~54並びにコンタクトC1~C3の組と、導電体部CP2bに対応する導電体層62~64並びにコンタクトC6~C8の組と、導電体層28及び29と、コンタクトV0、V1及びCCとが直列に接続される。導電体層75に接続された第1CMOS層100、第2CMOS層200、及びメモリ層300を介した導電体層及びコンタクトの構造と、導電体層76に接続された第1CMOS層100、第2CMOS層200、及びメモリ層300を介した導電体層及びコンタクトの構造とは、向かい合って配置されることによって、容量素子として機能する。なお、複数の容量素子CAPが、並列に接続されてもよい。容量素子CAPは、少なくとも、第1CMOS層100の構造と、第2CMOS層200の構造とを利用していればよい。
なお、以上の説明では、抵抗素子REG1及びREG2並びに容量素子CAPが、第1実施形態で説明されたメモリデバイス1の構造に基づいて設けられる場合について例示したが、これに限定されない。抵抗素子REG1及びREG2並びに容量素子CAPのそれぞれの構造は、第2実施形態及び第3実施形態のいずれを利用して形成されてもよい。この場合、第1基板W1と第2基板W2とを接合する2つの接合パッドBPの組が、第1基板W1と第2基板W2との間に追加される。
[5-2]第5実施形態の効果
以上で説明されたように、第5実施形態に係るメモリデバイス1は、複数の基板に跨がった受動素子を備えている。例えば、抵抗素子が、第1基板W1及び第2基板W2の間でTSVを介して直列に接続されて設けられる。容量素子が、第1基板W1及び第2基板W2の間でTSVを介して並列に接続されて設けられる。そして、第5実施形態では、例えば、第1基板W1及び第2基板W2のそれぞれに形成されるCMOS回路の面積が、メモリセルアレイ10の面積以下になるように形成される。そして、第1基板W1及び第2基板W2において、CMOS回路が形成されていない部分に、第5実施形態で説明された受動素子の構成が配置される。
以上で説明されたように、第5実施形態に係るメモリデバイス1は、複数の基板に跨がった受動素子を備えている。例えば、抵抗素子が、第1基板W1及び第2基板W2の間でTSVを介して直列に接続されて設けられる。容量素子が、第1基板W1及び第2基板W2の間でTSVを介して並列に接続されて設けられる。そして、第5実施形態では、例えば、第1基板W1及び第2基板W2のそれぞれに形成されるCMOS回路の面積が、メモリセルアレイ10の面積以下になるように形成される。そして、第1基板W1及び第2基板W2において、CMOS回路が形成されていない部分に、第5実施形態で説明された受動素子の構成が配置される。
これにより、第5実施形態に係るメモリデバイス1は、受動素子を形成するための面積を抑制することができ、チップ面積を抑制することができる。その結果、第5実施形態に係るメモリデバイス1は、メモリデバイス1の製造コストを抑制することができる。
また、第5実施形態に係るメモリデバイス1は、第1基板W1と第2基板W2とのそれぞれのCMOS回路の専有面積に応じて、フレキシブルに受動素子を配置することができる。例えば、第1基板W1のCMOS回路の面積が第2基板W2のCMOS回路の面積よりも小さい場合、複数のアクティブ領域AA1の合計面積が、複数のアクティブ領域AA2の合計面積よりも大きく設計される。一方で、第1基板W1のCMOS回路の面積が第2基板W2のCMOS回路の面積よりも大きい場合、複数のアクティブ領域AA1の合計の面積が、複数のアクティブ領域AA2の合計の面積よりも小さく設計される。その結果、第5実施形態に係るメモリデバイス1は、第1基板W1及び第2基板W2に効率よくCMOS回路及び受動素子を配置することができ、チップ面積を抑制することができる。
また、第5実施形態では、例えば、HVトランジスタが配置される第1基板W1のゲート電極として、WSiゲート構造が使用され、LVトランジスタが配置される第2基板W2のゲート電極としてTi/TiN/WやNiPtSiゲート構造が使用される。これにより、受動素子の面積が削減され、且つHumpが抑制され得る。このように、第5実施形態では、目的に応じてゲート電極の積層構造が選択されることが好ましい。
[6]第6実施形態
第6実施形態に係るメモリデバイス1cは、メモリ回路が設けられた複数の基板と、CMOS回路が設けられた複数の基板とが積層された構成を有する。以下に、第6実施形態の詳細について説明する。
第6実施形態に係るメモリデバイス1cは、メモリ回路が設けられた複数の基板と、CMOS回路が設けられた複数の基板とが積層された構成を有する。以下に、第6実施形態の詳細について説明する。
[6-1]メモリデバイス1cの外観
図46は、第6実施形態に係るメモリデバイス1cの外観の一例を示す斜視図である。図46に示すように、メモリデバイス1cは、例えば、下方から順に、第1基板W1、第1CMOS層100a、第2基板W2、第2CMOS層200a、第1メモリ層300a、第3基板W3、第2メモリ層300b、第4基板W4、及び配線層400が積層された構造を有する。
図46は、第6実施形態に係るメモリデバイス1cの外観の一例を示す斜視図である。図46に示すように、メモリデバイス1cは、例えば、下方から順に、第1基板W1、第1CMOS層100a、第2基板W2、第2CMOS層200a、第1メモリ層300a、第3基板W3、第2メモリ層300b、第4基板W4、及び配線層400が積層された構造を有する。
第1CMOS層100aは、第1基板W1を利用して形成されたCMOS回路を含む。第2CMOS層200aは、第2基板W2を利用して形成されたCMOS回路を含む。第1CMOS層100a及び第2CMOS層200aのそれぞれは、入出力回路11、ロジックコントローラ12、レジスタ回路13、シーケンサ14、ドライバ回路15、ロウデコーダモジュール16、及びセンスアンプモジュール17を含み得る。これらの回路は、第1CMOS層100a及び第2CMOS層200aのいずれかに配置される。これの回路は、第1CMOS層100aに配置されたトランジスタと第2CMOS層200aに配置されたトランジスタとの組み合わせによって構成されてもよい。
第1メモリ層300aは、第3基板W3を利用して形成されたメモリセルアレイ10を含む。第2メモリ層300bは、第4基板W4を利用して形成されたメモリセルアレイ10を含む。第1メモリ層300a及び第2メモリ層300bのそれぞれは、複数のメモリセルアレイ10を備えていてもよい。配線層400は、第1実施形態と同様に、メモリデバイス1とメモリコントローラ2との接続に使用される複数のパッドPDを含む。
第1基板W1、第2基板W2、第3基板W3、及び第4基板W4のそれぞれは、シリコン基板である。第1基板W1、第2基板W2、第3基板W3、及び第4基板W4のそれぞれは、メモリデバイス1cの回路設計に応じた不純物拡散領域を有する。メモリデバイス1cは、隣り合う基板の間に接合面を有する。メモリデバイス1cでは、第1CMOS層100aと第2基板W2との接触(境界)部分と、第2CMOS層200aと第1メモリ層300aとの接触(境界)部分と、第3基板W3と第2メモリ層300bとの接触(境界)部分とのそれぞれが、接合面に対応する。なお、第1基板W1及び第2基板W2の間の接合面としては、第2実施形態又は第3実施形態の構造が適用されてもよい。
[6-2]メモリデバイス1cの回路配置
以下に、メモリデバイス1cの回路配置のバリエーションとして、第6実施形態の第1構成例及び第2構成例について順に説明する。
以下に、メモリデバイス1cの回路配置のバリエーションとして、第6実施形態の第1構成例及び第2構成例について順に説明する。
[6-2-1]第1構成例
図47は、第6実施形態の第1構成例に係るメモリデバイスの回路配置の一例を示す模式図である。図47に示すように、第6実施形態の第1構成例に係るメモリデバイス1cは、例えば、4つのメモリセルアレイ10-1~10-4、及び4つのCMOS回路部CM1~CM4を備える。メモリセルアレイ10-1~10-4は、それぞれCMOS回路部CM1~CM4により制御される。
図47は、第6実施形態の第1構成例に係るメモリデバイスの回路配置の一例を示す模式図である。図47に示すように、第6実施形態の第1構成例に係るメモリデバイス1cは、例えば、4つのメモリセルアレイ10-1~10-4、及び4つのCMOS回路部CM1~CM4を備える。メモリセルアレイ10-1~10-4は、それぞれCMOS回路部CM1~CM4により制御される。
各メモリセルアレイ10は、例えば、第1実施形態で説明されたようなメモリ領域MRと引出領域HRの構造を有する。各CMOS回路部CMは、関連付けられたメモリセルアレイ10を制御する回路を備える。各CMOS回路部CMは、少なくともロウデコーダモジュール16及びセンスアンプモジュール17を含む。ロウデコーダモジュール16及びセンスアンプモジュール17以外のCMOS回路(シーケンサ14、ドライバ回路15など)の配置は、メモリデバイス1cの設計に応じて適宜変更され得る。
第6実施形態の第1構成例のメモリセルアレイ10-1及び10-2は、第1メモリ層300aに配置され、X方向に並んでいる。第6実施形態の第1構成例のメモリセルアレイ10-3及び10-4は、第2メモリ層300bに配置され、X方向に並んでいる。第6実施形態の第1構成例のCMOS回路部CM1及びCM2は、第2CMOS層200aに配置され、X方向に並んでいる。第6実施形態の第1構成例のCMOS回路部CM3及びCM4は、第1CMOS層100aに配置され、X方向に並んでいる。第6実施形態の第1構成例において、メモリセルアレイ10-1及び10-3とCMOS回路部CM1及びCM3とは、Z方向にオーバーラップしている。同様に、メモリセルアレイ10-2及び10-4とCMOS回路部CM2及びCM4とは、Z方向にオーバーラップしている。
第6実施形態の第1構成例では、メモリセルアレイ10-1及びCMOS回路部CM1の組と、メモリセルアレイ10-2及びCMOS回路部CM2の組とのそれぞれが、Z方向に隣り合って配置される。一方で、メモリセルアレイ10-3及びCMOS回路部CM3の間には、メモリセルアレイ10-1及びCMOS回路部CM1の組が配置される。同様に、メモリセルアレイ10-4及びCMOS回路部CM4の間には、メモリセルアレイ10-2及びCMOS回路部CM2の組が配置される。
[6-2-2]第2構成例
図48は、第6実施形態の第2構成例に係るメモリデバイスの回路配置の一例を示す模式図である。図48に示すように、第6実施形態の第2構成例に係るメモリデバイス1cは、第6実施形態の第1構成例と同様に、4つのメモリセルアレイ10-1~10-4、及び4つのCMOS回路部CM1~CM4を備える。
図48は、第6実施形態の第2構成例に係るメモリデバイスの回路配置の一例を示す模式図である。図48に示すように、第6実施形態の第2構成例に係るメモリデバイス1cは、第6実施形態の第1構成例と同様に、4つのメモリセルアレイ10-1~10-4、及び4つのCMOS回路部CM1~CM4を備える。
第6実施形態の第2構成例のメモリセルアレイ10-1及び10-2は、第1メモリ層300aに配置され、X方向に並んでいる。第6実施形態の第2構成例のメモリセルアレイ10-3及び10-4は、第2メモリ層300bに配置され、X方向に並んでいる。第6実施形態の第2構成例のCMOS回路部CM1及びCM2は、第1CMOS層100aに配置され、X方向に並んでいる。第6実施形態の第2構成例のCMOS回路部CM3及びCM4は、第2CMOS層200aに配置され、X方向に並んでいる。第6実施形態の第2構成例において、メモリセルアレイ10-1及び10-3とCMOS回路部CM1及びCM3とは、Z方向にオーバーラップしている。同様に、メモリセルアレイ10-2及び10-4とCMOS回路部CM2及びCM4とは、Z方向にオーバーラップしている。
第6実施形態の第2構成例では、メモリセルアレイ10-1及びCMOS回路部CM1の間に、CMOS回路部CM3が配置される。同様に、メモリセルアレイ10-2及びCMOS回路部CM2の間に、CMOS回路部CM4が配置される。また、第6実施形態の第2構成例では、メモリセルアレイ10-3及びCMOS回路部CM3の間に、メモリセルアレイ10-1が配置される。同様に、メモリセルアレイ10-4及びCMOS回路部CM4の間に、メモリセルアレイ10-2が配置される。すなわち、第6実施形態の第2構成例では、関連付けられたメモリセルアレイ10とCMOS回路部CMとのZ方向に沿った間隔が一定になるように配置されている。
[6-2]第6実施形態の効果
第6実施形態に係るメモリデバイス1cに依れば、第1実施形態と同様に、チップ面積を抑制することができ、メモリデバイス1cの製造コストを抑制することができる。以下に、第6実施形態の効果の詳細について説明する。
第6実施形態に係るメモリデバイス1cに依れば、第1実施形態と同様に、チップ面積を抑制することができ、メモリデバイス1cの製造コストを抑制することができる。以下に、第6実施形態の効果の詳細について説明する。
図49は、第4実施形態を適用することによるメモリデバイス1のレイアウトの一例を示す概略図である。図49の(A)は、比較例に係るメモリデバイス1のCMOS回路部のレイアウトの一例を示している。図49の(B)は、第6実施形態が適用された場合のメモリデバイス1のCMOS回路部のレイアウトの一例を示している。
図49の(A)に示すように、比較例に係るメモリデバイス1において、同じ基板に配置される2つのCMOS回路部CM1及びCM2は、余剰領域TBを形成し得る。比較例では、CMOS回路部CM1及びCM2のレイアウトによるX方向の幅がLX4であり、Y方向の幅がLY5である。
一方で、図49の(B)に示すように、第6実施形態に係るメモリデバイス1cは、周辺回路領域PERIの一部を隣り合う2つのCMOS回路部CM1及びCM2の間に配置する。具体的には、第6実施形態のCMOS回路部CM1は、余剰領域TBが形成されないように、周辺回路領域PERIaを備えている。第6実施形態のCMOS回路部CM2は、余剰領域TBが形成されないように、周辺回路領域PERIaを備えている。そして、第6実施形態では、CMOS回路部CM1及びCM2の間に、周辺回路領域PERIbが設けられる。周辺回路領域PERIbに配置されるCMOS回路は、例えば、CMOS回路部CM1で使用される回路と、CMOS回路部CM2により使用される回路とを含む。この場合、第6実施形態では、CMOS回路部CM1及びCM2のレイアウトによるX方向の幅がLX4より広いLX5となり、Y方向の幅がLY5より狭いLY6となる。
このように、第6実施形態は、比較例よりもX方向の幅が広くなる一方で、比較例よりもY方向の幅が狭くなる。そして、第6実施形態は、余剰領域TBが省略され得るため、比較例よりも、チップの形成に必要な面積が抑制され得る。
なお、比較例における余剰領域TBは、異なる基板に設けられた回路同士を接続するための配線領域として使用されてもよい。第6実施形態では、1つの基板に2プレーンPLに対応するメモリセルアレイ10又はCMOS回路部CMが配置される場合について例示したが、これに限定されない。第6実施形態は、1つの基板に1プレーンPL又は3プレーンPL以上に対応するメモリセルアレイ10又はCMOS回路部CMが配置されてもよい。第6実施形態では、1つの基板に4の倍数個のプレーンPLに対応するメモリセルアレイ10又はCMOS回路部CMが配置されることが、最も効率的である。
[7]変形例など
以下に、上記実施形態で説明されたメモリデバイス1の変形例などについて説明する。上記実施形態は、可能な範囲で組み合わされてもよい。例えば、第2実施形態と、第4~第6実施形態のいずれかとが組み合わされてもよい。第3実施形態と、第4~第6実施形態のいずれかとが組み合わされてもよい。
以下に、上記実施形態で説明されたメモリデバイス1の変形例などについて説明する。上記実施形態は、可能な範囲で組み合わされてもよい。例えば、第2実施形態と、第4~第6実施形態のいずれかとが組み合わされてもよい。第3実施形態と、第4~第6実施形態のいずれかとが組み合わされてもよい。
図50は、第1変形例に係るメモリデバイス1の外観の一例を示す斜視図である。図50に示すように、第1変形例に係るメモリデバイス1は、下方から順に、第1基板W1、第1CMOS層100、第2基板W2、第2CMOS層200、メモリ層300、及び配線層400が積層された構造を有する。このように、第1~第3実施形態で説明されたメモリデバイス1は、第3基板W3が省略された構造を有していてもよい。つまり、S16、S26、及びS34のそれぞれの処理で、第3基板W3が完全に除去されてもよい。なお、第1~第3実施形態で説明されたメモリデバイス1は、CMOS回路が形成された少なくとも2枚の基板と、メモリセルアレイ10が形成された少なくとも1枚の基板とを有していればよい。すなわち、CMOS回路は、3枚以上の基板に亘って配置されてもよい。メモリデバイス1は、複数のメモリ層300を有していてもよい。
図51は、第2変形例に係るメモリデバイス1cの外観の一例を示す斜視図である。図51に示すように、第2変形例に係るメモリデバイス1cは、下方から順に、第1基板W1、第1CMOS層100a、第2基板W2、第2CMOS層200a、メモリ層300a、メモリ層300b、及び配線層400が積層された構造を有する。このように、第6実施形態で説明されたメモリデバイス1cは、第3基板W3及び第4基板W4が省略された構造を有していてもよい。なお、第6実施形態で説明されたメモリデバイス1cは、CMOS回路が形成された少なくとも2枚の基板と、メモリセルアレイ10が形成された少なくとも2枚の基板とを有していればよい。すなわち、メモリデバイス1cは、3層以上のCMOS層を有していてもよいし、3層以上のメモリ層300を有していてもよい。
図52は、接合パッドBPの接合部の詳細な断面構造の一例を示す断面図である。図52は、第2CMOS層200の導電体層65(接合パッドBP)とメモリ層300の導電体層26(接合パッドBP)と、これらの接合パッドBPに接続される一部のコンタクト及び配線を示している。図52に示すように、対向配置される2つの接合パッドBPは、形成時のエッチング方向に基づいて、異なるテーパー形状を有している。具体的には、第2基板W2を利用して形成された導電体層65(接合パッドBP)は、例えば、逆テーパー形状を有している。第3基板W3を利用して形成された導電体層26(接合パッドBP)は、例えば、テーパー形状を有している。逆テーパー形状に形成された接合パッドBPは、接合処理により上下に反転されて接合されるため、第2基板W2を基準とした場合にテーパー形状とみなされ得る。
なお、対向配置される2つの接合パッドBPの組は、接合処理時の位置合わせに応じて、ずれて接合され得る。このため、導電体層65の上面と導電体層26の下面とは、段差を形成し得る。対向配置される2つの接合パッドBPの組は、境界を有していてもよいし、一体化されていてもよい。接合パッドBPと、当該接合パッドBPに接続されるコンタクトとは、一体で形成されてもよい。接合パッドBPに接続されるコンタクトは、複数であってもよい。例えば、導電体層65(接合パッドBP)は、複数のコンタクトC8を介して導電体層64に接続されてもよい。同様に、導電体層26(接合パッドBP)は、複数のコンタクトV1を介して導電体層25に接続されてもよい。図示が省略されているが、その他の部分で対向配置される2つの接合パッドBPの形状も、導電体層65及び26と同様に形成され得る。
上記実施形態において、メモリデバイス1の回路構成、平面レイアウト、及び断面構造のそれぞれは、適宜変更され得る。例えば、メモリピラーMPの半導体層41とソース線SLとの間は、メモリピラーMPの側面を介して接続されてもよい。メモリピラーMPは、複数のピラーがZ方向に2本以上連結された構造を有していてもよい。メモリピラーMPは、選択ゲート線SGDに対応するピラーと、ワード線WLに対応するピラーとが連結された構造を有していてもよい。各コンタクトは、Z方向に連結された複数のコンタクトによって接続されてもよい。複数のコンタクトの連結部分には、導電体層が挿入されてもよい。メモリデバイス1が備える配線層やコンタクトの数は、適宜変更され得る。
上記実施形態で説明に使用された図面では、メモリピラーMPがZ方向において同一径を有している場合を例示したが、これに限定されない。メモリピラーMPは、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。同様に、スリットSLT及びSHEのそれぞれが、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。同様に、各コンタクトが、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。メモリピラーMP並びにコンタクトCC及びC3のそれぞれの断面構造は、円形であってもよいし、楕円形であってもよい。
第1実施形態では、第1CMOS層100及び第2CMOS層200の上方にメモリ層300が設けられる場合について例示したが、メモリ層300の上方に第1CMOS層100及び第2CMOS層200が設けられてもよい。この場合、例えば、第2CMOS層200上に配線層400(パッドPD)が設けられる。第1実施形態に係るメモリデバイス1が、複数のメモリ層300を備えていてもよい。第6実施形態に係るメモリデバイス1cが、3つ以上のCMOS層と、3つ以上のメモリ層とを備えていてもよい。第6実施形態において、1つのメモリ層300に、1つ又は3つ以上のメモリセルアレイ10が配置されてもよい。第6実施形態では、関連付けられたメモリ層に含まれたメモリセルアレイ10の数に応じて、CMOS層内のロウデコーダモジュール16及びセンスアンプモジュール17の組の数が変更され得る。
本明細書において“接続”は、電気的に接続されていることを示し、例えば、間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。“テーパー形状”は、基準とされる基板から離れるにつれて細くなる形状のことを示している。“逆テーパー形状”は、基準とされる基板から離れるにつれて太くなる形状のことを示している。“柱状”は、メモリデバイス1の製造工程において形成されたホール内に設けられた構造体であることを示している。“径”は、基板の表面と平行な断面における、ホール等の内径のことを示している。“幅”は、例えば、X方向又はY方向における構成要素の幅のことを示している。“半導体層”は、“導電体層”と呼ばれてもよい。
本明細書において“領域”は、基準とされる基板によって含まれる構成と見なされてもよい。例えば、第1基板W1がメモリ領域MRと引出領域HRとを含むと規定された場合、メモリ領域MRと引出領域HRとは、第1基板W1の上方の異なる領域にそれぞれ関連付けられる。“高さ”は、例えば計測対象の構成と第1基板W1とのZ方向の間隔に対応している。“高さ”の基準としては、第1基板W1以外の構成が使用されてもよい。“平面位置”は、平面レイアウトにおける構成要素の位置を示している。“上面(平面)視”は、例えば、第2基板W2側から第1基板W1を見ることに対応する。
[8]第7実施形態
第7実施形態では、上記実施形態で説明されたメモリデバイス1、1a、1b及び1cが、2種類のシリコンウエハを利用して形成される。以下に、第7実施形態の詳細について説明する。
第7実施形態では、上記実施形態で説明されたメモリデバイス1、1a、1b及び1cが、2種類のシリコンウエハを利用して形成される。以下に、第7実施形態の詳細について説明する。
[8-1]構成
第7実施形態は、2種類のシリコンウエハとして、それぞれ“第1のシリコンウエハWAF1”、及び“第2のシリコンウエハWAF2”を使用し得る。第1のシリコンウエハWAF1及び第2のシリコンウエハWAF2のそれぞれは、単結晶のシリコンウエハである。なお、本明細書において、“ノッチ”は、シリコンウエハの結晶方位に対応付けて設けられる部分であり、半導体製造装置が基板を保持する向きの基準として使用される。例えば、フォトリソグラフィ処理において、露光装置は、ノッチを基準として露光位置を決定する。なお、半導体製造装置がシリコンウエハを保持する向きの基準としては、オリエンテーションフラットなど、その他の構造が使用されてもよい。“シリコンウエハ”は、“シリコン基板”若しくは“基板”と呼ばれてもよい。また、本明細書において、PMOSトランジスタ及びNMOSトランジスタのそれぞれのチャネルの延伸方向は、X方向又はY方向と平行に設けられるものとする。
第7実施形態は、2種類のシリコンウエハとして、それぞれ“第1のシリコンウエハWAF1”、及び“第2のシリコンウエハWAF2”を使用し得る。第1のシリコンウエハWAF1及び第2のシリコンウエハWAF2のそれぞれは、単結晶のシリコンウエハである。なお、本明細書において、“ノッチ”は、シリコンウエハの結晶方位に対応付けて設けられる部分であり、半導体製造装置が基板を保持する向きの基準として使用される。例えば、フォトリソグラフィ処理において、露光装置は、ノッチを基準として露光位置を決定する。なお、半導体製造装置がシリコンウエハを保持する向きの基準としては、オリエンテーションフラットなど、その他の構造が使用されてもよい。“シリコンウエハ”は、“シリコン基板”若しくは“基板”と呼ばれてもよい。また、本明細書において、PMOSトランジスタ及びNMOSトランジスタのそれぞれのチャネルの延伸方向は、X方向又はY方向と平行に設けられるものとする。
図53は、メモリデバイス1、1a、1b及び1cの形成で使用される第1のシリコンウエハWAF1の構成の一例を示す平面図である。図53に示すように、第1のシリコンウエハWAF1が切り出された面のミラー指数は、(100)である。言い換えると、第1のシリコンウエハWAF1の面方位は、(100)である。第1のシリコンウエハWAF1において、X方向及びY方向のそれぞれに対応付けられた結晶方位のミラー指数は、<110>である。言い換えると、第1のシリコンウエハWAF1において、トランジスタのチャネルの延伸方向に対応する結晶方位のミラー指数は、<110>である。第1のシリコンウエハWAF1は、<110>に対応付けて配置されたノッチを有している。第1のシリコンウエハWAF1は、“0度ノッチウエハ”と呼ばれてもよい。
図54は、メモリデバイス1、1a、1b及び1cの形成で使用される第2のシリコンウエハWAF2の構成の一例を示す平面図である。図54に示すように、第2のシリコンウエハWAF2が切り出された面のミラー指数は、第1のシリコンウエハWAF1と同様に、(100)である。そして、第2のシリコンウエハWAF2において、X方向及びY方向のそれぞれに対応付けられた結晶方位のミラー指数は、<100>である。言い換えると、第2のシリコンウエハWAF2において、トランジスタのチャネルの延伸方向に対応する結晶方位のミラー指数は、<100>である。第2のシリコンウエハWAF2は、<100>に対応付けて配置されたノッチを有している。第2のシリコンウエハWAF2は、第1のシリコンウエハWAF1を基準として45度回転した部分にノッチが配置された構成を有することから、“45度ノッチウエハ”と呼ばれてもよい。
第1のシリコンウエハWAF1のヤング率は、例えば、170GPaである。一方で、第2のシリコンウエハWAF2のヤング率は、例えば、130GPaである。このように、第2のシリコンウエハWAF2のヤング率は、第1のシリコンウエハWAF1のヤング率よりも小さい。すなわち、第1のシリコンウエハWAF1と第2のシリコンウエハWAF2とのそれぞれの上に同様の構造が形成された場合、第2のシリコンウエハWAF2の反り量は、第1のシリコンウエハWAF1よりも大きくなり得る。
上記実施形態のメモリデバイス1では、基板(例えば、第1基板W1、第2基板W2、第3基板W3、及び第4基板W4)毎に、結晶方位が同じシリコンウエハが使用される。そして、上記実施形態のメモリデバイス1では、CMOS回路の形成に使用される基板の少なくとも一つに、第2のシリコンウエハWAF2が使用される。具体的には、例えば、第1基板W1として、第1のシリコンウエハWAF1が使用され、第2基板W2として、第2のシリコンウエハWAF2が使用される。第3基板W3としては、第1のシリコンウエハWAF1及び第2のシリコンウエハWAF2のいずれが使用されてもよい。第4基板W4としては、第1のシリコンウエハWAF1及び第2のシリコンウエハWAF2のいずれが使用されてもよい。
[8-2]製造方法
図55は、第7実施形態に係るメモリデバイス1の製造方法の一例を示す概略図である。図55の(A)~(D)は、メモリデバイス1の製造工程において半導体基板が接合及び薄膜化される工程に対応し、CMOS層及びメモリ層の図示を省略して示している。
図55は、第7実施形態に係るメモリデバイス1の製造方法の一例を示す概略図である。図55の(A)~(D)は、メモリデバイス1の製造工程において半導体基板が接合及び薄膜化される工程に対応し、CMOS層及びメモリ層の図示を省略して示している。
図55の(A)に示すように、第1基板W1のノッチの位置と第2基板W2のノッチの位置とが合うように第1基板W1及び第2基板W2が接合され、第1接合基板BW1が形成される。この工程は、例えば、図14のS12の処理に対応する。本例では、第1基板W1として第1のシリコンウエハWAF1が使用され、第2基板W2として第2のシリコンウエハWAF2が使用されている。
次に、図55の(B)に示すように、第2基板W2が薄膜化される。この工程は、例えば、図14のS13の処理に対応する。これにより、第2基板W2が、第1基板W1よりも薄くなる。
次に、図55の(C)に示すように、第1接合基板BW1のノッチの位置と第3基板W3のノッチの位置とが合うように第1接合基板BW1及び第3基板W3が接合され、第2接合基板BW2が形成される。この工程は、例えば、図14のS15の処理に対応する。本例では、第3基板W3として第1のシリコンウエハWAF1が使用されている。
次に、図55の(D)に示すように、第3基板W3が薄膜化される。この工程は、例えば、図14のS16の処理に対応する。これにより、第3基板W3が、第1基板W1よりも薄くなる。
その後、後工程によって、第1基板W1は薄膜化され得る。また、メモリデバイス1の最下層に位置する第1基板W1は、メモリデバイス1の強度を確保するために、その他の基板よりも厚く残される。
なお、以上の説明では、第1実施形態に係るメモリデバイス1が複数種類のシリコンウエハにより構成される場合について例示したが、これに限定されない。第2~第6実施形態の第1基板W1及び第2基板W2においても、第1実施形態と同様に、複数種類のシリコンウエハにより構成され得る。
[8-3]第7実施形態の効果
メモリデバイスの性能向上のために、CMOS回路の特性が向上することが望まれている。例えば、45度ノッチウエハに形成されたPMOSトランジスタの駆動電流は、チャネルに平行な方向と垂直な方向との2方向からの歪みの影響によって、0度ノッチウエハに形成されたPMOSトランジスタよりも増大する。すなわち、PMOSトランジスタの性能は、0度ノッチウエハに形成された場合よりも、45度ノッチウエハに形成された場合の方が向上し得る。このため、PMOSトランジスタを含むCMOS回路が設けられる基板としては、45度ノッチウエハが使用されることが好ましい。
メモリデバイスの性能向上のために、CMOS回路の特性が向上することが望まれている。例えば、45度ノッチウエハに形成されたPMOSトランジスタの駆動電流は、チャネルに平行な方向と垂直な方向との2方向からの歪みの影響によって、0度ノッチウエハに形成されたPMOSトランジスタよりも増大する。すなわち、PMOSトランジスタの性能は、0度ノッチウエハに形成された場合よりも、45度ノッチウエハに形成された場合の方が向上し得る。このため、PMOSトランジスタを含むCMOS回路が設けられる基板としては、45度ノッチウエハが使用されることが好ましい。
しかしながら、45度ノッチウエハは0度ノッチウエハよりもヤング率が小さいため、半導体製造工程におけるウエハの反り量の制御や流品が困難になり得る。例えば、45度ノッチウエハが採用された場合、ウエハの反り量のXY差が大きくなる。これにより、半導体製造装置による処理が不可能となる、すなわち流品不可能となるおそれがある。
そこで、第7実施形態では、CMOS回路が形成された複数の基板を有するメモリデバイス1において、CMOS回路が形成される複数の基板のうち少なくとも1つに、45度ノッチウエハを使用する。例えば、第7実施形態は、第1基板W1として0度ノッチウエハを使用し、第2基板W2として45度ノッチウエハを使用する。この場合、45度ノッチウエハは、例えば、図14のS13の処理によって薄膜化され、0度ノッチウエハよりも薄くなる。すなわち、メモリデバイス1の全体において、45度ノッチウエハよりもヤング率の高い0度ノッチウエハの割合が高くなる。
これにより、45度ノッチウエハを起因とした反りが0度ノッチウエハによって抑制され、メモリデバイス1の全体の反り量が抑制され得る。その結果、第7実施形態が適用されたメモリデバイス1、1a、1b及び1cは、ウエハの反り特性を改善させることができ、流品可能とすることができる。また、第7実施形態が適用されたメモリデバイス1、1a、1b及び1cは、PMOSトランジスタを45度ノッチウエハに配置することによって、PMOSトランジスタの性能を向上させることができる。従って、第7実施形態は、ウエハの反り特性の改善と、CMOS回路の特性の向上とを両立させることができる。
なお、45度ノッチウエハにNMOSトランジスタが配置されてもよい。45度ノッチウエハには、少なくとも高速に動作することが望ましいPMOSトランジスタ(低耐圧なPMOSトランジスタ)が配置されていればよい。メモリデバイス1が備えるCMOS回路では、NMOSトランジスタとPMOSトランジスタとのそれぞれが占める面積の比率が異なる場合がある。例えば、NMOSトランジスタが占める面積は、PMOSトランジスタが占める面積よりも大きい。この場合、45度ノッチウエハにPMOSトランジスタを用いた回路とNMOSトランジスタを用いた回路の一部とを配置し、NMOSトランジスタを用いた残り回路を0度ノッチウエハに配置することが考えられる。これにより、第1基板W1におけるCMOS回路の面積と、第2基板W2におけるCMOS回路の面積とを略同じに設計することができ、メモリデバイス1のチップサイズを抑制することができる。
また、第7実施形態と第4実施形態の第7構成例とが組み合わされた場合、45度ノッチウエハにLVトランジスタが配置され、0度ノッチウエハにHVトランジスタが配置される。これにより、第7実施形態と第4実施形態の第7構成例との組み合わせは、LVトランジスタとHVトランジスタとのそれぞれに要求される性能をより簡易に最適化することができる。また、LVトランジスタが形成される基板とHVトランジスタが形成される基板とが分けられることによって、LVトランジスタにおけるコンタクトCS起因の寄生容量が削減され得る。その結果、第7実施形態と第4実施形態の第7構成例との組み合わせは、メモリデバイス1の動作性能を向上させることができる。
第7実施形態では、第1基板W1として第1のシリコンウエハWAF1が使用され、第2基板W2として第2のシリコンウエハWAF2が使用される場合について説明したが、これに限定されない。メモリデバイス1の製造工程において反り量が問題にならないのであれば、第1基板W1及び第2基板W2の両方に第2のシリコンウエハWAF2が使用されてもよい。また、第1基板W1として第2のシリコンウエハWAF2が使用され、第2基板W2として第1のシリコンウエハWAF1が使用されてもよい。メモリデバイス1、1a、1b及び1cのそれぞれは、PMOSトランジスタを含むCMOS回路が第2のシリコンウエハWAF2に配置された構成を有することにより、PMOSトランジスタの性能を向上させることができ、メモリデバイスの性能を向上させることができる。
本明細書において、基板(ウエハ)の反り量は、例えば、ウエハの外周部の高さとウエハの中心部の高さとの差によって表現される。ウエハの反り量の単位としては、例えば、マイクロメートル(μm)が使用される。ウエハの反り量は、ウエハ中心の高さの測定結果に基づき、3点基準平面からの符号付距離によって表現されてもよい。ウエハの反り量は、例えば、3点基準平面より上の場合はプラス、下の場合はマイナスに設定される。ウエハの反り量は、例えば、レーザ変位計、共焦点式変位計、静電容量式、ヘテロダイン干渉計、フィゾー干渉計などを用いてウエハの各座標の高さを計測することにより、ウエハ形状(反り)を算出することによって、計測され得る。
本明細書において、“高耐圧なPMOSトランジスタ”、すなわち“P型のHVトランジスタ”は、例えば、ゲート酸化膜が20nm以上であり、ゲート脇のソース/ドレイン領域にP型キャリアが打ち込まれ、ゲート下のチャネル領域にN型キャリアが打ち込まれ、ゲートに電圧を印可してりチャネル領域が反転することで電流を得るトランジスタのことを示している。“低耐圧なPMOSトランジスタ”、すなわち“P型のLVトランジスタ”は、閾値電圧が高耐圧なPMOSトランジスタよりも低く、例えば、ゲート酸化膜が10nm以下であり、ゲート脇のソース/ドレイン領域にP型キャリアが打ち込まれ、ゲート下のチャネル領域にN型キャリアが打ち込まれ、ゲートに電圧を印可してチャネル領域が反転することで電流を得るトランジスタのことを示している。“高耐圧なNMOSトランジスタ”、すなわち“N型のHVトランジスタ”は、例えば、ゲート酸化膜が20nm以上であり、ゲート脇のソース/ドレイン領域にN型キャリアが打ち込まれ、ゲート下のチャネル領域にP型キャリアが打ち込まれ、ゲートに電圧を印可してチャネル領域が反転することで電流を得るトランジスタのことを示している。“低耐圧なNMOSトランジスタ”、すなわち“N型のLVトランジスタ”は、閾値電圧が高耐圧なNMOSトランジスタよりも低く、例えば、ゲート酸化膜が10nm以下であり、ゲート脇のソース/ドレイン領域にN型キャリアが打ち込まれ、ゲート下のチャネル領域にP型キャリアが打ち込まれ、ゲートに電圧を印可してチャネル領域が反転することで電流を得るトランジスタのことを示している。
なお、上記各実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下に限られるものではない。
(付記1)
第1CMOS回路が形成された第1シリコン基板と、
上記第1シリコン基板の上方に設けられ、第2CMOS回路が形成された第2シリコン基板と、
上記第2シリコン基板の上方に設けられ、上記第1CMOS回路及び上記第2CMOS回路に接続され、上記第1シリコン基板及び上記第2シリコン基板の積層方向に並んだ複数のメモリセルを有する第1メモリセルアレイと、を備え、
上記第1シリコン基板及び上記第2シリコン基板からなる群は、面方位が(100)であり且つPMOSトランジスタが設けられた第3シリコン基板を含み、
上記PMOSトランジスタのチャネルの延伸方向は、上記第3シリコン基板の結晶方位<100>と平行に設けられる、
メモリデバイス。
第1CMOS回路が形成された第1シリコン基板と、
上記第1シリコン基板の上方に設けられ、第2CMOS回路が形成された第2シリコン基板と、
上記第2シリコン基板の上方に設けられ、上記第1CMOS回路及び上記第2CMOS回路に接続され、上記第1シリコン基板及び上記第2シリコン基板の積層方向に並んだ複数のメモリセルを有する第1メモリセルアレイと、を備え、
上記第1シリコン基板及び上記第2シリコン基板からなる群は、面方位が(100)であり且つPMOSトランジスタが設けられた第3シリコン基板を含み、
上記PMOSトランジスタのチャネルの延伸方向は、上記第3シリコン基板の結晶方位<100>と平行に設けられる、
メモリデバイス。
(付記2)
上記第1シリコン基板及び上記第2シリコン基板からなる群は、面方位が(100)であり且つNMOSトランジスタが設けられた第4シリコン基板を含み、
上記NMOSトランジスタのチャネルの延伸方向は、上記第4シリコン基板の結晶方位<110>と平行に設けられる、
付記1に記載のメモリデバイス。
上記第1シリコン基板及び上記第2シリコン基板からなる群は、面方位が(100)であり且つNMOSトランジスタが設けられた第4シリコン基板を含み、
上記NMOSトランジスタのチャネルの延伸方向は、上記第4シリコン基板の結晶方位<110>と平行に設けられる、
付記1に記載のメモリデバイス。
(付記3)
上記第4シリコン基板は、上記第1シリコン基板に対応し、
上記第3シリコン基板は、上記第2シリコン基板に対応する、
付記2に記載のメモリデバイス。
上記第4シリコン基板は、上記第1シリコン基板に対応し、
上記第3シリコン基板は、上記第2シリコン基板に対応する、
付記2に記載のメモリデバイス。
(付記4)
上記PMOSトランジスタは、低耐圧なPMOSトランジスタである、
付記2に記載のメモリデバイス。
上記PMOSトランジスタは、低耐圧なPMOSトランジスタである、
付記2に記載のメモリデバイス。
(付記5)
上記NMOSトランジスタは、高耐圧なNMOSトランジスタである、
付記4に記載のメモリデバイス。
上記NMOSトランジスタは、高耐圧なNMOSトランジスタである、
付記4に記載のメモリデバイス。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…メモリデバイス、2…メモリコントローラ、10…メモリセルアレイ、11…入出力回路、12…ロジックコントローラ、13…レジスタ回路、14…シーケンサ、15…ドライバ回路、16…ロウデコーダモジュール、17…センスアンプモジュール、20~29…導電体層、30~35…絶縁体層、40…コア部材、41…半導体層、42…積層膜、43…トンネル絶縁膜、44…絶縁膜、45…ブロック絶縁膜、50,51…絶縁体層、52~54…導電体層、55,56,60,61…絶縁体層、62~65…導電体層、66…絶縁体層、70…絶縁体層、71~76…導電体層、100…第1CMOS層、161、162、171、172…素子グループ、200…第2CMOS層、300…メモリ層、400…配線層、AA…アクティブ領域、B1~B5…接合層、D0~D5,M0…配線層、BL…ビット線、WL…ワード線、BLK…ブロック、BW…接合基板、C0~C3,C5~C8,CS0~CS2…コンタクト、CG…信号線、CM…CMOS回路部、GC1~GC4…導電体層、HR…引出領域、IOR…入出力領域、XR…転送領域、IV…インバータ、MT…メモリセルトランジスタ、RD…ロウデコーダ、REG1,REG2…抵抗素子、SAU…センスアンプユニット、SGD…選択ゲート線、SGDD…信号線、ST1,ST2…選択トランジスタ、SU…ストリングユニット、T0~T8,T10,T11…トランジスタ、TR0~TR19…トランジスタ、V0,V1…コンタクト。
Claims (20)
- 第1CMOS回路が形成された第1シリコン基板と、
前記第1シリコン基板の上方に設けられ、第2CMOS回路が形成された第2シリコン基板と、
前記第2シリコン基板の上方に設けられ、前記第1CMOS回路及び前記第2CMOS回路に接続され、前記第1シリコン基板及び前記第2シリコン基板の積層方向に並んだ複数のメモリセルを有する第1メモリセルアレイと、を備える、
メモリデバイス。 - 前記第1CMOS回路と前記第2CMOS回路との間、又は前記第1CMOS回路と前記第1メモリセルアレイとの間を接続する貫通ビアをさらに備える、
請求項1に記載のメモリデバイス。 - 前記第1シリコン基板と前記第2シリコン基板との間の第1接合層と、
前記第1接合層に含まれた第1接合金属と、
前記第1接合層と前記第2シリコン基板との間に設けられ、前記第1接合金属を介して接続された前記第1CMOS回路の配線と、をさらに備える、
請求項2に記載のメモリデバイス。 - 前記第1シリコン基板と前記第2シリコン基板との間の第1接合層と、
前記第1接合層と前記第1シリコン基板との間に設けられた前記第1CMOS回路の配線と、
前記第1接合層に含まれた第1接合金属と、をさらに備え、
前記配線は、前記第1接合金属と前記貫通ビアとを介して、前記第2CMOS回路又は前記第1メモリセルアレイと接続される、
請求項2に記載のメモリデバイス。 - 前記第2シリコン基板と前記第1メモリセルアレイとの間の第2接合層と、
前記第2接合層に含まれた第2接合金属と、をさらに備え、
前記第1メモリセルアレイは、前記第2接合金属を介して、前記第1CMOS回路又は前記第2CMOS回路に接続される、
請求項2に記載のメモリデバイス。 - 前記第2接合金属は、逆テーパー形状に設けられた第1部分と、テーパー形状に設けられた、前記第1部分上の第2部分と、を有する、
請求項5に記載のメモリデバイス。 - 第1グループと第2グループとに分類される複数のロウデコーダをさらに備え、
前記第1メモリセルアレイは、前記複数のロウデコーダにそれぞれ接続された複数のブロックを有し、
前記第1グループのロウデコーダは、前記第1CMOS回路に含まれ、
前記第2グループのロウデコーダは、前記第2CMOS回路に含まれる、
請求項1に記載のメモリデバイス。 - 複数のロウデコーダをさらに備え、
前記第1メモリセルアレイは、前記複数のロウデコーダにそれぞれ接続された複数のブロックを有し、
前記複数のロウデコーダのそれぞれに含まれた複数の素子は、第1素子グループと第2素子グループとに分類され、
前記第1素子グループは、前記第1CMOS回路に含まれ、
前記第2素子グループは、前記第2CMOS回路に含まれる、
請求項1に記載のメモリデバイス。 - 第1グループと第2グループとに分類される複数のセンスアンプをさらに備え、
前記第1メモリセルアレイは、前記複数のセンスアンプにそれぞれ接続された複数のビット線を有し、
前記第1グループのセンスアンプは、前記第1CMOS回路に含まれ、
前記第2グループのセンスアンプは、前記第2CMOS回路に含まれる、
請求項1に記載のメモリデバイス。 - 複数のセンスアンプをさらに備え、
前記第1メモリセルアレイは、前記複数のセンスアンプにそれぞれ接続された複数のビット線を有し、
前記複数のセンスアンプのそれぞれに含まれた複数の素子は、第3素子グループと第4素子グループとに分類され、
前記第3素子グループは、前記第1CMOS回路に含まれ、
前記第4素子グループは、前記第2CMOS回路に含まれる、
請求項1に記載のメモリデバイス。 - 複数のロウデコーダと、
複数のセンスアンプとをさらに備え、
前記第1メモリセルアレイは、前記複数のロウデコーダにそれぞれ接続された複数のワード線と、前記複数のセンスアンプにそれぞれ接続された複数のビット線とを有し、
前記複数のロウデコーダは、前記第1CMOS回路及び前記第2CMOS回路の一方に含まれ、
前記複数のセンスアンプは、前記第1CMOS回路及び前記第2CMOS回路の他方に含まれる、
請求項1に記載のメモリデバイス。 - 前記第1CMOS回路及び前記第2CMOS回路の一方は、低耐圧トランジスタにより構成され、
前記第1CMOS回路及び前記第2CMOS回路の他方は、前記低耐圧トランジスタよりも高耐圧な高耐圧トランジスタにより構成される、
請求項1に記載のメモリデバイス。 - 複数のロウデコーダと、
複数のセンスアンプとをさらに備え、
前記第1メモリセルアレイは、前記複数のロウデコーダにそれぞれ接続された複数のワード線と、前記複数のセンスアンプにそれぞれ接続された複数のビット線とを有し、
前記複数のロウデコーダは、前記第1CMOS回路及び前記第2CMOS回路の一方に含まれ、
前記複数のセンスアンプは、前記第1CMOS回路及び前記第2CMOS回路の他方に含まれ、
前記第1CMOS回路及び前記第2CMOS回路の前記一方は、前記複数のセンスアンプと前記複数のビット線との間に接続される複数の第1高耐圧トランジスタを、含む、
請求項12に記載のメモリデバイス。 - 前記第1CMOS回路に含まれた前記低耐圧トランジスタと、
前記第2CMOS回路に含まれた前記高耐圧トランジスタとは、ゲート電極の積層構造が異なる、
請求項12に記載のメモリデバイス。 - 前記低耐圧トランジスタのゲート電極は、ニッケルプラチナシリサイドを含み、
前記高耐圧トランジスタのゲート電極は、タングステンシリサイド、又はタングステンナイトライドを含む、
請求項14に記載のメモリデバイス。 - 前記第1シリコン基板は、第1のピッチで形成された第1アクティブ領域を含み、
前記第2シリコン基板は、前記第1のピッチと異なる第2のピッチで形成された第2アクティブ領域を含み、
少なくとも1つの第1アクティブ領域と、少なくとも1つの第2アクティブ領域とが直列に接続された抵抗素子を備える、
請求項1に記載のメモリデバイス。 - 前記第1CMOS回路は、第1ゲート幅を有する複数の第1ゲート電極を含み、
前記第2CMOS回路は、前記第1ゲート幅と異なる第2ゲート幅を有する複数の第2ゲート電極を含み、
少なくとも1つの第1ゲート電極と、少なくとも1つの第2ゲート電極とが直列に接続された抵抗素子を備える、
請求項1に記載のメモリデバイス。 - 前記第1CMOS回路が形成された層に含まれ、並行に配置された第1導電体及び第2導電体と、
前記第2CMOS回路が形成された層に含まれ、並行に配置された第3導電体及び第4導電体と、をさらに備え、
前記第1導電体と前記第3導電体とが第1貫通ビアを介して接続され、前記第2導電体と前記第4導電体とが第2貫通ビアを介して接続され、
前記第1導電体及び前記第3導電体とが容量素子の一方電極として機能し、
前記第2導電体及び前記第4導電体とが前記容量素子の他方電極として機能する、
請求項1に記載のメモリデバイス。 - 前記第1メモリセルアレイの上方に設けられた第2メモリセルアレイをさらに備え、
前記第2CMOS回路は、前記第1メモリセルアレイの制御に使用され、
前記第1CMOS回路は、前記第2メモリセルアレイの制御に使用される、
請求項1に記載のメモリデバイス。 - 前記第1メモリセルアレイの上方に設けられた第2メモリセルアレイをさらに備え、
前記第1CMOS回路は、前記第1メモリセルアレイの制御に使用され、
前記第2CMOS回路は、前記第2メモリセルアレイの制御に使用される、
請求項1に記載のメモリデバイス。
Priority Applications (4)
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CN202310166883.2A CN117292724A (zh) | 2022-06-23 | 2023-02-27 | 存储器设备 |
US18/179,265 US20230420007A1 (en) | 2022-06-23 | 2023-03-06 | Memory device |
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2022
- 2022-12-12 JP JP2022198049A patent/JP2024002881A/ja active Pending
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