JP2024002881A - メモリデバイス - Google Patents

Abstract

【課題】メモリデバイスの製造コストを抑制する。【解決手段】実施形態のメモリデバイス１は、第１シリコン基板Ｗ１と、第２シリコン基板Ｗ２と、メモリセルアレイ３００とを含む。第１シリコン基板Ｗ１には、第１ＣＭＯＳ回路１００が形成される。第２シリコン基板Ｗ２は、第１シリコン基板Ｗ１の上方に設けられる。第２シリコン基板Ｗ２には、第２ＣＭＯＳ回路２００が形成される。メモリセルアレイ３００は、第２シリコン基板Ｗ２の上方に設けられる。メモリセルアレイ３００は、第１ＣＭＯＳ回路１００及び第２ＣＭＯＳ回路１００に接続され、第１シリコン基板Ｗ１及び第２シリコン基板Ｗ２の積層方向に並んだ複数のメモリセルを有する。【選択図】図１３

Description

実施形態は、メモリデバイスに関する。

データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。

特開２０１８－１５２４１９号公報

メモリデバイスの製造コストを抑制する。

実施形態のメモリデバイスは、第１シリコン基板と、第２シリコン基板と、メモリセルアレイとを含む。第１シリコン基板には、第１ＣＭＯＳ回路が形成される。第２シリコン基板は、第１シリコン基板の上方に設けられる。第２シリコン基板には、第２ＣＭＯＳ回路が形成される。メモリセルアレイは、第２シリコン基板の上方に設けられる。メモリセルアレイは、第１ＣＭＯＳ回路及び第２ＣＭＯＳ回路に接続され、第１シリコン基板及び第２シリコン基板の積層方向に並んだ複数のメモリセルを有する。

第１実施形態に係るメモリデバイスを備えるメモリシステムの構成の一例を示すブロック図。 第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスが備えるロウデコーダモジュールの回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスが備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスの外観の一例を示す斜視図。 第１実施形態に係るメモリデバイスが備える接合面の平面レイアウトの一例を示す模式図。 第１実施形態に係るメモリデバイスが備えるメモリ層の平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスが備えるメモリ層のメモリ領域における平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスが備えるメモリ層のメモリ領域における断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図。 第１実施形態に係るメモリデバイスが備えるメモリ層に含まれたメモリピラーの断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図。 第１実施形態に係るメモリデバイスが備えるメモリ層の引出領域における平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスが備えるメモリ層の引出領域における断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスの断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスの製造方法の一例を示すフローチャート。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第２実施形態に係るメモリデバイスの断面構造の一例を示す断面図。 第２実施形態に係るメモリデバイスの製造方法の一例を示すフローチャート。 第２実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第２実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第２実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第２実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第２実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第３実施形態に係るメモリデバイスの断面構造の一例を示す断面図。 第３実施形態に係るメモリデバイスの製造方法の一例を示すフローチャート。 第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第４実施形態の第１構成例に係るメモリデバイスの回路配置の一例を示す模式図。 第４実施形態の第２構成例に係るメモリデバイスの回路配置の一例を示す模式図。 第４実施形態の第３構成例に係るメモリデバイスの回路配置の一例を示す模式図。 第４実施形態の第４構成例に係るメモリデバイスの回路配置の一例を示す模式図。 第４実施形態の第５構成例に係るメモリデバイスの回路配置の一例を示す模式図。 第４実施形態の第６構成例に係るメモリデバイスの回路配置の一例を示す模式図。 第４実施形態の第７構成例に係るメモリデバイスの回路配置の一例を示す模式図。 第４実施形態の第８構成例に係るメモリデバイスの回路配置の一例を示す模式図。 第４実施形態を適用することによるメモリデバイスのレイアウトの変化の一例を示す概略図。 第４実施形態の第７構成例を適用することによるセンスアンプモジュールのレイアウトの変化の一例を示す概略図。 第４実施形態の第７構成例及び第８構成例の組み合わせた場合のメモリデバイスのレイアウトの一例を示す概略図。 第５実施形態に係るメモリデバイスが備える第１ＣＭＯＳ層の平面レイアウトの一例を示す平面図。 第５実施形態に係るメモリデバイスが備える第２ＣＭＯＳ層の平面レイアウトの一例を示す平面図。 第５実施形態に係るメモリデバイスの断面構造の一例を示す断面図。 第６実施形態に係るメモリデバイスの外観の一例を示す斜視図。 第６実施形態の第１構成例に係るメモリデバイスの回路配置の一例を示す模式図。 第６実施形態の第２構成例に係るメモリデバイスの回路配置の一例を示す模式図。 第６実施形態を適用することによるメモリデバイスのレイアウトの一例を示す概略図。 第１変形例に係るメモリデバイスの外観の一例を示す斜視図。 第２変形例に係るメモリデバイスの外観の一例を示す斜視図。 接合パッドの接合部の詳細な断面構造の一例を示す断面図。 第７実施形態に係るメモリデバイス１で使用される第１のシリコンウエハの構成を示す平面図。 第７実施形態に係るメモリデバイス１で使用される第２のシリコンウエハの構成を示す平面図。 第７実施形態に係るメモリデバイス１の製造方法の一例を示す概略図。

以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。平面図に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。

［１］第１実施形態
第１実施形態に係るメモリデバイス１は、メモリセルと、メモリセルにアクセスするためのＣＭＯＳ回路とを備える。そして、メモリデバイス１は、積層された複数の基板にＣＭＯＳ回路が配置された構造を有する。以下に、第１実施形態の詳細について説明する。

［１－１］メモリデバイス１の全体構成
図１は、第１実施形態に係るメモリデバイス１の全体構成の一例を示すブロック図である。図１に示すように、メモリデバイス１は、外部のメモリコントローラ２によって制御される。メモリデバイス１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。メモリデバイス１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を備える。

メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（“ｎ”は、１以上の整数）を含む記憶回路である。ブロックＢＬＫは、複数のメモリセルの集合である。ブロックＢＬＫは、例えば、データの消去の単位に対応する。ブロックＢＬＫは、複数のページを含む。ページは、データの読み出し及び書き込みが実行される単位に対応する。図示が省略されているが、メモリセルアレイ１０には、複数のビット線ＢＬ０～ＢＬｍ（“ｍ”は１以上の整数）と、複数のワード線ＷＬとが設けられる。各メモリセルは、例えば、１つのビット線ＢＬと１つのワード線ＷＬとに関連付けられる。各ブロックＢＬＫには、ブロックアドレスが割り当てられる。各ビット線ＢＬには、カラムアドレスが割り当てられる。各ワード線ＷＬには、ページアドレスが割り当てられる。

入出力回路１１は、メモリコントローラ２との間の入出力信号の送受信を司るインターフェース回路である。入出力信号は、例えば、データＤＡＴ、ステータス情報ＳＴＳ、アドレス情報ＡＤＤ、コマンドＣＭＤなどを含む。入出力回路１１は、データＤＡＴを、センスアンプモジュール１７とメモリコントローラ２とのそれぞれとの間で入出力し得る。入出力回路１１は、レジスタ回路１３から転送されたステータス情報ＳＴＳを、メモリコントローラ２に出力し得る。入出力回路１１は、メモリコントローラ２から転送されたアドレス情報ＡＤＤ及びコマンドＣＭＤのそれぞれを、レジスタ回路１３に出力し得る。

ロジックコントローラ１２は、メモリコントローラ２から入力された制御信号に基づいて、入出力回路１１及びシーケンサ１４のそれぞれを制御する回路である。例えば、ロジックコントローラ１２は、シーケンサ１４を制御し、メモリデバイス１をイネーブルにする。ロジックコントローラ１２は、入出力回路１１が受信した入出力信号がコマンドＣＭＤやアドレス情報ＡＤＤなどであることを入出力回路１１に通知する。ロジックコントローラ１２は、入出力信号の入力又は出力を入出力回路１１に命令する。

レジスタ回路１３は、ステータス情報ＳＴＳ、アドレス情報ＡＤＤ、及びコマンドＣＭＤを一時的に記憶する回路である。ステータス情報ＳＴＳは、シーケンサ１４の制御に基づいて更新され、入出力回路１１に転送される。アドレス情報ＡＤＤは、ブロックアドレス、ページアドレス、カラムアドレスなどを含む。コマンドＣＭＤは、メモリデバイス１の様々な動作に関する命令を含む。

シーケンサ１４は、メモリデバイス１の全体の動作を制御するコントローラである。シーケンサ１４は、レジスタ回路１３に記憶されたコマンドＣＭＤ及びアドレス情報ＡＤＤに基づいて、読み出し動作、書き込み動作、消去動作などを実行する。

ドライバ回路１５は、読み出し動作、書き込み動作、消去動作などで使用される電圧を生成する回路である。ドライバ回路１５は、生成した電圧を、ロウデコーダモジュール１６やセンスアンプモジュール１７などに供給する。

ロウデコーダモジュール１６は、動作対象のブロックＢＬＫの選択や、ワード線ＷＬなどの配線への電圧の転送に使用される回路である。ロウデコーダモジュール１６は、複数のロウデコーダＲＤ０～ＲＤｎを含む。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。

センスアンプモジュール１７は、各ビット線ＢＬへの電圧の転送や、データの読み出しに使用される回路である。センスアンプモジュール１７は、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍを含む。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれ複数のビット線ＢＬ０～ＢＬｍに関連付けられている。

なお、メモリデバイス１及びメモリコントローラ２の組み合わせが、１つの半導体装置を構成してもよい。このような半導体装置としては、例えば、ＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）などが挙げられる。メモリセルアレイ１０、ロウデコーダモジュール１６、及びセンスアンプモジュール１７の組は、例えば、“プレーンＰＬ”と呼ばれる。メモリデバイス１は、複数のプレーンＰＬを備えていてもよい。

［１－２］メモリデバイス１の回路構成
次に、第１実施形態に係るメモリデバイス１の回路構成について説明する。

［１－２－１］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを示している。図２に示すように、ブロックＢＬＫは、例えば、５つのストリングユニットＳＵ０～ＳＵ４を含む。選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳとワード線ＷＬ０～ＷＬ７とは、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０～ＢＬｍとソース線ＳＬとは、複数のブロックＢＬＫで共有される。

各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられる。すなわち、各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳにより共有される。各ＮＡＮＤストリングＮＳは、関連付けられたビット線ＢＬとソース線ＳＬとの間に接続される。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を有するメモリセルであり、データを不揮発に保持（記憶）する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、ストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１、メモリセルトランジスタＭＴ７～ＭＴ０、及び選択トランジスタＳＴ２が、この順番に、直列に接続される。具体的には、選択トランジスタＳＴ１のドレイン及びソースは、関連付けられたビット線ＢＬと、メモリセルトランジスタＭＴ７のドレインとにそれぞれ接続される。選択トランジスタＳＴ２のドレイン及びソースは、メモリセルトランジスタＭＴ０のソースと、ソース線ＳＬとにそれぞれ接続される。メモリセルトランジスタＭＴ０～ＭＴ７は、選択トランジスタＳＴ１及びＳＴ２の間で直列に接続される。

選択ゲート線ＳＧＤ０～ＳＧＤ４は、それぞれストリングユニットＳＵ０～ＳＵ４に関連付けられる。各選択ゲート線ＳＧＤは、関連付けられたストリングユニットＳＵに含まれた複数の選択トランジスタＳＴ１のそれぞれのゲートに接続される。選択ゲート線ＳＧＳは、関連付けられたブロックＢＬＫに含まれた複数の選択トランジスタＳＴ２のそれぞれのゲートに接続される。ワード線ＷＬ０～ＷＬ７は、メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれの制御ゲートにそれぞれ接続される。

同一のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えば、“セルユニットＣＵ”と呼ばれる。例えば、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合のセルユニットＣＵの記憶容量が、“１ページデータ”として定義される。セルユニットＣＵは、各メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。

なお、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の回路構成は、その他の構成であってもよい。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれの数は、任意の数に設計され得る。

［１－２－２］ロウデコーダモジュール１６の回路構成
図３は、第１実施形態に係るメモリデバイス１が備えるロウデコーダモジュール１６の回路構成の一例を示す回路図である。図３は、ロウデコーダモジュール１６とドライバ回路１５及びメモリセルアレイ１０のそれぞれとの接続関係と、ロウデコーダＲＤ０の詳細な回路構成とを示している。図３に示すように、各ロウデコーダＲＤとドライバ回路１５との間は、信号線ＣＧ０～ＣＧ７、ＳＧＤＤ０～ＳＧＤＤ４、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳを介して接続される。各ロウデコーダＲＤと、関連付けられたブロックＢＬＫとの間は、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＳ及びＳＧＤ０～ＳＧＤ４を介して接続される。

以下に、ロウデコーダＲＤ０に注目して、ロウデコーダＲＤの各要素とドライバ回路１５及びブロックＢＬＫ０のそれぞれとの接続関係について説明する。なお、その他のロウデコーダＲＤの構成は、関連付けられたブロックＢＬＫが異なることを除いて、ロウデコーダＲＤ０と同様である。ロウデコーダＲＤ０は、例えば、トランジスタＴＲ０～ＴＲ１９、転送ゲート線ＴＧ及びｂＴＧ、並びにブロックデコーダＢＤを含む。

トランジスタＴＲ０～ＴＲ１９のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタ（以下、“ＨＶ（High-Voltage）トランジスタ”とも呼ぶ）である。トランジスタＴＲ０のドレイン及びソースは、それぞれ信号線ＳＧＳＤ及び選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１～ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０～ＣＧ７に接続される。トランジスタＴＲ１～ＴＲ８のそれぞれのソースは、ワード線ＷＬ０～ＷＬ７にそれぞれ接続される。トランジスタＴＲ９～ＴＲ１３のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０～ＳＧＤＤ４に接続される。トランジスタＴＲ９～ＴＲ１３のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。トランジスタＴＲ１４のドレイン及びソースは、それぞれ信号線ＵＳＧＳ及び選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１５～ＴＲ１９のそれぞれのドレインは、信号線ＵＳＧＤに接続される。トランジスタＴＲ１５～ＴＲ１９のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。トランジスタＴＲ０～ＴＲ１３のそれぞれのゲートは、転送ゲート線ＴＧに接続される。トランジスタＴＲ１４～ＴＲ１９のそれぞれのゲートは、転送ゲート線ｂＴＧに接続される。

ブロックデコーダＢＤは、ブロックアドレスをデコードする機能を有する回路である。ブロックデコーダＢＤは、ブロックアドレスのデコード結果に基づいて、転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。具体的には、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。これにより、信号線ＣＧ０～ＣＧ７の電圧が、選択されたブロックＢＬＫのワード線ＷＬ０～ＷＬ７にそれぞれ転送され、信号線ＳＧＤＤ０～ＳＧＤＤ４及びＳＧＳＤの電圧が、選択されたブロックＢＬＫの選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳにそれぞれ転送され、信号線ＵＳＧＤ及びＵＳＧＳが、非選択のブロックＢＬＫの選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ転送される。

なお、ロウデコーダモジュール１６は、その他の回路構成であってもよい。例えば、ロウデコーダモジュール１６が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に応じて変更され得る。信号線ＣＧは、複数のブロックＢＬＫ間で共有されることから、“グローバルワード線”と呼ばれてもよい。ワード線ＷＬは、ブロック毎に設けられることから、“ローカルワード線”と呼ばれてもよい。信号線ＳＧＤＤ及びＳＧＳＤのそれぞれは、複数のブロックＢＬＫ間で共有されることから、“グローバル転送ゲート線”と呼ばれてもよい。選択ゲート線ＳＧＤ及びＳＧＳのそれぞれは、ブロック毎に設けられることから、“ローカル転送ゲート線”と呼ばれてもよい。

［１－２－３］センスアンプモジュール１７の回路構成
図４は、第１実施形態に係るメモリデバイス１が備えるセンスアンプモジュール１７の回路構成の一例を示す回路図である。図４は、１つのセンスアンプユニットＳＡＵの回路構成を抽出して示している。図４に示すように、センスアンプユニットＳＡＵは、例えば、センスアンプ部ＳＡ、ビット線接続部ＢＬＨＵ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬ、並びにバスＬＢＵＳを含む。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬは、例えば、バスＬＢＵＳを介してデータを送受信可能に構成される。以下では、センスアンプ部ＳＡと複数のラッチ回路との組のことを、“センスデータラッチ部ＳＡＤＬ”とも呼ぶ。

センスアンプ部ＳＡは、ビット線ＢＬの電圧に基づいたデータの判定や、ビット線ＢＬへの電圧の印加に使用される回路である。センスアンプ部ＳＡは、読み出し動作時に制御信号ＳＴＢがアサートされると、関連付けられたビット線ＢＬの電圧に基づいて、選択されたメモリセルトランジスタＭＴから読み出されたデータが“０”であるか“１”であるかを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬのそれぞれは、データを一時的に保持することが可能な回路である。ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと入出力回路１１との間のデータＤＡＴの入出力に使用される。ラッチ回路ＸＤＬは、キャッシュメモリとしても使用され得る。

センスアンプ部ＳＡは、トランジスタＴ０～Ｔ７、キャパシタＣＰ、並びにノードＮＤ１、ＮＤ２、ＳＥＮ及びＳＲＣを含む。ビット線接続部ＢＬＨＵは、消去動作においてＮＡＮＤストリングＮＳのチャネルに印加される高電圧が、センスアンプ部ＳＡ内の回路に印加されないようにするためのスイッチ回路である。ビット線接続部ＢＬＨＵは、トランジスタＴ８を含む。ラッチ回路ＳＤＬは、インバータＩＶ０及びＩＶ１、トランジスタＴ１０及びＴ１１、並びにノードＳＩＮＶ及びＳＬＡＴを含む。トランジスタＴ０は、Ｐ型のＭＯＳトランジスタである。トランジスタＴ１～Ｔ８、Ｔ１０及びＴ１１のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタＴ８は、センスアンプ部ＳＡ内のＮ型トランジスタよりも高耐圧なＮ型のＭＯＳトランジスタ（ＨＶトランジスタ）である。以下では、ＨＶトランジスタよりも低耐圧なトランジスタのことを、“ＬＶ（Lov-Voltage）トランジスタ”とも呼ぶ。ＬＶトランジスタは、ＨＶトランジスタよりも高速に動作する。

トランジスタＴ０のゲートは、ノードＳＩＮＶに接続される。トランジスタＴ０のソースは、電源線に接続される。トランジスタＴ０のドレインは、ノードＮＤ１に接続される。ノードＮＤ１は、トランジスタＴ１及びＴ２のそれぞれのドレインに接続される。トランジスタＴ１及びＴ２のソースは、それぞれノードＮＤ２及びＳＥＮに接続される。ノードＮＤ２及びＳＥＮは、それぞれトランジスタＴ３のソース及びドレインに接続される。ノードＮＤ２は、トランジスタＴ４及びＴ５のそれぞれのドレインに接続される。トランジスタＴ５のソースは、ノードＳＲＣに接続される。トランジスタＴ５のゲートは、ノードＳＩＮＶに接続される。ノードＳＥＮは、トランジスタＴ６のゲートと、キャパシタＣＰの一方電極とに接続される。トランジスタＴ６のソースは、接地される。トランジスタＴ７のドレイン及びソースは、それぞれバスＬＢＵＳとトランジスタＴ６のドレインとに接続される。トランジスタＴ８のドレインは、トランジスタＴ４のソースに接続される。トランジスタＴ８のソースは、当該センスアンプユニットＳＡＵに関連付けられたビット線ＢＬに電気的に接続される。

トランジスタＴ０のソースには、例えば、電源電圧ＶＤＤが印加される。ノードＳＲＣには、例えば、接地電圧ＶＳＳが印加される。トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４及びＴ７のそれぞれのゲートには、それぞれ制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ及びＳＴＢが入力される。トランジスタＴ８のゲートには、制御信号ＢＬＳが入力される。キャパシタＣＰの他方電極には、クロック信号ＣＬＫが入力される。

インバータＩＶ０の入力ノード及び出力ノードは、それぞれノードＳＬＡＴ及びＳＩＮＶに接続される。インバータＩＶ１の入力ノード及び出力は、それぞれノードＳＩＮＶ及びＳＬＡＴに接続される。トランジスタＴ１０の一端及び他端は、それぞれノードＳＩＮＶ及びバスＬＢＵＳに接続される。トランジスタＴ１０のゲートには、制御信号ＳＴＩが入力される。トランジスタＴ１１の一端及び他端は、それぞれノードＳＬＡＴ及びバスＬＢＵＳに接続される。トランジスタＴ１１のゲートには、制御信号ＳＴＬが入力される。ラッチ回路ＳＤＬは、ノードＳＬＡＴにデータを保持し、ノードＳＩＮＶにノードＳＬＡＴに保持されるデータの反転データを保持する。

ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬの回路構成は、ラッチ回路ＳＤＬと類似している。例えば、ラッチ回路ＡＤＬは、ノードＡＬＡＴにおいてデータを保持し、ノードＡＩＮＶにおいてその反転データを保持する。そして、ラッチ回路ＡＤＬのトランジスタＴ１０のゲートには制御信号ＡＴＩが入力され、ラッチ回路ＡＤＬのトランジスタＴ１１のゲートには制御信号ＡＴＬが入力される。ラッチ回路ＢＤＬは、ノードＢＬＡＴにおいてデータを保持し、ノードＢＩＮＶにおいてその反転データを保持する。そして、ラッチ回路ＢＤＬのトランジスタＴ１０のゲートには制御信号ＢＴＩが入力され、ラッチ回路ＢＤＬのトランジスタＴ１１のゲートには制御信号ＢＴＬが入力される。ラッチ回路ＣＤＬ、及びＸＤＬについても同様のため、説明を省略する。

なお、制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、ＢＬＳ、ＳＴＩ及びＳＴＬ、並びにクロック信号ＣＬＫのそれぞれは、例えば、シーケンサ１４によって生成される。センスアンプモジュール１７は、その他の回路構成であってもよい。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、メモリセルトランジスタＭＴが記憶するビット数などに応じて変更され得る。センスアンプユニットＳＡＵは、簡単な論理演算を実行することが可能な演算回路を有していてもよい。センスアンプモジュール１７は、各ページの読み出し動作において、ラッチ回路を用いた演算処理を適宜実行することによって、メモリセルトランジスタＭＴに記憶されているデータを確定（判定）し得る。

［１－３］メモリデバイス１の構造
次に、第１実施形態に係るメモリデバイス１の構造について説明する。以下で参照される図面では、３次元の直交座標系が使用される。Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。Ｚ方向は、基準とされる基板の表面に対する鉛直方向に対応する。本明細書における“上下”は、Ｚ方向に沿った方向に基づいて定義され、基準とされる基板から離れる方向を正方向（上方）とする。基準とされる基板としては、例えば、図面において最下部に配置された基板が使用される。基板の表（おもて）面は、トランジスタ（ＣＭＯＳ回路）が形成される側の面に対応する。基板の裏面は、おもて面に対して反対側の面に対応する。

［１－３－１］メモリデバイス１の外観
図５は、第１実施形態に係るメモリデバイスの外観の一例を示す斜視図である。図５に示すように、メモリデバイス１は、例えば、下方から順に、第１基板Ｗ１、第１ＣＭＯＳ層１００、第２基板Ｗ２、第２ＣＭＯＳ層２００、メモリ層３００、第３基板Ｗ３、及び配線層４００が積層された構造を有する。

第１ＣＭＯＳ層１００は、第１基板Ｗ１を利用して形成されたＣＭＯＳ回路を含む。第２ＣＭＯＳ層２００は、第２基板Ｗ２を利用して形成されたＣＭＯＳ回路を含む。第１ＣＭＯＳ層１００及び第２ＣＭＯＳ層２００の組は、例えば、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を含む。メモリ層３００は、第３基板Ｗ３を利用して形成されたメモリセルアレイ１０を含む。配線層４００は、例えば、メモリデバイス１とメモリコントローラ２との接続に使用される複数のパッドＰＤを含む。パッドＰＤは、入出力回路１１に接続され、メモリデバイス１の表面で露出している。

第１基板Ｗ１、第２基板Ｗ２、及び第３基板Ｗ３のそれぞれは、シリコン基板である。第１基板Ｗ１、第２基板Ｗ２、及び第３基板Ｗ３のそれぞれは、メモリデバイス１の回路設計に応じた不純物拡散領域を有する。メモリデバイス１は、隣り合う基板の間に接合面を有する。第１実施形態では、第１ＣＭＯＳ層１００と第２基板Ｗ２との接触（境界）部分と、第２ＣＭＯＳ層２００とメモリ層３００との接触（境界）部分とのそれぞれが、接合面に対応する。接合面は、２つのウエハ（基板）が接合されることによって形成される面であり、接合された２つの基板の境界部分に対応する。接合される２つの基板の間には、第１ＣＭＯＳ層１００などの回路が形成された層が挟まれてもよい。本明細書では、２つの基板を接合する処理のことを、“接合処理”と呼ぶ。

（接合面の平面レイアウト）
図６は、第１実施形態に係るメモリデバイス１が備える接合面の平面レイアウトの一例を示す模式図である。図６は、メモリ層３００と第２ＣＭＯＳ層２００との接合面におけるレイアウトを示し、第２基板Ｗ２（第２ＣＭＯＳ層２００）を基準とした座標軸を表示している。図６に示すように、メモリ層３００の接合面は、例えば、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びに入出力領域ＩＯＲ１に分けられる。第２ＣＭＯＳ層２００の接合面は、例えば、センスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びに入出力領域ＩＯＲ２に分けられる。

メモリ領域ＭＲは、データの記憶に使用され、複数のＮＡＮＤストリングＮＳを含む。引出領域ＨＲ１及びＨＲ２は、メモリ領域ＭＲをＸ方向に挟んでいる。引出領域ＨＲは、メモリ領域ＭＲに設けられた積層配線と、Ｚ方向に対向する転送領域ＸＲに設けられたトランジスタとの間の接続に使用される領域である。入出力領域ＩＯＲ１は、メモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２のそれぞれとＹ方向に隣り合っている。入出力領域ＩＯＲ１は、入出力回路１１に関連する回路を含む。

センスアンプ領域ＳＲは、センスアンプモジュール１７を含む。周辺回路領域ＰＥＲＩは、シーケンサ１４などを含む。センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩは、Ｙ方向に隣り合って配置され、メモリ領域ＭＲとＺ方向に重なっている。転送領域ＸＲ１及びＸＲ２は、ロウデコーダモジュール１６を含む。転送領域ＸＲ１及びＸＲ２は、センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩの組をＸ方向に挟み、それぞれ引出領域ＨＲ１及びＨＲ２とＺ方向に重なっている。入出力領域ＩＯＲ２は、入出力回路１１などを含む。入出力領域ＩＯＲ２は、入出力領域ＩＯＲ１とＺ方向に重なっている。

メモリ層３００の接合面には、複数の接合パッドＢＰが設けられる。メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びに入出力領域ＩＯＲ１のそれぞれは、少なくとも１つの接合パッドＢＰを含む。メモリ領域ＭＲの接合パッドＢＰは、例えば、ビット線ＢＬに接続される。引出領域ＨＲの接合パッドＢＰは、例えば、メモリ領域ＭＲに設けられた積層配線のいずれか（例えば、ワード線ＷＬ）に接続される。入出力領域ＩＯＲ１の接合パッドＢＰは、配線層４００のいずれかのパッドＰＤに電気的に接続される。

同様に、第２ＣＭＯＳ層２００の接合面には、複数の接合パッドＢＰが設けられる。センスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びに入出力領域ＩＯＲ２のそれぞれは、少なくとも１つの接合パッドＢＰを含む。転送領域ＸＲ１及びＸＲ２の接合パッドＢＰは、例えば、ロウデコーダＲＤのトランジスタに接続される。センスアンプ領域ＳＲの接合パッドＢＰは、例えば、センスアンプユニットＳＡＵのトランジスタに接続される。入出力領域ＩＯＲ２の接合パッドＢＰは、入出力回路１１のトランジスタに接続される。

メモリ層３００の接合面に設けられた複数の接合パッドＢＰはそれぞれ、第２ＣＭＯＳ層２００の接合面に設けられた複数の接合パッドＢＰと対向配置される。メモリ領域ＭＲの接合パッドＢＰは、センスアンプ領域ＳＲの接合パッドＢＰと対向配置される。転送領域ＸＲ１及びＸＲ２の接合パッドＢＰは、それぞれ引出領域ＨＲ１及びＨＲ２の接合パッドＢＰと対向配置される。入出力領域ＩＯＲ１の接合パッドＢＰは、入出力領域ＩＯＲ２の接合パッドＢＰと対向配置される。メモリ層３００と第２ＣＭＯＳ層２００との間で対向配置された２つの接合パッドＢＰの組は、接合処理により接合される（図６の“接合”）。これにより、対向配置された２つの接合パッドＢＰの間が、電気的に接続される。接合パッドＢＰは、接合金属と呼ばれてもよい。

なお、第１実施形態に係るメモリデバイス１は、以上で説明した構造に限定されない。例えば、引出領域ＨＲは、少なくとも１つ設けられていればよい。メモリデバイス１は、複数のメモリ領域ＭＲを備えていてもよい。メモリ領域ＭＲ、引出領域ＨＲ、センスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲの配置は、適宜変更され得る。以下では、入出力領域ＩＯＲを、周辺回路領域ＰＥＲＩの一部として説明する。

［１－３－２］メモリ層３００の構造
次に、メモリ層３００の詳細な構造について説明する。

（１：メモリ層３００の平面レイアウト）
図７は、第１実施形態に係るメモリデバイス１が備えるメモリ層３００の平面レイアウトの一例を示す平面図である。図７は、メモリセルアレイ１０に含まれた４つのブロックＢＬＫ０～ＢＬＫ３に対応する領域を示している。図７に示すように、メモリセルアレイ１０は、例えば、複数のスリットＳＬＴと、複数のスリットＳＨＥとを含む。

各スリットＳＬＴは、Ｘ方向に沿って延伸して設けられた部分を有し、Ｘ方向に沿って引出領域ＨＲ１、メモリ領域ＭＲ、及び引出領域ＨＲ２を横切っている。複数のスリットＳＬＴは、Ｙ方向に並んでいる。各スリットＳＬＴは、例えば、絶縁体が埋め込まれた構造を有する。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。メモリセルアレイ１０では、スリットＳＬＴによって区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。

各スリットＳＨＥは、Ｘ方向に沿って延伸して設けられた部分を有し、Ｘ方向に沿ってメモリ領域ＭＲを横切っている。複数のスリットＳＨＥは、Ｙ方向に並んでいる。本例では、Ｙ方向に隣り合う２つのスリットＳＬＴの間のそれぞれに、４つのスリットＳＨＥが配置されている。各スリットＳＨＥは、例えば、絶縁体が埋め込まれた構造を有する。各スリットＳＨＥは、当該スリットＳＨＥを介して隣り合う配線（少なくとも、選択ゲート線ＳＧＤ）を分断している。メモリセルアレイ１０では、スリットＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。

なお、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の平面レイアウトは、その他のレイアウトであってもよい。例えば、隣り合う２つのスリットＳＬＴの間に配置されるスリットＳＨＥの数は、任意の数に設計され得る。各ブロックＢＬＫが備えるストリングユニットＳＵの個数は、隣り合う２つのスリットＳＬＴの間に配置されたスリットＳＨＥの数に基づいて変更され得る。

（２：メモリ領域ＭＲの平面レイアウト）
図８は、第１実施形態に係るメモリデバイス１が備えるメモリ層３００のメモリ領域ＭＲにおける平面レイアウトの一例を示す平面図である。図８は、１つのブロックＢＬＫ（ストリングユニットＳＵ０～ＳＵ４）を含む領域を示している。図８に示すように、メモリデバイス１は、メモリ領域ＭＲにおいて、例えば、複数のメモリピラーＭＰと、複数のコンタクトＣＶと、複数のビット線ＢＬとを含む。

各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば、２４列の千鳥状に配置される。例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なって配置される。

各ビット線ＢＬは、Ｙ方向に延伸して設けられた部分を有する。複数のビット線は、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置される。本例では、１つのメモリピラーＭＰに、２つのビット線ＢＬが重なって配置されている。メモリピラーＭＰは、重なって配置された複数のビット線ＢＬのうち１つのビット線ＢＬに、コンタクトＣＶを介して電気的に接続される。なお、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略され得る。

なお、第１実施形態に係るメモリデバイス１のメモリ領域ＭＲにおける平面レイアウトは、その他のレイアウトであってもよい。例えば、隣り合う２つのスリットＳＬＴの間に配置されるメモリピラーＭＰやスリットＳＨＥなどの数及び配置は、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。

（３：メモリ領域ＭＲの断面構造）
図９は、第１実施形態に係るメモリデバイス１が備えるメモリ層３００のメモリ領域ＭＲにおける断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図である。図９は、接合処理前の第３基板Ｗ３に形成されたメモリセルアレイ１０の構造の一例を示し、第３基板Ｗ３を基準とした座標軸を表示している。図９に示すように、メモリデバイス１は、メモリ領域ＭＲにおいて、例えば、導電体層２０～２６、絶縁体層３０～３５、及びコンタクトＶ０及びＶ１を含む。

導電体層２０は、第３基板Ｗ３上に設けられる。導電体層２０上に、絶縁体層３０が設けられる。絶縁体層３０上に、導電体層２１及び絶縁体層３１が交互に設けられる。最上層の導電体層２２上に、絶縁体層３２が設けられる。絶縁体層３２上に、導電体層２３が設けられる。導電体層２３上に、絶縁体層３３が設けられる。絶縁体層３３上に、導電体層２４が設けられる。導電体層２４上に、コンタクトＶ０が設けられる。コンタクトＶ０上に、導電体層２５が設けられる。導電体層２５上に、コンタクトＶ１が設けられる。コンタクトＶ１上に、導電体層２６が設けられる。以下では、導電体層２４及び２５が設けられた配線層のことを、それぞれ“Ｍ０”及び“Ｍ１”と呼ぶ。導電体層２６が設けられた層のことを、“接合層Ｂ１”と呼ぶ。

導電体層２１、２２、及び２３のそれぞれは、例えば、ＸＹ平面に沿って広がった板状に形成される。導電体層２４は、例えば、Ｙ方向に延伸したライン状に形成される。導電体層２０、２１及び２３は、それぞれソース線ＳＬ、選択ゲート線ＳＧＳ、及び選択ゲート線ＳＧＤとして使用される。複数の導電体層２２は、第３基板Ｗ３側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２４は、ビット線ＢＬとして使用される。コンタクトＶ０及びＶ１は、柱状に設けられる。導電体層２４と２５との間は、コンタクトＶ０を介して接続される。導電体層２５と導電体層２６との間は、コンタクトＶ１を介して接続される。導電体層２６は、第２基板Ｗ２と第３基板Ｗ３との接合に使用される接合パッドＢＰに対応する。導電体層２６は、例えば、銅を含む。

スリットＳＬＴは、ＸＺ平面に沿って広がった板状に形成された部分を有し、絶縁体層３０～３２、及び導電体層２１～２３を分断している。各メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、絶縁体層３０～３２、及び導電体層２１～２３を貫通している。各メモリピラーＭＰは、例えば、コア部材４０、半導体層４１、及び積層膜４２を含む。コア部材４０は、Ｚ方向に沿って延伸して設けられた絶縁体である。半導体層４１は、コア部材４０を覆っている。半導体層４１の下部は、導電体層２０に接している。積層膜４２は、半導体層４１の側面を覆っている。半導体層４１の上に、コンタクトＣＶが設けられる。コンタクトＣＶ上には、導電体層２４が接触している。

なお、図示された領域には、２つのメモリピラーＭＰのうち、１つのメモリピラーＭＰに対応するコンタクトＣＶが示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。メモリピラーＭＰと導電体層２１とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２２とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２３とが交差した部分は、選択トランジスタＳＴ１として機能する。

（４：メモリピラーＭＰの断面構造）
図１０は、第１実施形態に係るメモリデバイス１が備えるメモリ層３００に含まれたメモリピラーＭＰの断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図である。図１０は、メモリピラーＭＰと導電体層２２とを含み且つの第３基板Ｗ３の表面と平行な断面を表示している。図１０に示すように、積層膜４２は、例えば、トンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。

コア部材４０は、例えば、メモリピラーＭＰの中心部に設けられる。半導体層４１は、コア部材４０の側面を囲っている。トンネル絶縁膜４３は、半導体層４１の側面を囲っている。絶縁膜４４は、トンネル絶縁膜４３の側面を囲っている。ブロック絶縁膜４５は、絶縁膜４４の側面を囲っている。導電体層２２は、ブロック絶縁膜４５の側面を囲っている。半導体層４１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。トンネル絶縁膜４３及びブロック絶縁膜４５のそれぞれは、例えば、酸化シリコンを含む。絶縁膜４４は、メモリセルトランジスタＭＴの電荷蓄積層として使用され、例えば、窒化シリコンを含む。これにより、メモリピラーＭＰの各々が、１つのＮＡＮＤストリングＮＳとして機能する。

（５：引出領域ＨＲの平面レイアウト）
第１実施形態に係るメモリデバイス１では、偶数番号のブロックＢＬＫの引出領域ＨＲ１における構造が、奇数番号のブロックＢＬＫの引出領域ＨＲ２における構造と類似し、偶数番号のブロックＢＬＫの引出領域ＨＲ２における構造が、奇数番号のブロックＢＬＫの引出領域ＨＲ１における構造と類似している。例えば、引出領域ＨＲ２におけるブロックＢＬＫ０の平面レイアウトは、引出領域ＨＲ１におけるブロックＢＬＫ１の構造をＸ方向及びＹ方向のそれぞれに反転させた平面レイアウトと同様である。引出領域ＨＲ２におけるブロックＢＬＫ１の平面レイアウトは、引出領域ＨＲ１におけるブロックＢＬＫ０の構造をＸ方向及びＹ方向のそれぞれに反転させた平面レイアウトと同様である。以下に、引出領域ＨＲ１における偶数番号のブロックＢＬＫの平面レイアウトに注目して、引出領域ＨＲ１及びＨＲ２におけるブロックＢＬＫの平面レイアウトについて説明する。

図１１は、第１実施形態に係るメモリデバイス１が備えるメモリ層３００の引出領域ＨＲにおける平面レイアウトの一例を示す平面図である。図１１は、引出領域ＨＲ１の近傍のメモリ領域ＭＲを併せて示している。図１１に示すように、引出領域ＨＲ１において、例えば、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれの端部は、テラス部分を有する。

テラス部分は、積層配線のうち上層の配線層（導電体層）と重ならない部分に対応する。複数のテラス部分により形成される構造は、階段（step）、段丘（terrace）、畦石（rimstone）などと類似している。本例では、Ｘ方向に段差を有する階段構造が、選択ゲート線ＳＧＳの端部と、ワード線ＷＬ０～ＷＬ７のそれぞれの端部と、選択ゲート線ＳＧＤの端部とによって形成される。言い換えると、段差が、選択ゲート線ＳＧＳとワード線ＷＬ０との間と、ワード線ＷＬ０とワード線ＷＬ１との間と、…、ワード線ＷＬ６とワード線ＷＬ７との間と、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間とのそれぞれに形成される。

また、メモリデバイス１は、引出領域ＨＲ１における偶数番号のブロックＢＬＫにおいて、複数のコンタクトＣＣを含む。コンタクトＣＣは、ロウデコーダモジュール１６と積層配線との間の接続に使用される部材である。各コンタクトＣＣは、偶数番号のブロックＢＬＫにおいてメモリセルアレイ１０に設けられた積層配線、すなわち導電体層２１～２３のそれぞれのテラス部分のいずれかに接続される。また、図示が省略されているが、メモリデバイス１は、引出領域ＨＲ２における奇数番号のブロックＢＬＫにおいて、複数のコンタクトＣＣを含む。そして、奇数番号のブロックＢＬＫに設けられた複数のコンタクトＣＣは、奇数番号のブロックＢＬＫにおいてメモリセルアレイ１０に設けられた積層配線、すなわち導電体層２１～２３のそれぞれのテラス部分のいずれかに接続される。

なお、引出領域ＨＲに形成されたテラス部分にコンタクトＣＣが接続される場合について例示したが、これに限定されない。メモリデバイス１は、引出領域ＨＲにテラス部分が設けられない場合においても、あるコンタクトＣＣと関連付けられた配線との組が、他の配線と短絡することなく電気的に接続される構造を有していればよい。

（６：引出領域ＨＲの断面構造）
図１２は、第１実施形態に係るメモリデバイス１が備えるメモリ層３００の引出領域ＨＲにおける断面構造の一例を示す断面図である。図１２は、接合処理前の第３基板Ｗ３に形成されたメモリセルアレイ１０の引出領域ＨＲ１における構造と、引出領域ＨＲ１の近傍のメモリ領域ＭＲとを示している。図１２に示すように、導電体層２１～２３のそれぞれの端部は、階段状に設けられ、絶縁体層３３によって覆われている。引出領域ＨＲ１では、絶縁体層３３上に絶縁体層３４及び３５が積層される。また、メモリデバイス１は、引出領域ＨＲ１において、例えば、複数のコンタクトＣＣと、複数のコンタクトＶ０及びＶ１と、複数の導電体層２７、２８及び２９とを含む。

複数のコンタクトＣＣは、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれのテラス部分上に、それぞれ設けられる。各コンタクトＣＣは、絶縁体層３３を貫通している。複数のコンタクトＣＣのそれぞれの上に、１つの導電体層２７が設けられる。各導電体層２７上に、コンタクトＶ０が設けられる。図１２には、複数のコンタクトＶ０のうち選択ゲート線ＳＧＳに対応するコンタクトＶ０のみが示されている。コンタクトＶ０上に、導電体層２８が設けられる。導電体層２８上に、コンタクトＶ１が設けられる。導電体層２７及び２８と複数のコンタクトＶ０及びＶ１とは、絶縁体層３４によって覆われている。コンタクトＶ１上に、導電体層２９が絶縁体層３５を貫通して設けられる。導電体層２９は、第２基板Ｗ２と第３基板Ｗ３との接合に使用される接合パッドＢＰに対応する。導電体層２９は、例えば、銅を含む。導電体層２７、２８、及び２９は、配線層Ｍ０及びＭ１、並びに接合層Ｂ１にそれぞれ含まれる。

以上で説明された導電体層２７、２８及び２９とコンタクトＣＣ、Ｖ０及びＶ１との組は、導電体層２１～２３のいずれかと、ロウデコーダモジュール１６との間を接続するための配線及びコンタクトに対応する。図示が省略されているが、導電体層２２及び２３のそれぞれも同様に、導電体層２７、２８及び２９とコンタクトＣＣ、Ｖ０及びＶ１との組を介して、ロウデコーダモジュール１６に接続される。

［１－３－３］メモリデバイス１の断面構造
図１３は、第１実施形態に係るメモリデバイス１の断面構造の一例を示す断面図である。図１３は、メモリデバイス１におけるメモリ領域ＭＲと引出領域ＨＲ１とを含む断面を示し、第１基板Ｗ１を基準とした座標軸を表示している。図１３に示すように、メモリデバイス１は、メモリ層３００に対応して、図９に示されたメモリ層３００の構造が上下に反転した構造と、図１２に示された引出領域ＨＲ１の構造が上下に反転した構造とを有する。メモリデバイス１は、第１ＣＭＯＳ層１００に対応して、絶縁体層５０及び５１、導電体層ＧＣ１及び５２～５４、並びにコンタクトＣＳ１及びＣ０～Ｃ３を備える。メモリデバイス１は、第２ＣＭＯＳ層２００に対応して、絶縁体層６０及び６１、導電体層ＧＣ２及び６２～６５、並びにコンタクトＣＳ２及びＣ５～Ｃ８を備える。

絶縁体層５０は、第１基板Ｗ１上に設けられる。絶縁体層５０は、第１基板Ｗ１上に設けられた回路（例えば、導電体層５２～５４、並びにコンタクトＣＳ１及びＣ０～Ｃ２）を覆っている。絶縁体層５０は、複数の絶縁体層により構成され得る。また、絶縁体層５０は、第１基板Ｗ１側から順に、配線層Ｄ０、Ｄ１、及びＤ２を含む。配線層Ｄ０、Ｄ１、及びＤ２には、第１ＣＭＯＳ層１００の配線が設けられる。絶縁体層５１は、絶縁体層５０上に設けられる。絶縁体層５１は、第２基板Ｗ２の裏面に接している。絶縁体層５１と第２基板Ｗ２との境界部分が、第１基板Ｗ１と第２基板Ｗ２との接合面に対応する。絶縁体層５１は、例えば、シリコン酸化膜である。以下では、絶縁体層５１を含む層のことを、“接合層Ｂ２”と呼ぶ。

絶縁体層６０は、第２基板Ｗ２上に設けられる。絶縁体層６０は、第２基板Ｗ２上に設けられた回路（例えば、導電体層６２～６４、並びにコンタクトＣＳ２及びＣ５～Ｃ８）を覆っている。絶縁体層６０は、複数の絶縁体層により構成され得る。また、絶縁体層６０は、第１基板Ｗ１側から順に、配線層Ｄ３、Ｄ４、及びＤ５を含む。配線層Ｄ３、Ｄ４、及びＤ５には、第２ＣＭＯＳ層２００の配線が設けられる。絶縁体層６１は、絶縁体層６０上に設けられる。絶縁体層６１は、メモリ層３００に含まれた絶縁体層３５に接している。絶縁体層６１と絶縁体層３５との協会が、第２基板Ｗ２と第３基板Ｗ３との間の接合面に対応する。絶縁体層６１は、例えば、シリコン酸化膜である。以下では、接合面に絶縁体層６１を含む層のことを、“接合層Ｂ３”と呼ぶ。

導電体層ＧＣ１は、第１基板Ｗ１上に設けられたゲート絶縁膜上に設けられる。センスアンプ領域ＳＲ内の導電体層ＧＣ１は、例えば、トランジスタＴ８のゲート電極として使用される。転送領域ＸＲ１内の導電体層ＧＣ１は、例えば、トランジスタＴＲ０のゲート電極として使用される。コンタクトＣ０は、各導電体層ＧＣ１上に設けられる。センスアンプ領域ＳＲに含まれた２つのコンタクトＣＳ１は、第１基板Ｗ１に設けられた２つの不純物拡散領域（図示せず）に接続される。例えば、この２つの不純物拡散領域は、トランジスタＴ８のソース及びドレインにそれぞれ対応する。同様に、転送領域ＸＲ１に含まれた２つのコンタクトＣＳ１は、第１基板Ｗ１に設けられた２つの不純物拡散領域（図示せず）に接続される。例えば、この２つの不純物拡散領域は、トランジスタＴＲ０のソース及びドレインにそれぞれ対応する。第１基板Ｗ１には、トランジスタのレイアウトに応じて、適宜ＳＴＩ（Shallow Trench Isolation）が設けられる。

センスアンプ領域ＳＲ内のコンタクトＣＳ１及びＣ０のそれぞれの上に、導電体層５２が設けられる。導電体層５２は、配線層Ｄ０に含まれる。導電体層５２上に、コンタクトＣ１を介して導電体層５３が設けられる。導電体層５３は、配線層Ｄ１に含まれる。導電体層５３上に、コンタクトＣ２を介して導電体層５４が設けられる。導電体層５４は、配線層Ｄ２に含まれる。導電体層５４上にコンタクトＣ３が設けられる。第１実施形態において、コンタクトＣ３は、第２基板Ｗ２と絶縁体層５１とを貫通して設けられている。コンタクトＣ３と第２基板Ｗ２との間は、絶縁膜ＩＮＳによって絶縁されている。コンタクトＣ３は、貫通ビア（ＴＳＶ：Through-Silicon Via）に対応する。

導電体層ＧＣ２は、第２基板Ｗ２上に設けられたゲート絶縁膜上に設けられる。センスアンプ領域ＳＲ内の導電体層ＧＣ２は、例えば、トランジスタＴ４のゲート電極として使用される。コンタクトＣ５は、各導電体層ＧＣ２上に設けられる。センスアンプ領域ＳＲに含まれた２つのコンタクトＣＳ２は、第２基板Ｗ２に設けられた２つの不純物拡散領域（図示せず）に接続される。例えば、この２つの不純物拡散領域は、トランジスタＴ４のソース及びドレインにそれぞれ対応する。第２基板Ｗ２には、トランジスタのレイアウトに応じて、適宜ＳＴＩが設けられる。

センスアンプ領域ＳＲ内のコンタクトＣＳ２、Ｃ３、及びＣ５のそれぞれの上に、導電体層６２が設けられる。導電体層６２は、配線層Ｄ３に含まれる。導電体層６２上に、コンタクトＣ６を介して導電体層６３が設けられる。導電体層６３は、配線層Ｄ４に含まれる。導電体層６３は、コンタクトＣＳ２及びＣ３の間の電流経路に設けられてもよいし、コンタクトＣ３及び接合パッドＢＰの間の電流経路に設けられてもよい。導電体層６３上に、コンタクトＣ７を介して導電体層６４が設けられる。導電体層６４は、配線層Ｄ４に含まれる。導電体層６４上に、コンタクトＣ８を介して導電体層６５が設けられる。導電体層６５は、接合層Ｂ３に含まれる。導電体層６５は、第２基板Ｗ２と第３基板Ｗ３との接合に使用される接合パッドＢＰに対応する。導電体層６５は、例えば、銅を含む。

導電体層６５上に、対向配置された導電体層２６が接している。導電体層２６は、コンタクトＶ０及びＶ１と、導電体層２５とを介して、関連付けられた導電体層２４（ビット線ＢＬ）に接続される。これにより、導電体層２４（ビット線ＢＬ）が、第１基板Ｗ１上に設けられたトランジスタＴ８に電気的に接続される。同様に、その他の導電体層２４のそれぞれが、メモリピラーＭＰの下方から接続されたコンタクトＶ０や導電体層２５などを介して、第１基板Ｗ１上に設けられたトランジスタに接続される。

同様に、引出領域ＨＲ１の接合パッドＢＰと転送領域ＸＲ１の接合パッドＢＰとが接続される。そして、積層配線（例えば、選択ゲート線ＳＧＳ）が、導電体層５２～５４及び６２～６５、並びにコンタクトＣＳ１、Ｃ１～Ｃ３及びＣ６～Ｃ８を介して、第１基板Ｗ１上に設けられたトランジスタＴＲ０に電気的に接続される。

第３基板Ｗ３上には、絶縁体層７０が設けられる。絶縁体層７０は、配線層４００に含まれる。配線層４００は、第１ＣＭＯＳ層１００、第２ＣＭＯＳ層２００、及びメモリ層３００のいずれかに含まれた回路に接続される導電体層を含む。当該導電体層は、例えば、絶縁体層７０の上方に設けられたパッドＰＤに接続される。

以上の説明では、メモリ層３００に形成された接合パッドＢＰが第１基板Ｗ１上のトランジスタに接続される場合について例示したが、これに限定されない。メモリ層３００に形成された接合パッドＢＰは、第２基板Ｗ２上のトランジスタに接続されてもよい。トランジスタＴ８及びＴＲ０は、第２基板Ｗ２に配置されてもよい。トランジスタＴ４は、第１基板Ｗ１に配置されてもよい。第１基板Ｗ１には、例えば、ＨＶトランジスタが配置される。一方で、第２基板Ｗ２には、例えば、ＬＶトランジスタが配置される。このように、第１ＣＭＯＳ層１００及び第２ＣＭＯＳ層２００におけるトランジスタの配置は、メモリデバイス１の設計に応じて適宜変更され得る。メモリデバイス１の回路配置の具体例については、第４実施形態で説明する。

［１－４］メモリデバイス１の製造方法
図１４は、第１実施形態に係るメモリデバイス１の製造方法の一例を示すフローチャートである。図１５～図１９のそれぞれは、第１実施形態に係るメモリデバイス１の製造途中の断面構造の一例を示す断面図である。以下に、図１４を適宜参照して、第１実施形態に係るメモリデバイス１の製造方法について説明する。

まず、メモリ層３００が形成された第３基板Ｗ３と、第１ＣＭＯＳ層１００が形成された第１基板Ｗ１とが作成される（Ｓ１１）。作成された第３基板Ｗ３上のメモリ層３００では、図１５に示すように、接合層Ｂ１に設けられた絶縁体層３５と接合パッドＢＰ（導電体層２５）とが露出している。作成された第１基板Ｗ１上の第１ＣＭＯＳ層１００では、図１６に示すように、接合層Ｂ２に設けられた絶縁体層５１が露出している。また、Ｓ１１の時点では、第１基板Ｗ１及び第１ＣＭＯＳ層１００において、コンタクトＣＣに対応する構造が形成されていない。

次に、第１基板Ｗ１と第２基板Ｗ２とが接合され、図１７に示すように、第１接合基板ＢＷ１が形成される（Ｓ１２）。具体的には、Ｓ１２の処理の前に、第２基板Ｗ２の接合面に、シリコン酸化膜が形成される。そして、第１基板Ｗ１及び第２基板Ｗ２の接合処理により、第１ＣＭＯＳ層１００の絶縁体層５１（シリコン酸化膜）と第２基板Ｗ２のシリコン酸化膜とが接触し、結合される。これにより、絶縁体層５１上に第２基板Ｗ２が設けられた構造を有する第１接合基板ＢＷ１が形成される。

次に、第１接合基板ＢＷ１に含まれた第２基板Ｗ２を対象としたＣＭＰ（Chemical Mechanical Polishing）処理が実行される（Ｓ１３）。Ｓ１３の処理によって、第１接合基板ＢＷ１の第２基板Ｗ２が研磨（薄膜化）される。研磨されて薄くなった第２基板Ｗ２の厚さが、図１３に示された第２基板Ｗ２の厚さに対応する。

次に、図１８に示すように、第１接合基板ＢＷ１上に第２ＣＭＯＳ層２００が形成される（Ｓ１４）。第２ＣＭＯＳ層２００の形成プロセスは、コンタクトＣ３を形成するためのエッチング工程を含む。具体的には、まず、導電体層５４と重なるように、第２基板Ｗ２を貫通する第１ホールが形成される。そして、第１ホールに、絶縁体が埋め込まれる。それから、コンタクトＣＳ２を形成するためのエッチング工程において、第２基板Ｗ２に埋め込まれた絶縁体を貫通する第２ホールが同時に形成される。その後、第２ホールに導電体が埋め込まれることによって、第１ＣＭＯＳ層１００内の回路と第２ＣＭＯＳ層２００内の回路とを接続するコンタクトＣ３が形成される。コンタクトＣ３が形成された後に、配線層Ｄ３～Ｄ５、及び接合層Ｂ３の構造が形成され、Ｓ１４の処理が完了する。

次に、第１接合基板ＢＷ１と第３基板Ｗ３とが接合され、図１９に示すように、第２接合基板ＢＷ２が形成される（Ｓ１５）。具体的には、第１接合基板ＢＷ１及び第３基板Ｗ３の接合処理により、第２ＣＭＯＳ層２００の絶縁体層６１接合層Ｂ３とメモリ層３００の絶縁体層３５とが接触し、結合される。また、第２ＣＭＯＳ層２００とメモリ層３００との間で対向する接合パッドＢＰの組が接触し、結合される。これにより、第２接合基板ＢＷ２が形成される。

次に、第２接合基板ＢＷ２に含まれた第３基板Ｗ３を対象としたＣＭＰ処理が実行される（Ｓ１６）。Ｓ１６の処理によって、研磨されて薄くなった第３基板Ｗ３の厚さが、図１３に示された第３基板Ｗ３の厚さに対応する。

次に、第２接合基板ＢＷ２上に配線層４００が形成される（Ｓ１７）。Ｓ１７の処理は、第３基板Ｗ３をエッチングする工程や、配線及び絶縁膜を形成する工程や、パッドＰＤを形成する工程を含む。Ｓ１７の処理が完了すると、メモリデバイス１が完成する。

［１－５］第１実施形態の効果
第１実施形態に係るメモリデバイス１に依れば、メモリデバイスの製造コストを抑制することができる。以下に、第１実施形態の効果の詳細について説明する。

メモリセルが三次元に積層されたメモリセルアレイは、ワード線ＷＬの積層数を増やすことによって記憶容量を増加させることができる。また、メモリデバイスとして、メモリセルアレイが形成された基板と、メモリセルアレイを制御するＣＭＯＳ回路が形成される基板とが接合された構造が知られている。このような構造は、メモリセルアレイが形成された領域にＣＭＯＳ回路が形成された領域を隠すことができ、チップ面積を抑制できる。

しかしながら、ワード線ＷＬの積層数が増えることに伴い、メモリセルアレイ１０を制御するＣＭＯＳ回路の面積も増加する。例えば、ワード線ＷＬの本数が増えることに伴い、ワード線ＷＬに接続されるＨＶトランジスタ（ロウデコーダモジュール１６内のトランジスタＴＲ）の数が増える。このようなトランジスタは、ＣＭＯＳ回路が形成される基板上に配置されるため、ＣＭＯＳ回路の面積が増加してしまう。

これに対して、第１実施形態に係るメモリデバイス１は、２枚の基板（第１基板Ｗ及び第２基板Ｗ２）に、メモリセルアレイ１０を制御するＣＭＯＳ回路が配置された構造を有する。言い換えると、メモリデバイス１は、それぞれにＣＭＯＳ回路が形成された複数のシリコン基板を有している。さらに言い換えると、メモリデバイス１は、第１基板Ｗ１に形成された第１ＣＭＯＳ層１００と、第２基板Ｗ２に形成された第２ＣＭＯＳ層２００を備えている。そして、第１ＣＭＯＳ層１００と第２ＣＭＯＳ層２００との間が、貫通ビア（ＴＳＶ：Through-Silicon Via)を利用して接続される。

これにより、第１実施形態に係るメモリデバイス１は、大容量のメモリセルアレイ１０に対して、ＣＭＯＳ回路が配置される領域を確保できる。具体的には、ワード線ＷＬの積層数が増えることに伴い回路面積が増加するロウデコーダモジュール１６を配置するスペースが、複数のＣＭＯＳ層により確保され得る。その結果、第１実施形態に係るメモリデバイス１は、ワード線ＷＬの積層数の増加がチップ面積に与える影響を抑制することができる。従って、第１実施形態に係るメモリデバイス１は、チップ面積の増加を抑制することができ、メモリデバイスの製造コストを抑制することができる。

さらに、第１実施形態に係るメモリデバイス１では、第１基板Ｗ１と第２基板Ｗ２との間で、層間絶縁膜の膜厚を変えることができる。例えば、第１基板Ｗ１にＨＶトランジスタが配置され、第２基板Ｗ２にＬＶトランジスタが配置される。第２基板Ｗ２の層間絶縁膜（絶縁体層６０）は、導電体層ＧＣ２の高さ及び接合層Ｂ３の接合パッドＢＰの高さに基づいて設計され、例えば、１μｍ未満である。第１基板Ｗ１の層間絶縁膜（絶縁体層５０）は、導電体層ＧＣ１の高さ及び配線層Ｄ０～Ｄ２の高さに基づいて設計され、例えば、２μｍ以上である。第１基板Ｗ１の層間絶縁膜は、十分な厚さを有することが好ましい。これにより、ＨＶトランジスタが形成される第１基板Ｗ１から発生する電界が、ＬＶトランジスタが形成された第２基板Ｗ２に与える影響を抑制することができる。

［２］第２実施形態
第２実施形態は、第１実施形態と異なる製造方法により、第１基板Ｗ１（第１ＣＭＯＳ層１００）と第２基板Ｗ２（第２ＣＭＯＳ層２００）とが接合された構造を形成する。以下に、第２実施形態の詳細について説明する。

［２－１］メモリデバイス１ａの断面構造
図２０は、第２実施形態に係るメモリデバイス１ａの断面構造の一例を示す断面図である。図２０に示すように、メモリデバイス１ａは、第１実施形態で説明されたメモリデバイス１に対して、第１ＣＭＯＳ層１００の構造が異なっている。メモリデバイス１ａの第１ＣＭＯＳ層１００ａは、第１部分１１０及び第２部分１２０を有する。メモリデバイス１ａは、第１ＣＭＯＳ層１００の第１部分１１０に対応して、絶縁体層５０ａ及び５５、導電体層ＧＣ１、複数の接合パッドＢＰ、並びにコンタクトＣ０ａ及びＣＳ１ａを備える。メモリデバイス１ａは、第１ＣＭＯＳ層１００の第２部分１２０に対応して、導電体層５２～５４、絶縁体層５６及び５０ｂ、複数の接合パッドＢＰ、並びにコンタクトＣ０ｂ、ＣＳ１ｂ、Ｃ１～Ｃ３を備える。

絶縁体層５０ａは、第１基板Ｗ１上に設けられる。絶縁体層５０ａは、第１基板Ｗ１上に設けられた素子（例えば、トランジスタＴ８や、コンタクトＣ０ａ及びＣＳ１ａ）を覆っている。絶縁体層５５は、絶縁体層５０ａ上に設けられる。絶縁体層５５は、例えば、シリコン酸化膜である。以下では、絶縁体層５５を含む層のことを、“接合層Ｂ４”と呼ぶ。接合層Ｂ４は、複数の接合パッドＢＰを含む。接合層Ｂ４に含まれた接合パッドＢＰは、コンタクトＣＳ１ａ、Ｃ０ａなどに接続される。

絶縁体層５６は、絶縁体層５５上に設けられる。絶縁体層５６は、例えば、シリコン酸化膜である。絶縁体層５５と絶縁体層５６との境界部分が、第１ＣＭＯＳ層１００の第１部分１１０及び第２部分１２０の接合面に対応する。以下では、絶縁体層５６を含む層のことを、“接合層Ｂ５”と呼ぶ。絶縁体層５６上に、絶縁体層５０ｂが設けられる。絶縁体層５０ｂは、複数の絶縁体層により構成され得る。絶縁体層５０ｂは、配線層Ｄ０、Ｄ１、及びＤ２を含む。絶縁体層５０ｂ上に、第２基板Ｗ２の裏面に接している。接合層Ｂ５は、複数の接合パッドＢＰを含む。接合層Ｂ５に含まれた接合パッドＢＰ上には、コンタクトＣＳ１ｂ、Ｃ０ｂなどが設けられる。コンタクトＣＳ１ｂ及びＣ０ｂのそれぞれは、配線層Ｄ０に含まれた導電体層５２に接している。絶縁体層５０ｂは、第１ＣＭＯＳ層１００ａに含まれた回路（例えば、導電体層５２～５４、並びにコンタクトＣＳ１ｂ、Ｃ０ｂ、Ｃ１及びＣ２）を覆っている。

接合層Ｂ４に含まれた複数の接合パッドＢＰは、接合層Ｂ５に含まれ且つ対向配置された複数の接合パッドＢＰにそれぞれ接続される。これにより、第２実施形態では、コンタクトＣＳ１ａ、対向配置された２つの接合パッドＢＰ、及びコンタクトＣＳ１ｂの組、又は、コンタクトＣＳ０ａ、対向配置された２つの接合パッドＢＰ、及びコンタクトＣ０ｂの組によって、第１基板Ｗ１と配線層Ｄ０の導電体層５２との間が電気的に接続される。

なお、第２実施形態では、第１ＣＭＯＳ層１００ａの第１部分１１０は、第１基板Ｗ１を用いて形成される。一方で、第１ＣＭＯＳ層１００ａの第２部分１２０は、第２基板Ｗ２の裏面を用いて形成される。第２実施形態に係るメモリデバイス１ａのその他の構成は、第１実施形態に係るメモリデバイス１と同様である。

［２－２］メモリデバイス１ａの製造方法
図２１は、第２実施形態に係るメモリデバイス１ａの製造方法の一例を示すフローチャートである。図２２～図２６のそれぞれは、第２実施形態に係るメモリデバイス１ａの製造途中の断面構造の一例を示す断面図である。以下に、図２１を適宜参照して、第２実施形態に係るメモリデバイス１ａの製造方法について説明する。

まず、メモリ層３００が形成された第３基板Ｗ３と、第１ＣＭＯＳ層１００の第１部分１１０が形成された第１基板Ｗ１と、第２ＣＭＯＳ層２００が形成された第２基板Ｗ２とが作成される（Ｓ２１）。作成された第３基板Ｗ３上のメモリ層３００の構造は、図１５に示された構造と同様である。作成された第１基板Ｗ１上の第１ＣＭＯＳ層１００の第１部分１１０では、図２２に示すように、接合層Ｂ４の絶縁体層５５が露出している。作成された第２基板Ｗ２上の第２ＣＭＯＳ層２００では、図２３に示すように、接合層Ｂ３の絶縁体層６１と接合パッドＢＰ（導電体層６５）とが露出している。また、Ｓ２１の時点では、第２基板Ｗ２及び第２ＣＭＯＳ層２００において、コンタクトＣ３に対応する構造が形成されていない。

次に、第２基板Ｗ２と第３基板Ｗ３とが接合され、図２４に示すように、第１接合基板ＢＷ１ａが形成される（Ｓ２２）。具体的には、第２基板Ｗ２及び第３基板Ｗ３の接合処理により、第２ＣＭＯＳ層２００の絶縁体層６１と第３基板Ｗ３の絶縁体層３５とが接触し、結合される。また、第２ＣＭＯＳ層２００とメモリ層３００との間で対向する接合パッドＢＰの組が接触し、結合される。これにより、第１接合基板ＢＷ１ａが形成される。

次に、第１接合基板ＢＷ１ａに含まれた第２基板Ｗ２を対象としたＣＭＰ処理が実行される（Ｓ２３）。Ｓ２３の処理によって、研磨されて薄くなった第２基板Ｗ２の厚さが、図２０に示された第２基板Ｗ２の厚さに対応する。

次に、第１接合基板ＢＷ１ａ上に第１ＣＭＯＳ層１００の第２部分１２０が形成される（Ｓ２４）。第１ＣＭＯＳ層１００の第２部分１２０の形成プロセスは、コンタクトＣ３を形成するためのエッチング工程を含む。具体的には、まず、絶縁体層が形成され、導電体層６２と重なるように、第２基板Ｗ２を貫通する第３ホールが形成される。そして、当該ホールに、絶縁膜ＩＮＳの側壁が形成された後に、導電体が埋め込まれる。これにより、第１ＣＭＯＳ層１００の第２部分１２０内の回路と第２ＣＭＯＳ層２００内の回路とを接続するコンタクトＣ３が形成される。その後、配線層Ｄ２～Ｄ０、及び接合層Ｂｂの構造が形成され、Ｓ２４の処理が完了する。

次に、図２６に示すように、第１接合基板ＢＷ１ａと第１基板Ｗ１とが接合され第２接合基板ＢＷ２ａが形成される（Ｓ２５）。具体的には、第１接合基板ＢＷ１ａ及び第１基板Ｗ１の接合処理により、接合層Ｂ４及びＢ５とが接合される。より具体的には、第２基板Ｗ２上に形成された第１ＣＭＯＳ層１００の第２部分１２０の絶縁体層５６と、第１基板Ｗ１上に形成された第１ＣＭＯＳ層１００の第１部分１１０の絶縁体層５５とが接触し、結合される。また、第１ＣＭＯＳ層１００の第１部分１１０及び第２部分１２０の間で対向する接合パッドＢＰの組が接触し、結合される。これにより、第２接合基板ＢＷ２ａが形成される。

次に、第２接合基板ＢＷ２ａに含まれた第３基板Ｗ３を対象としたＣＭＰ処理が実行される（Ｓ２６）。Ｓ２６の処理によって、研磨されて薄くなった第３基板Ｗ３の厚さが、図２０に示された第３基板Ｗ３の厚さに対応する。

次に、第２接合基板ＢＷ２ａ上に配線層４００が形成される（Ｓ２７）。Ｓ２７の処理は、第３基板Ｗ３をエッチングする工程や、配線及び絶縁膜を形成する工程や、パッドＰＤを形成する工程を含む。Ｓ２７の処理が完了すると、メモリデバイス１ａが完成する。

［２－３］第２実施形態の効果
第２実施形態に係るメモリデバイス１に依れば、第１実施形態と同様に、チップ面積の増加を抑制することができ、メモリデバイスの製造コストを抑制することができる。

また、第２実施形態に係るメモリデバイス１では、第１ＣＭＯＳ層１００ａの第２部分１２０（配線層Ｄ０～Ｄ２）が、第２基板Ｗ２の裏面を用いて形成される。そして、第１基板Ｗ１に第１ＣＭＯＳ層１００ａの第１部分１１０が設けられる。これにより、第１基板Ｗ１に形成されるコンタクトＣＳ１ａのアスペクト比が低下する。従って、第２実施形態に係るメモリデバイス１は、導電体層ＧＣ１とコンタクトＣＳ１ａとのピッチを縮小することができ、センスアンプモジュール１７の面積を削減することができる。

なお、第２実施形態に係るメモリデバイス１では、接合層Ｂ４及びＢ５を利用して、配線が形成されてもよい。この場合、第１ＣＭＯＳ層１００ａの配線を形成する工程が削減され、メモリデバイス１の製造コストが抑制され得る。

［３］第３実施形態
第３実施形態に係るメモリデバイス１ｂは、第２実施形態に係るメモリデバイス１ａにおいて、第１ＣＭＯＳ層１００に対応する回路が第１基板Ｗ１を用いて形成された構造を有する。以下に、第３実施形態の詳細について説明する。

［３－１］メモリデバイスの断面構造
図２７は、第３実施形態に係るメモリデバイス１ｂの断面構造の一例を示す断面図である。図２７に示すように、メモリデバイス１ｂは、第１実施形態で説明されたメモリデバイス１における第１基板Ｗ１と第２基板Ｗ２との接合に、第２実施形態で説明された接合層Ｂ４及びＢ５が使用された構造を有している。メモリデバイス１ｂは、第１ＣＭＯＳ層１００ｂに対応して、絶縁体層５０及び５５、導電体層ＧＣ１、複数の接合パッドＢＰ、並びにコンタクトＣＳ、Ｃ０～Ｃ２、及びＣ３ａを備える。メモリデバイス１ａは、第２基板Ｗ２の裏面部分に対応して、絶縁体層６６及び５６、複数の接合パッドＢＰ、並びにコンタクトＣ３ｂを備える。

絶縁体層５０は、第１実施形態と同様に、第１基板Ｗ１上に設けられる。絶縁体層５０は、配線層Ｄ０、Ｄ１、及びＤ２を含む。絶縁体層５５は、絶縁体層５０上に設けられる。絶縁体層５５は、接合層Ｂ４に含まれる。絶縁体層５５は、例えば、シリコン酸化膜である。接合層Ｂ４に含まれた複数の接合パッドＢＰは、コンタクトＣ３ａに接続される。コンタクトＣ３ａは、対応する導電体層５４上に設けられる。

絶縁体層５６は、絶縁体層５５上に設けられる。絶縁体層５６は、接合層Ｂ５に含まれる。絶縁体層５６は、例えば、シリコン酸化膜である。絶縁体層５５と絶縁体層５６との境界部分が、第１基板Ｗ１及び第２基板Ｗ２の接合面に対応する。絶縁体層５６上に、絶縁体層６６が設けられる。絶縁体層６６は、第２基板Ｗ２の裏面に接している。接合層Ｂ５に含まれた複数の接合パッドＢＰ上には、コンタクトＣ３ｂが設けられる。コンタクトＣ３ｂは、第２基板Ｗ２及び絶縁体層５６を貫通して設けられ、対応する導電体層６２と接合パッドＢＰとの間を接続している。コンタクトＣ３ｂと第２基板Ｗ２との間は、絶縁膜ＩＮＳによって絶縁されている。

接合層Ｂ４に含まれた複数の接合パッドＢＰは、接合層Ｂ５に含まれ且つ対向配置された複数の接合パッドＢＰにそれぞれ接続される。これにより、第３実施形態では、コンタクトＣ３ａ、対向配置された２つの接合パッドＢＰ、及びコンタクトＣ３ｂの組によって、配線層Ｄ２の導電体層５４と配線層Ｄ３の導電体層６２との間が電気的に接続される。

なお、第３実施形態では、接合層Ｂ４を含む第１ＣＭＯＳ層１００ｂが、第１基板Ｗ１を用いて形成される。一方で、接合層Ｂ５が、第２基板Ｗ２の裏面を用いて形成される。第３実施形態に係るメモリデバイス１ｂのその他の構成は、第１実施形態に係るメモリデバイス１と同様である。

［３－２］メモリデバイスの製造方法
図２８は、第３実施形態に係るメモリデバイス１ｂの製造方法の一例を示すフローチャートである。図２９～図３１のそれぞれは、第３実施形態に係るメモリデバイス１ｂの製造途中の断面構造の一例を示す断面図である。以下に、図２８を適宜参照して、第３実施形態に係るメモリデバイス１ｂの製造方法について説明する。

まず、メモリ層３００が形成された第３基板Ｗ３と、第１ＣＭＯＳ層１００が形成された第１基板Ｗ１と、第２ＣＭＯＳ層２００が形成された第２基板Ｗ２とが作成される（Ｓ２１）。作成された第３基板Ｗ３上のメモリ層３００の構造は、図１５に示された構造と同様である。作成された第１基板Ｗ１上の第１ＣＭＯＳ層１００では、図２９に示すように、接合層Ｂ４における絶縁体層５５と接合パッドＢＰとが露出している。作成された第２基板Ｗ２上の第２ＣＭＯＳ層２００の構造は、図２３に示された構造と同様である。

次に、第２実施形態と同様に、第２基板Ｗ２と第３基板Ｗ３とが接合され、第１接合基板ＢＷ１ａが形成される（Ｓ２２）。

次に、第２実施形態と同様に、第１接合基板ＢＷ１ａに含まれた第２基板Ｗ２を対象としたＣＭＰ処理が実行される（Ｓ２３）。

次に、第１接合基板ＢＷ１ａの上方に接合層Ｂ５が形成される（Ｓ３２）。具体的には、まず、絶縁体層６６が形成される。そして、導電体層６２と重なるように、第２基板Ｗ２及び絶縁体層６６を貫通するホールが形成される。それから、当該ホールに、絶縁膜ＩＮＳの側壁が形成された後に、導電体が埋め込まれる。これにより、コンタクトＣ３ｂが形成される。次に、絶縁体層５６が形成される。そして、リソグラフィ及びエッチング処理によって、接合パッドＢＰが配置される部分の絶縁体層５６が除去される。それから、絶縁体層５６が除去された部分に導電体（接合パッドＢＰ）が埋め込まれる。これにより、第２基板Ｗ２の上方に設けられた接合パッドＢＰが、コンタクトＣ３を介して第２ＣＭＯＳ層２００内の回路と接続される。

次に、図２６に示すように、第１接合基板ＢＷ１ａと第１基板Ｗ１とが接合され、第２接合基板ＢＷ２ｂが形成される（Ｓ３３）。具体的には、第１接合基板ＢＷ１ａ及び第１基板Ｗ１の接合処理により、接合層Ｂ４及びＢ５が接合される。より具体的には、第１接合基板ＢＷ１ａ及び第１基板Ｗ１の接合処理により、第２基板Ｗ２を用いて形成された絶縁体層５６と、第１基板Ｗ１を用いて形成された絶縁体層５５とが接触し、結合される。また、接合層Ｂ５及びＢ４の間で対向する接合パッドＢＰの組が接触し、結合される。これにより、コンタクトＣ３ａ及びＣ３ｂの間が、対向配置された接合パッドＢＰの組によって電気的に接続される。

次に、第２接合基板ＢＷ２ｂに含まれた第３基板Ｗ３を対象としたＣＭＰ処理が実行される（Ｓ３４）。Ｓ３４の処理によって、研磨されて薄くなった第３基板Ｗ３の厚さが、図２７に示された第３基板Ｗ３の厚さに対応する。

次に、第２接合基板ＢＷ２ｂ上に配線層４００が形成される（Ｓ３５）。Ｓ３５の処理は、第３基板Ｗ３をエッチングする工程や、配線及び絶縁膜を形成する工程や、パッドＰＤを形成する工程を含む。Ｓ３５の処理が完了すると、メモリデバイス１ｂが完成する。

［３－３］第３実施形態の効果
第３実施形態に係るメモリデバイス１に依れば、第２実施形態と同様に、チップ面積の増加を抑制することができ、メモリデバイスの製造コストを抑制することができる。

［４］第４実施形態
第４実施形態は、メモリデバイス１における第１ＣＭＯＳ層１００及び第２ＣＭＯＳ層２００の回路配置に関する。以下に、第４実施形態の詳細について説明する。

［４－１］メモリデバイス１の回路配置
以下に、メモリデバイス１の回路配置のバリエーションとして、第４実施形態の第１構成例、第２構成例、第３構成例、第４構成例、第５構成例、第６構成例、第７構成例、及び第８構成例について順に説明する。

［４－１－１］第１構成例
図３２は、第４実施形態の第１構成例に係るメモリデバイス１の回路配置の一例を示す模式図である。図３２に示すように、第４実施形態の第１構成例に係るメモリデバイス１は、関連付けられたブロックＢＬＫが異なるロウデコーダモジュール１６Ａ、１６Ｂ、１６Ｃ、及び１６Ｄを備える。第４実施形態の第１構成例のロウデコーダモジュール１６Ａ及び１６Ｂは、第１ＣＭＯＳ層１００（第１基板Ｗ１）に配置され、それぞれ引出領域ＨＲ１及びＨＲ２の積層配線に接続される。第４実施形態の第１構成例のロウデコーダモジュール１６Ｃ及び１６Ｂは、第２ＣＭＯＳ層２００（第２基板Ｗ２）に配置され、それぞれ引出領域ＨＲ１及びＨＲ２の積層配線に接続される。

すなわち、第４実施形態の第１構成例では、ロウデコーダＲＤが、第１基板Ｗ１のＸ方向の一方側及び他方側とのそれぞれと、第２基板Ｗ２のＸ方向の一方側及び他方側とのそれぞれとに配置される。なお、ロウデコーダモジュール１６Ａと引出領域ＨＲ１の積層配線は、第２基板Ｗ２及び第２ＣＭＯＳ層２００を介して接続される。ロウデコーダモジュール１６Ｂと引出領域ＨＲ２の積層配線は、第２基板Ｗ２及び第２ＣＭＯＳ層２００を介して接続される。第４実施形態の第１構成例のセンスアンプモジュール１７は、第１基板Ｗ１及び第２基板Ｗ２のどちらに配置されてもよい。

［４－１－２］第２構成例
図３３は、第４実施形態の第２構成例に係るメモリデバイス１の回路配置の一例を示す模式図である。図３３に示すように、第４実施形態の第２構成例に係るメモリデバイス１は、関連付けられたブロックＢＬＫが異なるロウデコーダモジュール１６Ａ及び１６Ｂを備える。第４実施形態の第２構成例のロウデコーダモジュール１６Ａは、第２ＣＭＯＳ層２００（第２基板Ｗ２）に配置され、引出領域ＨＲ１の積層配線に接続される。第４実施形態の第２構成例のロウデコーダモジュール１６Ｂは、第１ＣＭＯＳ層１００（第１基板Ｗ１）に配置され、引出領域ＨＲ２の積層配線に接続される。

すなわち、第４実施形態の第２構成例では、ロウデコーダＲＤが、第１基板Ｗ１のＸ方向の一方側と、第２基板Ｗ２のＸ方向の他方側とに配置される。なお、ロウデコーダモジュール１６Ｂと引出領域ＨＲ２の積層配線は、第２基板Ｗ２及び第２ＣＭＯＳ層２００を介して接続される。第４実施形態の第１構成例のセンスアンプモジュール１７は、第１基板Ｗ１及び第２基板Ｗ２のどちらに配置されてもよい。

［４－１－３］第３構成例
図３４は、第４実施形態の第３構成例に係るメモリデバイス１の回路配置の一例を示す模式図である。図３４に示すように、第４実施形態の第３構成例に係るメモリデバイス１は、関連付けられたブロックＢＬＫが異なるロウデコーダモジュール１６Ａ及び１６Ｂを備える。第４実施形態の第３構成例のロウデコーダモジュール１６Ａは、引出領域ＨＲ１の積層配線に接続される。第４実施形態の第２構成例のロウデコーダモジュール１６Ｂは、引出領域ＨＲ２の積層配線に接続される。

そして、第４実施形態の第３構成例では、ロウデコーダモジュール１６ＡのロウデコーダＲＤを構成する複数の素子が、第１素子グループ１６１Ａと第２素子グループ１６２Ａとに分類される。同様に、ロウデコーダモジュール１６ＢのロウデコーダＲＤを構成する複数の素子が、第１素子グループ１６１Ｂと第２素子グループ１６２Ｂとに分類される。例えば、第４実施形態の第３構成例では、第１素子グループ１６１Ａ及び１６１Ｂが、第１ＣＭＯＳ層１００（第１基板Ｗ１）に配置され、引出領域ＨＲ１及びＨＲ２とそれぞれ重なっている。また、第２素子グループ１６２Ａ及び１６２Ｂが、第２ＣＭＯＳ層２００（第２基板Ｗ２）に配置され、引出領域ＨＲ１及びＨＲ２とそれぞれ重なっている。第１素子グループ１６１Ａ及び１６１Ｂのそれぞれは、例えば、トランジスタＴＲ（ＨＶトランジスタ）を含む。第２素子グループ１６２Ａ及び１６２Ｂのそれぞれは、例えば、ブロックデコーダＢＤを含む。

以上で説明されたように、第４実施形態の第３構成例では、ロウデコーダＲＤが、第１ＣＭＯＳ層１００に設けられた少なくとも１つのトランジスタと、第２ＣＭＯＳ層２００に設けられた少なくとも１つのトランジスタとによって構成される。なお、第１素子グループ１６１Ａ及び１６１Ｂに含まれる素子と、第２素子グループ１６２Ａ及び１６２Ｂに含まれる素子との割り当ては、適宜変更され得る。第４実施形態の第３構成例のセンスアンプモジュール１７は、第１基板Ｗ１及び第２基板Ｗ２のどちらに配置されてもよい。

［４－１－４］第４構成例
図３５は、第４実施形態の第４構成例に係るメモリデバイス１の回路配置の一例を示す模式図である。図３５に示すように、第４実施形態の第４構成例に係るメモリデバイス１は、関連付けられたビット線ＢＬが異なるセンスアンプモジュール１７Ａ及び１７Ｂを備える。第４実施形態の第４構成例のセンスアンプモジュール１７Ａ及び１７Ｂは、第１ＣＭＯＳ層１００（第１基板Ｗ１）及び第２ＣＭＯＳ層２００（第２基板Ｗ２）にそれぞれ配置され、それぞれメモリ領域ＭＲ内の関連付けられたビット線ＢＬに接続される。

すなわち、第４実施形態の第４構成例では、センスアンプモジュール１７が、第１基板Ｗ１及び第２基板Ｗ２のそれぞれに配置される。センスアンプモジュール１７Ａと関連付けられたビット線ＢＬとは、第２基板Ｗ２及び第２ＣＭＯＳ層２００を介して接続される。なお、第４実施形態の第４構成例のロウデコーダモジュール１６は、第１基板Ｗ１及び第２基板Ｗ２のどちらに配置されてもよい。本例では、ロウデコーダモジュール１６Ａ及び１６Ｂが、第１ＣＭＯＳ層１００（第１基板Ｗ１）に配置され、それぞれ引出領域ＨＲ１及びＨＡ２の積層配線に接続されている。

なお、入出力回路１１の配線が、第１基板Ｗ１及び第２基板Ｗ２のそれぞれに設けられ、この入出力回路１１の配線に対応して、第１基板Ｗ１及び第２基板Ｗ２のそれぞれにセンスアンプユニットＳＡＵが配置されてもよい。

［４－１－５］第５構成例
図３６は、第４実施形態の第５構成例に係るメモリデバイス１の回路配置の一例を示す模式図である。図３６に示すように、第４実施形態の第５構成例のセンスアンプモジュール１７は、メモリ領域ＭＲ内の関連付けられたビット線ＢＬに接続される。

そして、第４実施形態の第５構成例では、センスアンプモジュール１７を構成する複数の素子が、第１素子グループ１７１と第２素子グループ１７２とに分類される。例えば、第４実施形態の第５構成例では、第１素子グループ１７１が第１ＣＭＯＳ層１００（第１基板Ｗ１）に配置され、第２素子グループ１７２が第２ＣＭＯＳ層２００（第２基板Ｗ２）に配置される。第１素子グループ１７１は、例えば、ビット線接続部ＢＬＨＵのトランジスタを含む。第２素子グループ１７２は、例えば、センスデータラッチ部ＳＡＤＬのトランジスタを含む。

以上で説明されたように、第４実施形態の第５構成例では、センスアンプモジュール１７が、第１ＣＭＯＳ層１００に設けられた少なくとも１つのトランジスタと、第２ＣＭＯＳ層２００に設けられた少なくとも１つのトランジスタとによって構成される。なお、第４実施形態の第５構成例のロウデコーダモジュール１６は、第１基板Ｗ１に配置されてもよいし、第２基板Ｗ２に配置されてもよい。本例では、ロウデコーダモジュール１６Ａ及び１６Ｂが、第１ＣＭＯＳ層１００（第１基板Ｗ１）に配置され、それぞれ引出領域ＨＲ１及びＨＲ２の積層配線に接続されている。

［４－１－６］第６構成例
図３７は、第４実施形態の第６構成例に係るメモリデバイス１の回路配置の一例を示す模式図である。図３７に示すように、第４実施形態の第６構成例に係るメモリデバイス１では、ロウデコーダモジュール１６とセンスアンプモジュール１７とが、互いに異なる基板に配置される。具体的には、第４実施形態の第６構成例では、例えば、第１ＣＭＯＳ層１００（第１基板Ｗ１）に、引出領域ＨＲ１及びＨＲ２とそれぞれ重なるようにロウデコーダモジュール１６Ａ及び１６Ｂが配置される。そして、第２ＣＭＯＳ層２００（第２基板Ｗ２）に、メモリ領域ＭＲと重なるようにセンスアンプモジュール１７が配置される。

すなわち、第４実施形態の第６構成例では、ロウデコーダモジュール１６が、第１ＣＭＯＳ層１００に設けられた複数のトランジスタによって構成され、センスアンプモジュール１７が、第２ＣＭＯＳ層２００に設けられた複数のトランジスタによって構成される。なお、ロウデコーダモジュール１６が配置される基板と、センスアンプモジュール１７が配置される基板とは、入れ替えられてもよい。

［４－１－７］第７構成例
図３８は、第４実施形態の第７構成例に係るメモリデバイス１の回路配置の一例を示す模式図である。図３８に示すように、第４実施形態の第７構成例に係るメモリデバイス１では、ＨＶトランジスタとＬＶトランジスタとが、互いに異なる基板に配置される。具体的には、第４実施形態の第７構成例では、例えば、第１ＣＭＯＳ層１００（第１基板Ｗ１）にＨＶトランジスタが配置され、第２ＣＭＯＳ層２００（第２基板Ｗ２）にＬＶトランジスタが配置される。第１ＣＭＯＳ層１００は、引出領域ＨＲ１及びＨＲ２とそれぞれ重なるように配置されたロウデコーダモジュール１６Ａ及び１６Ｂと、メモリ領域ＭＲと重なるように配置され、ビット線接続部ＢＬＨＵに対応する第１素子グループ１７１とを含む。一方で、第２ＣＭＯＳ層２００は、メモリ領域ＭＲと重なるように配置され、センスデータラッチ部ＳＡＤＬに対応する第２素子グループ１７２を含む。

なお、第４実施形態の第７構成例では、ＨＶトランジスタが配置される基板と、ＬＶトランジスタが配置される基板との間で、トランジスタのゲート電極の構造を変えることができる。ＨＶトランジスタが配置される基板に設けられるトランジスタのゲート電極には、例えば、ＷＳｉゲート構造、Ｗポリメタル構造などが適用される。一方で、ＬＶトランジスタが配置される基板に設けられるトランジスタのゲート電極には、例えば、サリサイド構造が適用される。第１基板Ｗ１及び第２基板Ｗ２のそれぞれのゲート電極の構造は、例えば、チップ面積の削減や、入出力回路１１の性能要求などに応じて設計される。

ＷＳｉゲート構造のＨＶトランジスタは、例えば、ゲート絶縁膜（酸化膜）上に、ゲート電極としてポリシリコン（Ｐｏｌｙ－Ｓｉ）、タングステンシリサイド（ＷＳｉ）、チタンナイトライド（ＴｉＮ）が順に積層され、ゲート電極上にキャップ層としてシリコンナイトライド（ＳｉＮ）が形成された構造を有する。

Ｗポリメタル構造のＨＶトランジスタは、例えば、ゲート絶縁膜（酸化膜）上に、ゲート電極として、ポリシリコン（Ｐｏｌｙ－Ｓｉ）、チタンナイトライド（ＴｉＮ）、タングステンナイトライド（ＷＮ）、タングステン（Ｗ）が順に積層され、ゲート電極上にキャップ層としてシリコンナイトライド（ＳｉＮ）が形成された構造を有する。このようなゲート電極の構造は、Ｗポリメタルゲートと呼ばれてもよい。

サリサイド構造を有するＬＶトランジスタは、例えば、ゲート絶縁膜（酸化膜）上に、ゲート電極として、ポリシリコン（Ｐｏｌｙ－Ｓｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）が形成された構造を有する。このようなゲート電極の構造は、ＮｉＰｔＳｉゲートと呼ばれてもよい。

［４－１－８］第８構成例
図３９は、第４実施形態の第８構成例に係るメモリデバイス１の回路配置の一例を示す模式図である。図３９に示すように、第４実施形態の第８構成例に係るメモリデバイス１は、図３５に示された第４実施形態の第５構成例に対して、メモリセルアレイ１０とロウデコーダモジュール１６のレイアウトが、９０°回転して配置された構成を有している。第４実施形態の第８構成例では、ビット線ＢＬがＸ方向に延伸して設けられ、ワード線ＷＬがＹ方向に延伸して設けられる。そして、引出領域ＨＲ１及びＨＲ２が、Ｙ方向にメモリ領域ＭＲを挟んで配置され、ロウデコーダモジュール１６Ａ及び１６Ｂが、引出領域ＨＲ１及びＨＲ２にそれぞれ重なるように配置される。

［４－２］第４実施形態の効果
第４実施形態に係るメモリデバイス１に依れば、第１実施形態と同様に、チップ面積を抑制することができ、メモリデバイス１の製造コストを抑制することができる。以下に、第４実施形態の効果の詳細について説明する。

図４０は、第４実施形態を適用することによるメモリデバイス１のレイアウトの変化の一例を示す概略図である。図４０の（Ａ）は、１つの基板にセンスアンプユニットＳＡＵ及びロウデコーダＲＤが形成される場合のメモリデバイス１のレイアウトの一例を示している。図４１の（Ｂ）及び（Ｃ）は、第４実施形態が適用された場合のメモリデバイス１のレイアウトの一例を示している。

図４０の（Ａ）に示すように、メモリセルアレイ１０の集積度が上昇すると、周辺回路領域ＰＥＲＩ及びセンスアンプモジュール１７のＹ方向の幅ＬＹ１が、ロウデコーダＲＤのＹ方向の幅よりも大きくなり得る。周辺回路領域ＰＥＲＩがＹ方向にはみ出たことにより形成される余剰領域ＴＢは、メモリデバイス１のチップ面積の要因となり得る。

これに対して、第４実施形態が適用されると、例えば、ロウデコーダモジュール１６とセンスアンプモジュール１７とが異なる基板に配置される。具体的には、図４０の（Ｂ）に示すように、センスアンプユニットＳＡＵと周辺回路領域ＰＥＲＩの一部とが配置された第２基板Ｗ２では、Ｘ方向の幅がＬＸ１よりも狭いＬＸ２となり、Ｙ方向の幅がＬＹ１よりも狭いＬＹ２となる。また、図４０の（Ｃ）に示すように、ロウデコーダＲＤと周辺回路領域ＰＥＲＩの一部とが配置された第１基板Ｗ１では、Ｘ方向の幅がＬＸ１よりも狭いＬＸ３となり、Ｙ方向の幅がＬＹ１より狭いＬＹ３となる。

すなわち、第１基板Ｗ１及び第２基板Ｗ２のいずれにおいても、第４実施形態が適用されない場合よりもチップ面積が抑制され得る。また、メモリデバイス１は、第１基板Ｗ１及び第２基板Ｗ２との重ね合わせるによって、余剰領域ＴＢの発生を抑制することができる。従って、第４実施形態に係るメモリデバイス１は、メモリセルアレイ１０の集積度が上昇した場合においても、第１ＣＭＯＳ層１００及び第２ＣＭＯＳ層２００の合計の面積が、メモリ層３００の面積よりも大きくなることを回避することができる。その結果、第４実施形態に係るメモリデバイス１は、チップ面積を抑制することができ、メモリデバイス１の製造コストを抑制することができる。

図４１は、第４実施形態の第７構成例を適用することによるセンスアンプモジュール１７のレイアウトの変化の一例を示す概略図である。図４１の（Ａ）は、１つの基板にセンスアンプユニットＳＡＵが形成される場合のメモリデバイス１のレイアウトの一例を示している。図４１の（Ｂ）は、第４実施形態の第７構成例が適用された場合のメモリデバイス１のレイアウトの一例を示している。

図４１の（Ａ）に示すように、センスデータラッチ部ＳＡＤＬとビット線接続部ＢＬＨＵとは、例えば、Ｙ方向（ビット線ＢＬの延伸方向）に並んで配置される。具体的には、４つのセンスデータラッチ部ＳＡＤＬ１～ＳＡＤＬ４がＹ方向に並んでいる。そして、センスデータラッチ部ＳＡＤＬ１及びＳＡＤＬ２の間に、これらのＳＡＤＬに関連付けられたビット線接続部ＢＬＨＵが配置される。センスデータラッチ部ＳＡＤＬ３及びＳＡＤＬ４の間に、これらのＳＡＤＬに関連付けられたビット線接続部ＢＬＨＵが配置される。本例における、センスデータラッチ部ＳＡＤＬ１～ＳＡＤＬ４を配置するためのＹ方向の幅は、ＬＹ４である。

一方で、第４実施形態の第７構成例が適用されると、センスデータラッチ部ＳＡＤＬとビット線接続部ＢＬＨＵとが互いに異なる基板に形成される。その結果、図４１の（Ｂ）に示すように、ビット線接続部ＢＬＨＵが省略される（異なる基板に形成される）。このため、センスデータラッチ部ＳＡＤＬ１～ＳＡＤＬ４を配置するためのＹ方向の幅が、ＬＹ４よりも狭いＬＹ５となる。つまり、第４実施形態の第７構成例は、第２基板Ｗ２に配置されるセンスデータラッチ部ＳＡＤＬのＹ方向の幅を抑制し得る。

例えば、メモリデバイス１のＸ方向の幅は、センスアンプモジュール１７のＸ方向の幅に律速し、メモリデバイス１のＹ方向の幅は、ロウデコーダモジュール１６のＹ方向の幅に律速する。図４２は、第４実施形態の第７構成例及び第８構成例の組み合わせた場合のメモリデバイス１のレイアウトの一例を示す概略図である。図４２に示すように、センスアンプモジュール１７及びロウデコーダモジュール１６のそれぞれで律速する方向が揃えられることによって、ＣＭＯＳ回路が効率よく配置され得る。従って、第４実施形態の第７構成例及び第８構成例の組み合わせは、ＣＭＯＳ回路を効率よく配置することができ、余剰領域ＴＢの発生を抑制することができる。

第４実施形態の第７構成例は、ＬＶトランジスタとＨＶトランジスタとの間でゲート電極の構造を変えることができる。その結果、第４実施形態の第７構成例は、ＬＶトランジスタとＨＶトランジスタとのそれぞれに要求される性能をより簡易に最適化することができる。また、ＬＶトランジスタが形成される基板とＨＶトランジスタが形成される基板とが分けられることによって、ＬＶトランジスタにおけるコンタクトＣＳ起因の寄生容量が削減され得る。その結果、第４実施形態の第７構成例は、メモリデバイス１の動作性能を向上させることができる。また、ＨＶトランジスタでは、配線層Ｄ１～Ｄ３から伝搬する電界の効果が抑制されるため、オン電流のバラツキが抑制され得る。

［５］第５実施形態
第５実施形態は、メモリデバイス１に形成することが可能な受動素子の構造に関する。以下に、第５実施形態の詳細について説明する。

［５－１］メモリデバイスの構造
第５実施形態に係るメモリデバイス１は、第１ＣＭＯＳ層１００の構造と、第２ＣＭＯＳ層２００の構造との組み合わせによって構成された受動素子を備える。なお、第５実施形態で説明される受動素子は、抵抗素子及び容量素子である。また、第５実施形態では、第４実施形態の第７構成例が適用され、第１基板Ｗ１にＨＶトランジスタが設けられ、第２基板Ｗ２にＬＶトランジスタが設けられる場合について説明する。

［５－１－１］第１ＣＭＯＳ層１００の平面レイアウト
図４３は、第５実施形態に係るメモリデバイス１が備える第１ＣＭＯＳ層１００の平面レイアウトの一例を示す平面図であり、第１基板Ｗ１に形成される不純物拡散領域（アクティブ領域）も併せて示している。図４３に示すように、第１ＣＭＯＳ層１００は、例えば、複数のアクティブ領域ＡＡ１と、複数の導電体層ＧＣ３と、導電体部ＣＰ１ａ及びＣＰ２ａとを備える。

複数のアクティブ領域ＡＡ１は、第１のピッチＰ１で、Ｘ方向に並んでいる。アクティブ領域ＡＡ１は、第１基板Ｗ１に形成されたＰ型の不純物拡散領域及びＮ型の不純物拡散領域のいずれであってもよい。図示が省略されているが、各アクティブ領域ＡＡ１の周りには、ＳＴＩが設けられる。複数の導電体層ＧＣ３は、例えば、Ｘ方向に並んでいる。導電体層ＧＣ３は、第１基板Ｗ１を利用したトランジスタのゲート電極（導電体層ＧＣ１）と同様の積層構造を有する。導電体層ＧＣ３は、ゲート幅ＧＷ１を有する。導電体部ＣＰ１ａ及びＣＰ２ａは、例えば、同じ方向に延伸して設けられた部分を有する。本例では、導電体部ＣＰ１ａ及びＣＰ２ａのそれぞれが、Ｙ方向に延伸して設けられている。

［５－１－２］第２ＣＭＯＳ層２００の平面レイアウト
図４４は、第５実施形態に係るメモリデバイス１が備える第２ＣＭＯＳ層２００の平面レイアウトの一例を示す平面図であり、第２基板Ｗ２に形成される不純物拡散領域（アクティブ領域）も併せて示している。図４４に示すように、第２ＣＭＯＳ層２００は、例えば、複数のアクティブ領域ＡＡ２と、複数の導電体層ＧＣ４と、導電体部ＣＰ１ｂ及びＣＰ２ｂとを備える。

複数のアクティブ領域ＡＡ２は、例えば、第１のピッチＰ１よりも狭い第２のピッチＰ２で、Ｘ方向に並んでいる。アクティブ領域ＡＡ２は、第２基板Ｗ２に形成されたＰ型の不純物拡散領域及びＮ型の不純物拡散領域のいずれであってもよい。図示が省略されているが、各アクティブ領域ＡＡ２の周りには、ＳＴＩが設けられる。複数の導電体層ＧＣ４は、例えば、Ｘ方向に並んでいる。導電体層ＧＣ４は、第２基板Ｗ２を利用したトランジスタのゲート電極（導電体層ＧＣ２）と同様の積層構造を有する。導電体層ＧＣ４は、例えば、ゲート幅ＧＷ１よりも狭いゲート幅ＧＷ２を有する。導電体部ＣＰ１ｂ及びＣＰ２ｂは、例えば、同じ方向に延伸して設けられた部分を有する。本例では、導電体部ＣＰ１ｂ及びＣＰ２ｂが、Ｙ方向に延伸して設けられている。また、導電体部ＣＰ１ｂ及びＣＰ２ｂは、それぞれ導電体部ＣＰ１ａ及びＣＰ２ａと重なるように配置される。

［５－１－３］メモリデバイス１の断面構造
図４５は、第５実施形態に係るメモリデバイス１の断面構造の一例を示す断面図であり、メモリ領域ＭＲの断面構造と、受動素子が形成される領域の断面構造とを示している。図４５に示すように、メモリ領域ＭＲにおける構造は、第１実施形態で図１３を用いて説明された構造と同様である。そして、メモリデバイス１は、抵抗素子ＲＥＧ１が形成される領域と、抵抗素子ＲＥＧ２が形成される領域と、容量素子ＣＡＰが形成される領域とをさらに備える。また、メモリデバイス１は、抵抗素子ＲＥＧ１及びＲＥＧ２並びに容量素子ＣＡＰが形成される領域において、例えば、導電体層７１～７６、並びにコンタクトＣＳ１ｘ、ＣＳ１ｙ、ＣＳ２ｘ、ＣＳ２ｙ、Ｃ０ｘ、Ｃ０ｙ、Ｃ５ｘ及びＣ５ｙを備える。

導電体層７１～７６は、例えば、第３基板Ｗ３と絶縁体層７０との間に設けられる。導電体層７１～７６のそれぞれは、例えば、コンタクトＣＣを介して、配線層Ｍ０の導電体層２８に接続される。導電体層７１及び７２は、抵抗素子ＲＥＧ１の一端及び他端にそれぞれ対応する配線である。導電体層７３及び７４は、抵抗素子ＲＥＧ２の一端及び他端にそれぞれ対応する配線である。導電体層７５及び７６は、容量素子ＣＡＰの一端及び他端にそれぞれ対応する配線である。

抵抗素子ＲＥＧ１は、例えば、アクティブ領域ＡＡ１及びＡＡ２が直列に接続された構造を有する。具体的には、アクティブ領域ＡＡ１の一端部分及び他端部分に、それぞれコンタクトＣＳ１ｘ及びＣＳ１ｙが接続される。アクティブ領域ＡＡ２の一端部分及び他端部分に、それぞれコンタクトＣＳ２ｘ及びＣＳ２ｙが接続される。コンタクトＣＳ１ｘは、例えば、導電体層２８、２９、５２～５４、及び６２～６４、コンタクトＣ１～Ｃ３、Ｃ６～Ｃ８、Ｖ０、Ｖ１及びＣＣ、並びに接合された接合パッドＢＰを介して、導電体層７１に接続される。コンタクトＣＳ１ｙは、例えば、導電体層５２～５４、６２、及び６３、並びにコンタクトＣ１～Ｃ３、及びＣ６を介して、コンタクトＣＳ２ｙに接続される。コンタクトＣＳ２ｘは、導電体層２８、２９、及び６２～６４、コンタクトＣ６～Ｃ８、Ｖ０、Ｖ１及びＣＣ、並びに接合された接合パッドＢＰを介して、導電体層７２に接続される。なお、抵抗素子ＲＥＧ１は、複数のアクティブ領域ＡＡ１が直列に接続された構造を有していてもよいし、複数のアクティブ領域ＡＡ２が直列に接続された構造を有していてもよい。抵抗素子ＲＥＧ１は、アクティブ領域ＡＡ１及びＡＡ２が並列に接続された構造を有していてもよい。抵抗素子ＲＥＧ１は、少なくとも、第１基板Ｗ１に設けられたアクティブ領域ＡＡ１と、第２基板Ｗ２に設けられたアクティブ領域ＡＡ２とを介した構造を有していればよい。

抵抗素子ＲＥＧ２は、例えば、導電体層ＧＣ３及びＧＣ４が直列に接続された構造を有する。具体的には、導電体層ＧＣ３の一端部分及び他端部分に、それぞれコンタクトＣ０ｘ及びＣ０ｙが接続される。導電体層ＧＣ４の一端部分及び他端部分に、それぞれコンタクトＣ５ｘ及びＣ５ｙが接続される。コンタクトＣ０ｘは、例えば、導電体層２８、２９、５２～５４、及び６２～６４、コンタクトＣ１～Ｃ３、Ｃ６～Ｃ８、Ｖ０、Ｖ１及びＣＣ、並びに接合された接合パッドＢＰを介して、導電体層７３に接続される。コンタクトＣ０ｙは、例えば、導電体層５２～５４、６２、及び６３、並びにコンタクトＣ１～Ｃ３、及びＣ６を介して、コンタクトＣ５ｙに接続される。コンタクトＣ５ｘは、導電体層２８、２９、及び６２～６４、コンタクトＣ６～Ｃ８、Ｖ０、Ｖ１及びＣＣ、並びに接合された接合パッドＢＰを介して、導電体層７４に接続される。なお、抵抗素子ＲＥＧ２は、複数の導電体層ＧＣ３が直列に接続された構造を有していてもよいし、複数の導電体層ＧＣ４が直列に接続された構造を有していてもよい。また、抵抗素子ＲＥＧ２は、導電体層ＧＣ３及びＧＣ４が並列に接続された構造を有していてもよい。抵抗素子ＲＥＧ２は、少なくとも、第１基板Ｗ１に設けられた導電体層ＧＣ３と、第２基板Ｗ２に設けられた導電体層ＧＣ４とを介した構造を有していればよい。なお、本例では、導電体層ＧＣ３及びＧＣ４のそれぞれが、ＳＴＩの上方に設けられている。このように、導電体層ＧＣ３及びＧＣ４は、基板表面の近傍に埋め込まれた絶縁体の上方に設けられてもよい。

容量素子ＣＡＰは、例えば、導電体部ＣＰ１ａ及びＣＰ１ｂとが直列に接続された部分と、導電体部ＣＰ２ａ及びＣＰ２ｂとが直列に接続された部分とが並行に配置された構造を有する。具体的には、導電体層７５と、導電体部ＣＰ１ａに対応する導電体層５２～５４並びにコンタクトＣ１～Ｃ３の組と、導電体部ＣＰ１ｂに対応する導電体層６２～６４並びにコンタクトＣ６～Ｃ８の組と、導電体層２８及び２９と、コンタクトＶ０、Ｖ１及びＣＣとが直列に接続される。導電体層７６と、導電体部ＣＰ２ａに対応する導電体層５２～５４並びにコンタクトＣ１～Ｃ３の組と、導電体部ＣＰ２ｂに対応する導電体層６２～６４並びにコンタクトＣ６～Ｃ８の組と、導電体層２８及び２９と、コンタクトＶ０、Ｖ１及びＣＣとが直列に接続される。導電体層７５に接続された第１ＣＭＯＳ層１００、第２ＣＭＯＳ層２００、及びメモリ層３００を介した導電体層及びコンタクトの構造と、導電体層７６に接続された第１ＣＭＯＳ層１００、第２ＣＭＯＳ層２００、及びメモリ層３００を介した導電体層及びコンタクトの構造とは、向かい合って配置されることによって、容量素子として機能する。なお、複数の容量素子ＣＡＰが、並列に接続されてもよい。容量素子ＣＡＰは、少なくとも、第１ＣＭＯＳ層１００の構造と、第２ＣＭＯＳ層２００の構造とを利用していればよい。

なお、以上の説明では、抵抗素子ＲＥＧ１及びＲＥＧ２並びに容量素子ＣＡＰが、第１実施形態で説明されたメモリデバイス１の構造に基づいて設けられる場合について例示したが、これに限定されない。抵抗素子ＲＥＧ１及びＲＥＧ２並びに容量素子ＣＡＰのそれぞれの構造は、第２実施形態及び第３実施形態のいずれを利用して形成されてもよい。この場合、第１基板Ｗ１と第２基板Ｗ２とを接合する２つの接合パッドＢＰの組が、第１基板Ｗ１と第２基板Ｗ２との間に追加される。

［５－２］第５実施形態の効果
以上で説明されたように、第５実施形態に係るメモリデバイス１は、複数の基板に跨がった受動素子を備えている。例えば、抵抗素子が、第１基板Ｗ１及び第２基板Ｗ２の間でＴＳＶを介して直列に接続されて設けられる。容量素子が、第１基板Ｗ１及び第２基板Ｗ２の間でＴＳＶを介して並列に接続されて設けられる。そして、第５実施形態では、例えば、第１基板Ｗ１及び第２基板Ｗ２のそれぞれに形成されるＣＭＯＳ回路の面積が、メモリセルアレイ１０の面積以下になるように形成される。そして、第１基板Ｗ１及び第２基板Ｗ２において、ＣＭＯＳ回路が形成されていない部分に、第５実施形態で説明された受動素子の構成が配置される。

これにより、第５実施形態に係るメモリデバイス１は、受動素子を形成するための面積を抑制することができ、チップ面積を抑制することができる。その結果、第５実施形態に係るメモリデバイス１は、メモリデバイス１の製造コストを抑制することができる。

また、第５実施形態に係るメモリデバイス１は、第１基板Ｗ１と第２基板Ｗ２とのそれぞれのＣＭＯＳ回路の専有面積に応じて、フレキシブルに受動素子を配置することができる。例えば、第１基板Ｗ１のＣＭＯＳ回路の面積が第２基板Ｗ２のＣＭＯＳ回路の面積よりも小さい場合、複数のアクティブ領域ＡＡ１の合計面積が、複数のアクティブ領域ＡＡ２の合計面積よりも大きく設計される。一方で、第１基板Ｗ１のＣＭＯＳ回路の面積が第２基板Ｗ２のＣＭＯＳ回路の面積よりも大きい場合、複数のアクティブ領域ＡＡ１の合計の面積が、複数のアクティブ領域ＡＡ２の合計の面積よりも小さく設計される。その結果、第５実施形態に係るメモリデバイス１は、第１基板Ｗ１及び第２基板Ｗ２に効率よくＣＭＯＳ回路及び受動素子を配置することができ、チップ面積を抑制することができる。

また、第５実施形態では、例えば、ＨＶトランジスタが配置される第１基板Ｗ１のゲート電極として、ＷＳｉゲート構造が使用され、ＬＶトランジスタが配置される第２基板Ｗ２のゲート電極としてＴｉ／ＴｉＮ／ＷやＮｉＰｔＳｉゲート構造が使用される。これにより、受動素子の面積が削減され、且つＨｕｍｐが抑制され得る。このように、第５実施形態では、目的に応じてゲート電極の積層構造が選択されることが好ましい。

［６］第６実施形態
第６実施形態に係るメモリデバイス１ｃは、メモリ回路が設けられた複数の基板と、ＣＭＯＳ回路が設けられた複数の基板とが積層された構成を有する。以下に、第６実施形態の詳細について説明する。

［６－１］メモリデバイス１ｃの外観
図４６は、第６実施形態に係るメモリデバイス１ｃの外観の一例を示す斜視図である。図４６に示すように、メモリデバイス１ｃは、例えば、下方から順に、第１基板Ｗ１、第１ＣＭＯＳ層１００ａ、第２基板Ｗ２、第２ＣＭＯＳ層２００ａ、第１メモリ層３００ａ、第３基板Ｗ３、第２メモリ層３００ｂ、第４基板Ｗ４、及び配線層４００が積層された構造を有する。

第１ＣＭＯＳ層１００ａは、第１基板Ｗ１を利用して形成されたＣＭＯＳ回路を含む。第２ＣＭＯＳ層２００ａは、第２基板Ｗ２を利用して形成されたＣＭＯＳ回路を含む。第１ＣＭＯＳ層１００ａ及び第２ＣＭＯＳ層２００ａのそれぞれは、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を含み得る。これらの回路は、第１ＣＭＯＳ層１００ａ及び第２ＣＭＯＳ層２００ａのいずれかに配置される。これの回路は、第１ＣＭＯＳ層１００ａに配置されたトランジスタと第２ＣＭＯＳ層２００ａに配置されたトランジスタとの組み合わせによって構成されてもよい。

第１メモリ層３００ａは、第３基板Ｗ３を利用して形成されたメモリセルアレイ１０を含む。第２メモリ層３００ｂは、第４基板Ｗ４を利用して形成されたメモリセルアレイ１０を含む。第１メモリ層３００ａ及び第２メモリ層３００ｂのそれぞれは、複数のメモリセルアレイ１０を備えていてもよい。配線層４００は、第１実施形態と同様に、メモリデバイス１とメモリコントローラ２との接続に使用される複数のパッドＰＤを含む。

第１基板Ｗ１、第２基板Ｗ２、第３基板Ｗ３、及び第４基板Ｗ４のそれぞれは、シリコン基板である。第１基板Ｗ１、第２基板Ｗ２、第３基板Ｗ３、及び第４基板Ｗ４のそれぞれは、メモリデバイス１ｃの回路設計に応じた不純物拡散領域を有する。メモリデバイス１ｃは、隣り合う基板の間に接合面を有する。メモリデバイス１ｃでは、第１ＣＭＯＳ層１００ａと第２基板Ｗ２との接触（境界）部分と、第２ＣＭＯＳ層２００ａと第１メモリ層３００ａとの接触（境界）部分と、第３基板Ｗ３と第２メモリ層３００ｂとの接触（境界）部分とのそれぞれが、接合面に対応する。なお、第１基板Ｗ１及び第２基板Ｗ２の間の接合面としては、第２実施形態又は第３実施形態の構造が適用されてもよい。

［６－２］メモリデバイス１ｃの回路配置
以下に、メモリデバイス１ｃの回路配置のバリエーションとして、第６実施形態の第１構成例及び第２構成例について順に説明する。

［６－２－１］第１構成例
図４７は、第６実施形態の第１構成例に係るメモリデバイスの回路配置の一例を示す模式図である。図４７に示すように、第６実施形態の第１構成例に係るメモリデバイス１ｃは、例えば、４つのメモリセルアレイ１０－１～１０－４、及び４つのＣＭＯＳ回路部ＣＭ１～ＣＭ４を備える。メモリセルアレイ１０－１～１０－４は、それぞれＣＭＯＳ回路部ＣＭ１～ＣＭ４により制御される。

各メモリセルアレイ１０は、例えば、第１実施形態で説明されたようなメモリ領域ＭＲと引出領域ＨＲの構造を有する。各ＣＭＯＳ回路部ＣＭは、関連付けられたメモリセルアレイ１０を制御する回路を備える。各ＣＭＯＳ回路部ＣＭは、少なくともロウデコーダモジュール１６及びセンスアンプモジュール１７を含む。ロウデコーダモジュール１６及びセンスアンプモジュール１７以外のＣＭＯＳ回路（シーケンサ１４、ドライバ回路１５など）の配置は、メモリデバイス１ｃの設計に応じて適宜変更され得る。

第６実施形態の第１構成例のメモリセルアレイ１０－１及び１０－２は、第１メモリ層３００ａに配置され、Ｘ方向に並んでいる。第６実施形態の第１構成例のメモリセルアレイ１０－３及び１０－４は、第２メモリ層３００ｂに配置され、Ｘ方向に並んでいる。第６実施形態の第１構成例のＣＭＯＳ回路部ＣＭ１及びＣＭ２は、第２ＣＭＯＳ層２００ａに配置され、Ｘ方向に並んでいる。第６実施形態の第１構成例のＣＭＯＳ回路部ＣＭ３及びＣＭ４は、第１ＣＭＯＳ層１００ａに配置され、Ｘ方向に並んでいる。第６実施形態の第１構成例において、メモリセルアレイ１０－１及び１０－３とＣＭＯＳ回路部ＣＭ１及びＣＭ３とは、Ｚ方向にオーバーラップしている。同様に、メモリセルアレイ１０－２及び１０－４とＣＭＯＳ回路部ＣＭ２及びＣＭ４とは、Ｚ方向にオーバーラップしている。

第６実施形態の第１構成例では、メモリセルアレイ１０－１及びＣＭＯＳ回路部ＣＭ１の組と、メモリセルアレイ１０－２及びＣＭＯＳ回路部ＣＭ２の組とのそれぞれが、Ｚ方向に隣り合って配置される。一方で、メモリセルアレイ１０－３及びＣＭＯＳ回路部ＣＭ３の間には、メモリセルアレイ１０－１及びＣＭＯＳ回路部ＣＭ１の組が配置される。同様に、メモリセルアレイ１０－４及びＣＭＯＳ回路部ＣＭ４の間には、メモリセルアレイ１０－２及びＣＭＯＳ回路部ＣＭ２の組が配置される。

［６－２－２］第２構成例
図４８は、第６実施形態の第２構成例に係るメモリデバイスの回路配置の一例を示す模式図である。図４８に示すように、第６実施形態の第２構成例に係るメモリデバイス１ｃは、第６実施形態の第１構成例と同様に、４つのメモリセルアレイ１０－１～１０－４、及び４つのＣＭＯＳ回路部ＣＭ１～ＣＭ４を備える。

第６実施形態の第２構成例のメモリセルアレイ１０－１及び１０－２は、第１メモリ層３００ａに配置され、Ｘ方向に並んでいる。第６実施形態の第２構成例のメモリセルアレイ１０－３及び１０－４は、第２メモリ層３００ｂに配置され、Ｘ方向に並んでいる。第６実施形態の第２構成例のＣＭＯＳ回路部ＣＭ１及びＣＭ２は、第１ＣＭＯＳ層１００ａに配置され、Ｘ方向に並んでいる。第６実施形態の第２構成例のＣＭＯＳ回路部ＣＭ３及びＣＭ４は、第２ＣＭＯＳ層２００ａに配置され、Ｘ方向に並んでいる。第６実施形態の第２構成例において、メモリセルアレイ１０－１及び１０－３とＣＭＯＳ回路部ＣＭ１及びＣＭ３とは、Ｚ方向にオーバーラップしている。同様に、メモリセルアレイ１０－２及び１０－４とＣＭＯＳ回路部ＣＭ２及びＣＭ４とは、Ｚ方向にオーバーラップしている。

第６実施形態の第２構成例では、メモリセルアレイ１０－１及びＣＭＯＳ回路部ＣＭ１の間に、ＣＭＯＳ回路部ＣＭ３が配置される。同様に、メモリセルアレイ１０－２及びＣＭＯＳ回路部ＣＭ２の間に、ＣＭＯＳ回路部ＣＭ４が配置される。また、第６実施形態の第２構成例では、メモリセルアレイ１０－３及びＣＭＯＳ回路部ＣＭ３の間に、メモリセルアレイ１０－１が配置される。同様に、メモリセルアレイ１０－４及びＣＭＯＳ回路部ＣＭ４の間に、メモリセルアレイ１０－２が配置される。すなわち、第６実施形態の第２構成例では、関連付けられたメモリセルアレイ１０とＣＭＯＳ回路部ＣＭとのＺ方向に沿った間隔が一定になるように配置されている。

［６－２］第６実施形態の効果
第６実施形態に係るメモリデバイス１ｃに依れば、第１実施形態と同様に、チップ面積を抑制することができ、メモリデバイス１ｃの製造コストを抑制することができる。以下に、第６実施形態の効果の詳細について説明する。

図４９は、第４実施形態を適用することによるメモリデバイス１のレイアウトの一例を示す概略図である。図４９の（Ａ）は、比較例に係るメモリデバイス１のＣＭＯＳ回路部のレイアウトの一例を示している。図４９の（Ｂ）は、第６実施形態が適用された場合のメモリデバイス１のＣＭＯＳ回路部のレイアウトの一例を示している。

図４９の（Ａ）に示すように、比較例に係るメモリデバイス１において、同じ基板に配置される２つのＣＭＯＳ回路部ＣＭ１及びＣＭ２は、余剰領域ＴＢを形成し得る。比較例では、ＣＭＯＳ回路部ＣＭ１及びＣＭ２のレイアウトによるＸ方向の幅がＬＸ４であり、Ｙ方向の幅がＬＹ５である。

一方で、図４９の（Ｂ）に示すように、第６実施形態に係るメモリデバイス１ｃは、周辺回路領域ＰＥＲＩの一部を隣り合う２つのＣＭＯＳ回路部ＣＭ１及びＣＭ２の間に配置する。具体的には、第６実施形態のＣＭＯＳ回路部ＣＭ１は、余剰領域ＴＢが形成されないように、周辺回路領域ＰＥＲＩａを備えている。第６実施形態のＣＭＯＳ回路部ＣＭ２は、余剰領域ＴＢが形成されないように、周辺回路領域ＰＥＲＩａを備えている。そして、第６実施形態では、ＣＭＯＳ回路部ＣＭ１及びＣＭ２の間に、周辺回路領域ＰＥＲＩｂが設けられる。周辺回路領域ＰＥＲＩｂに配置されるＣＭＯＳ回路は、例えば、ＣＭＯＳ回路部ＣＭ１で使用される回路と、ＣＭＯＳ回路部ＣＭ２により使用される回路とを含む。この場合、第６実施形態では、ＣＭＯＳ回路部ＣＭ１及びＣＭ２のレイアウトによるＸ方向の幅がＬＸ４より広いＬＸ５となり、Ｙ方向の幅がＬＹ５より狭いＬＹ６となる。

このように、第６実施形態は、比較例よりもＸ方向の幅が広くなる一方で、比較例よりもＹ方向の幅が狭くなる。そして、第６実施形態は、余剰領域ＴＢが省略され得るため、比較例よりも、チップの形成に必要な面積が抑制され得る。

なお、比較例における余剰領域ＴＢは、異なる基板に設けられた回路同士を接続するための配線領域として使用されてもよい。第６実施形態では、１つの基板に２プレーンＰＬに対応するメモリセルアレイ１０又はＣＭＯＳ回路部ＣＭが配置される場合について例示したが、これに限定されない。第６実施形態は、１つの基板に１プレーンＰＬ又は３プレーンＰＬ以上に対応するメモリセルアレイ１０又はＣＭＯＳ回路部ＣＭが配置されてもよい。第６実施形態では、１つの基板に４の倍数個のプレーンＰＬに対応するメモリセルアレイ１０又はＣＭＯＳ回路部ＣＭが配置されることが、最も効率的である。

［７］変形例など
以下に、上記実施形態で説明されたメモリデバイス１の変形例などについて説明する。上記実施形態は、可能な範囲で組み合わされてもよい。例えば、第２実施形態と、第４～第６実施形態のいずれかとが組み合わされてもよい。第３実施形態と、第４～第６実施形態のいずれかとが組み合わされてもよい。

図５０は、第１変形例に係るメモリデバイス１の外観の一例を示す斜視図である。図５０に示すように、第１変形例に係るメモリデバイス１は、下方から順に、第１基板Ｗ１、第１ＣＭＯＳ層１００、第２基板Ｗ２、第２ＣＭＯＳ層２００、メモリ層３００、及び配線層４００が積層された構造を有する。このように、第１～第３実施形態で説明されたメモリデバイス１は、第３基板Ｗ３が省略された構造を有していてもよい。つまり、Ｓ１６、Ｓ２６、及びＳ３４のそれぞれの処理で、第３基板Ｗ３が完全に除去されてもよい。なお、第１～第３実施形態で説明されたメモリデバイス１は、ＣＭＯＳ回路が形成された少なくとも２枚の基板と、メモリセルアレイ１０が形成された少なくとも１枚の基板とを有していればよい。すなわち、ＣＭＯＳ回路は、３枚以上の基板に亘って配置されてもよい。メモリデバイス１は、複数のメモリ層３００を有していてもよい。

図５１は、第２変形例に係るメモリデバイス１ｃの外観の一例を示す斜視図である。図５１に示すように、第２変形例に係るメモリデバイス１ｃは、下方から順に、第１基板Ｗ１、第１ＣＭＯＳ層１００ａ、第２基板Ｗ２、第２ＣＭＯＳ層２００ａ、メモリ層３００ａ、メモリ層３００ｂ、及び配線層４００が積層された構造を有する。このように、第６実施形態で説明されたメモリデバイス１ｃは、第３基板Ｗ３及び第４基板Ｗ４が省略された構造を有していてもよい。なお、第６実施形態で説明されたメモリデバイス１ｃは、ＣＭＯＳ回路が形成された少なくとも２枚の基板と、メモリセルアレイ１０が形成された少なくとも２枚の基板とを有していればよい。すなわち、メモリデバイス１ｃは、３層以上のＣＭＯＳ層を有していてもよいし、３層以上のメモリ層３００を有していてもよい。

図５２は、接合パッドＢＰの接合部の詳細な断面構造の一例を示す断面図である。図５２は、第２ＣＭＯＳ層２００の導電体層６５（接合パッドＢＰ）とメモリ層３００の導電体層２６（接合パッドＢＰ）と、これらの接合パッドＢＰに接続される一部のコンタクト及び配線を示している。図５２に示すように、対向配置される２つの接合パッドＢＰは、形成時のエッチング方向に基づいて、異なるテーパー形状を有している。具体的には、第２基板Ｗ２を利用して形成された導電体層６５（接合パッドＢＰ）は、例えば、逆テーパー形状を有している。第３基板Ｗ３を利用して形成された導電体層２６（接合パッドＢＰ）は、例えば、テーパー形状を有している。逆テーパー形状に形成された接合パッドＢＰは、接合処理により上下に反転されて接合されるため、第２基板Ｗ２を基準とした場合にテーパー形状とみなされ得る。

なお、対向配置される２つの接合パッドＢＰの組は、接合処理時の位置合わせに応じて、ずれて接合され得る。このため、導電体層６５の上面と導電体層２６の下面とは、段差を形成し得る。対向配置される２つの接合パッドＢＰの組は、境界を有していてもよいし、一体化されていてもよい。接合パッドＢＰと、当該接合パッドＢＰに接続されるコンタクトとは、一体で形成されてもよい。接合パッドＢＰに接続されるコンタクトは、複数であってもよい。例えば、導電体層６５（接合パッドＢＰ）は、複数のコンタクトＣ８を介して導電体層６４に接続されてもよい。同様に、導電体層２６（接合パッドＢＰ）は、複数のコンタクトＶ１を介して導電体層２５に接続されてもよい。図示が省略されているが、その他の部分で対向配置される２つの接合パッドＢＰの形状も、導電体層６５及び２６と同様に形成され得る。

上記実施形態において、メモリデバイス１の回路構成、平面レイアウト、及び断面構造のそれぞれは、適宜変更され得る。例えば、メモリピラーＭＰの半導体層４１とソース線ＳＬとの間は、メモリピラーＭＰの側面を介して接続されてもよい。メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造を有していてもよい。メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造を有していてもよい。各コンタクトは、Ｚ方向に連結された複数のコンタクトによって接続されてもよい。複数のコンタクトの連結部分には、導電体層が挿入されてもよい。メモリデバイス１が備える配線層やコンタクトの数は、適宜変更され得る。

上記実施形態で説明に使用された図面では、メモリピラーＭＰがＺ方向において同一径を有している場合を例示したが、これに限定されない。メモリピラーＭＰは、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。同様に、スリットＳＬＴ及びＳＨＥのそれぞれが、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。同様に、各コンタクトが、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。メモリピラーＭＰ並びにコンタクトＣＣ及びＣ３のそれぞれの断面構造は、円形であってもよいし、楕円形であってもよい。

第１実施形態では、第１ＣＭＯＳ層１００及び第２ＣＭＯＳ層２００の上方にメモリ層３００が設けられる場合について例示したが、メモリ層３００の上方に第１ＣＭＯＳ層１００及び第２ＣＭＯＳ層２００が設けられてもよい。この場合、例えば、第２ＣＭＯＳ層２００上に配線層４００（パッドＰＤ）が設けられる。第１実施形態に係るメモリデバイス１が、複数のメモリ層３００を備えていてもよい。第６実施形態に係るメモリデバイス１ｃが、３つ以上のＣＭＯＳ層と、３つ以上のメモリ層とを備えていてもよい。第６実施形態において、１つのメモリ層３００に、１つ又は３つ以上のメモリセルアレイ１０が配置されてもよい。第６実施形態では、関連付けられたメモリ層に含まれたメモリセルアレイ１０の数に応じて、ＣＭＯＳ層内のロウデコーダモジュール１６及びセンスアンプモジュール１７の組の数が変更され得る。

本明細書において“接続”は、電気的に接続されていることを示し、例えば、間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。“テーパー形状”は、基準とされる基板から離れるにつれて細くなる形状のことを示している。“逆テーパー形状”は、基準とされる基板から離れるにつれて太くなる形状のことを示している。“柱状”は、メモリデバイス１の製造工程において形成されたホール内に設けられた構造体であることを示している。“径”は、基板の表面と平行な断面における、ホール等の内径のことを示している。“幅”は、例えば、Ｘ方向又はＹ方向における構成要素の幅のことを示している。“半導体層”は、“導電体層”と呼ばれてもよい。

本明細書において“領域”は、基準とされる基板によって含まれる構成と見なされてもよい。例えば、第１基板Ｗ１がメモリ領域ＭＲと引出領域ＨＲとを含むと規定された場合、メモリ領域ＭＲと引出領域ＨＲとは、第１基板Ｗ１の上方の異なる領域にそれぞれ関連付けられる。“高さ”は、例えば計測対象の構成と第１基板Ｗ１とのＺ方向の間隔に対応している。“高さ”の基準としては、第１基板Ｗ１以外の構成が使用されてもよい。“平面位置”は、平面レイアウトにおける構成要素の位置を示している。“上面（平面）視”は、例えば、第２基板Ｗ２側から第１基板Ｗ１を見ることに対応する。

［８］第７実施形態
第７実施形態では、上記実施形態で説明されたメモリデバイス１、１ａ、１ｂ及び１ｃが、２種類のシリコンウエハを利用して形成される。以下に、第７実施形態の詳細について説明する。

［８－１］構成
第７実施形態は、２種類のシリコンウエハとして、それぞれ“第１のシリコンウエハＷＡＦ１”、及び“第２のシリコンウエハＷＡＦ２”を使用し得る。第１のシリコンウエハＷＡＦ１及び第２のシリコンウエハＷＡＦ２のそれぞれは、単結晶のシリコンウエハである。なお、本明細書において、“ノッチ”は、シリコンウエハの結晶方位に対応付けて設けられる部分であり、半導体製造装置が基板を保持する向きの基準として使用される。例えば、フォトリソグラフィ処理において、露光装置は、ノッチを基準として露光位置を決定する。なお、半導体製造装置がシリコンウエハを保持する向きの基準としては、オリエンテーションフラットなど、その他の構造が使用されてもよい。“シリコンウエハ”は、“シリコン基板”若しくは“基板”と呼ばれてもよい。また、本明細書において、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれのチャネルの延伸方向は、Ｘ方向又はＹ方向と平行に設けられるものとする。

図５３は、メモリデバイス１、１ａ、１ｂ及び１ｃの形成で使用される第１のシリコンウエハＷＡＦ１の構成の一例を示す平面図である。図５３に示すように、第１のシリコンウエハＷＡＦ１が切り出された面のミラー指数は、（１００）である。言い換えると、第１のシリコンウエハＷＡＦ１の面方位は、（１００）である。第１のシリコンウエハＷＡＦ１において、Ｘ方向及びＹ方向のそれぞれに対応付けられた結晶方位のミラー指数は、＜１１０＞である。言い換えると、第１のシリコンウエハＷＡＦ１において、トランジスタのチャネルの延伸方向に対応する結晶方位のミラー指数は、＜１１０＞である。第１のシリコンウエハＷＡＦ１は、＜１１０＞に対応付けて配置されたノッチを有している。第１のシリコンウエハＷＡＦ１は、“０度ノッチウエハ”と呼ばれてもよい。

図５４は、メモリデバイス１、１ａ、１ｂ及び１ｃの形成で使用される第２のシリコンウエハＷＡＦ２の構成の一例を示す平面図である。図５４に示すように、第２のシリコンウエハＷＡＦ２が切り出された面のミラー指数は、第１のシリコンウエハＷＡＦ１と同様に、（１００）である。そして、第２のシリコンウエハＷＡＦ２において、Ｘ方向及びＹ方向のそれぞれに対応付けられた結晶方位のミラー指数は、＜１００＞である。言い換えると、第２のシリコンウエハＷＡＦ２において、トランジスタのチャネルの延伸方向に対応する結晶方位のミラー指数は、＜１００＞である。第２のシリコンウエハＷＡＦ２は、＜１００＞に対応付けて配置されたノッチを有している。第２のシリコンウエハＷＡＦ２は、第１のシリコンウエハＷＡＦ１を基準として４５度回転した部分にノッチが配置された構成を有することから、“４５度ノッチウエハ”と呼ばれてもよい。

第１のシリコンウエハＷＡＦ１のヤング率は、例えば、１７０ＧＰａである。一方で、第２のシリコンウエハＷＡＦ２のヤング率は、例えば、１３０ＧＰａである。このように、第２のシリコンウエハＷＡＦ２のヤング率は、第１のシリコンウエハＷＡＦ１のヤング率よりも小さい。すなわち、第１のシリコンウエハＷＡＦ１と第２のシリコンウエハＷＡＦ２とのそれぞれの上に同様の構造が形成された場合、第２のシリコンウエハＷＡＦ２の反り量は、第１のシリコンウエハＷＡＦ１よりも大きくなり得る。

上記実施形態のメモリデバイス１では、基板（例えば、第１基板Ｗ１、第２基板Ｗ２、第３基板Ｗ３、及び第４基板Ｗ４）毎に、結晶方位が同じシリコンウエハが使用される。そして、上記実施形態のメモリデバイス１では、ＣＭＯＳ回路の形成に使用される基板の少なくとも一つに、第２のシリコンウエハＷＡＦ２が使用される。具体的には、例えば、第１基板Ｗ１として、第１のシリコンウエハＷＡＦ１が使用され、第２基板Ｗ２として、第２のシリコンウエハＷＡＦ２が使用される。第３基板Ｗ３としては、第１のシリコンウエハＷＡＦ１及び第２のシリコンウエハＷＡＦ２のいずれが使用されてもよい。第４基板Ｗ４としては、第１のシリコンウエハＷＡＦ１及び第２のシリコンウエハＷＡＦ２のいずれが使用されてもよい。

［８－２］製造方法
図５５は、第７実施形態に係るメモリデバイス１の製造方法の一例を示す概略図である。図５５の（Ａ）～（Ｄ）は、メモリデバイス１の製造工程において半導体基板が接合及び薄膜化される工程に対応し、ＣＭＯＳ層及びメモリ層の図示を省略して示している。

図５５の（Ａ）に示すように、第１基板Ｗ１のノッチの位置と第２基板Ｗ２のノッチの位置とが合うように第１基板Ｗ１及び第２基板Ｗ２が接合され、第１接合基板ＢＷ１が形成される。この工程は、例えば、図１４のＳ１２の処理に対応する。本例では、第１基板Ｗ１として第１のシリコンウエハＷＡＦ１が使用され、第２基板Ｗ２として第２のシリコンウエハＷＡＦ２が使用されている。

次に、図５５の（Ｂ）に示すように、第２基板Ｗ２が薄膜化される。この工程は、例えば、図１４のＳ１３の処理に対応する。これにより、第２基板Ｗ２が、第１基板Ｗ１よりも薄くなる。

次に、図５５の（Ｃ）に示すように、第１接合基板ＢＷ１のノッチの位置と第３基板Ｗ３のノッチの位置とが合うように第１接合基板ＢＷ１及び第３基板Ｗ３が接合され、第２接合基板ＢＷ２が形成される。この工程は、例えば、図１４のＳ１５の処理に対応する。本例では、第３基板Ｗ３として第１のシリコンウエハＷＡＦ１が使用されている。

次に、図５５の（Ｄ）に示すように、第３基板Ｗ３が薄膜化される。この工程は、例えば、図１４のＳ１６の処理に対応する。これにより、第３基板Ｗ３が、第１基板Ｗ１よりも薄くなる。

その後、後工程によって、第１基板Ｗ１は薄膜化され得る。また、メモリデバイス１の最下層に位置する第１基板Ｗ１は、メモリデバイス１の強度を確保するために、その他の基板よりも厚く残される。

なお、以上の説明では、第１実施形態に係るメモリデバイス１が複数種類のシリコンウエハにより構成される場合について例示したが、これに限定されない。第２～第６実施形態の第１基板Ｗ１及び第２基板Ｗ２においても、第１実施形態と同様に、複数種類のシリコンウエハにより構成され得る。

［８－３］第７実施形態の効果
メモリデバイスの性能向上のために、ＣＭＯＳ回路の特性が向上することが望まれている。例えば、４５度ノッチウエハに形成されたＰＭＯＳトランジスタの駆動電流は、チャネルに平行な方向と垂直な方向との２方向からの歪みの影響によって、０度ノッチウエハに形成されたＰＭＯＳトランジスタよりも増大する。すなわち、ＰＭＯＳトランジスタの性能は、０度ノッチウエハに形成された場合よりも、４５度ノッチウエハに形成された場合の方が向上し得る。このため、ＰＭＯＳトランジスタを含むＣＭＯＳ回路が設けられる基板としては、４５度ノッチウエハが使用されることが好ましい。

しかしながら、４５度ノッチウエハは０度ノッチウエハよりもヤング率が小さいため、半導体製造工程におけるウエハの反り量の制御や流品が困難になり得る。例えば、４５度ノッチウエハが採用された場合、ウエハの反り量のＸＹ差が大きくなる。これにより、半導体製造装置による処理が不可能となる、すなわち流品不可能となるおそれがある。

そこで、第７実施形態では、ＣＭＯＳ回路が形成された複数の基板を有するメモリデバイス１において、ＣＭＯＳ回路が形成される複数の基板のうち少なくとも１つに、４５度ノッチウエハを使用する。例えば、第７実施形態は、第１基板Ｗ１として０度ノッチウエハを使用し、第２基板Ｗ２として４５度ノッチウエハを使用する。この場合、４５度ノッチウエハは、例えば、図１４のＳ１３の処理によって薄膜化され、０度ノッチウエハよりも薄くなる。すなわち、メモリデバイス１の全体において、４５度ノッチウエハよりもヤング率の高い０度ノッチウエハの割合が高くなる。

これにより、４５度ノッチウエハを起因とした反りが０度ノッチウエハによって抑制され、メモリデバイス１の全体の反り量が抑制され得る。その結果、第７実施形態が適用されたメモリデバイス１、１ａ、１ｂ及び１ｃは、ウエハの反り特性を改善させることができ、流品可能とすることができる。また、第７実施形態が適用されたメモリデバイス１、１ａ、１ｂ及び１ｃは、ＰＭＯＳトランジスタを４５度ノッチウエハに配置することによって、ＰＭＯＳトランジスタの性能を向上させることができる。従って、第７実施形態は、ウエハの反り特性の改善と、ＣＭＯＳ回路の特性の向上とを両立させることができる。

なお、４５度ノッチウエハにＮＭＯＳトランジスタが配置されてもよい。４５度ノッチウエハには、少なくとも高速に動作することが望ましいＰＭＯＳトランジスタ（低耐圧なＰＭＯＳトランジスタ）が配置されていればよい。メモリデバイス１が備えるＣＭＯＳ回路では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとのそれぞれが占める面積の比率が異なる場合がある。例えば、ＮＭＯＳトランジスタが占める面積は、ＰＭＯＳトランジスタが占める面積よりも大きい。この場合、４５度ノッチウエハにＰＭＯＳトランジスタを用いた回路とＮＭＯＳトランジスタを用いた回路の一部とを配置し、ＮＭＯＳトランジスタを用いた残り回路を０度ノッチウエハに配置することが考えられる。これにより、第１基板Ｗ１におけるＣＭＯＳ回路の面積と、第２基板Ｗ２におけるＣＭＯＳ回路の面積とを略同じに設計することができ、メモリデバイス１のチップサイズを抑制することができる。

また、第７実施形態と第４実施形態の第７構成例とが組み合わされた場合、４５度ノッチウエハにＬＶトランジスタが配置され、０度ノッチウエハにＨＶトランジスタが配置される。これにより、第７実施形態と第４実施形態の第７構成例との組み合わせは、ＬＶトランジスタとＨＶトランジスタとのそれぞれに要求される性能をより簡易に最適化することができる。また、ＬＶトランジスタが形成される基板とＨＶトランジスタが形成される基板とが分けられることによって、ＬＶトランジスタにおけるコンタクトＣＳ起因の寄生容量が削減され得る。その結果、第７実施形態と第４実施形態の第７構成例との組み合わせは、メモリデバイス１の動作性能を向上させることができる。

第７実施形態では、第１基板Ｗ１として第１のシリコンウエハＷＡＦ１が使用され、第２基板Ｗ２として第２のシリコンウエハＷＡＦ２が使用される場合について説明したが、これに限定されない。メモリデバイス１の製造工程において反り量が問題にならないのであれば、第１基板Ｗ１及び第２基板Ｗ２の両方に第２のシリコンウエハＷＡＦ２が使用されてもよい。また、第１基板Ｗ１として第２のシリコンウエハＷＡＦ２が使用され、第２基板Ｗ２として第１のシリコンウエハＷＡＦ１が使用されてもよい。メモリデバイス１、１ａ、１ｂ及び１ｃのそれぞれは、ＰＭＯＳトランジスタを含むＣＭＯＳ回路が第２のシリコンウエハＷＡＦ２に配置された構成を有することにより、ＰＭＯＳトランジスタの性能を向上させることができ、メモリデバイスの性能を向上させることができる。

本明細書において、基板（ウエハ）の反り量は、例えば、ウエハの外周部の高さとウエハの中心部の高さとの差によって表現される。ウエハの反り量の単位としては、例えば、マイクロメートル（μｍ）が使用される。ウエハの反り量は、ウエハ中心の高さの測定結果に基づき、３点基準平面からの符号付距離によって表現されてもよい。ウエハの反り量は、例えば、３点基準平面より上の場合はプラス、下の場合はマイナスに設定される。ウエハの反り量は、例えば、レーザ変位計、共焦点式変位計、静電容量式、ヘテロダイン干渉計、フィゾー干渉計などを用いてウエハの各座標の高さを計測することにより、ウエハ形状(反り)を算出することによって、計測され得る。

本明細書において、“高耐圧なＰＭＯＳトランジスタ”、すなわち“Ｐ型のＨＶトランジスタ”は、例えば、ゲート酸化膜が２０ｎｍ以上であり、ゲート脇のソース/ドレイン領域にＰ型キャリアが打ち込まれ、ゲート下のチャネル領域にＮ型キャリアが打ち込まれ、ゲートに電圧を印可してりチャネル領域が反転することで電流を得るトランジスタのことを示している。“低耐圧なＰＭＯＳトランジスタ”、すなわち“Ｐ型のＬＶトランジスタ”は、閾値電圧が高耐圧なＰＭＯＳトランジスタよりも低く、例えば、ゲート酸化膜が１０ｎｍ以下であり、ゲート脇のソース/ドレイン領域にＰ型キャリアが打ち込まれ、ゲート下のチャネル領域にＮ型キャリアが打ち込まれ、ゲートに電圧を印可してチャネル領域が反転することで電流を得るトランジスタのことを示している。“高耐圧なＮＭＯＳトランジスタ”、すなわち“Ｎ型のＨＶトランジスタ”は、例えば、ゲート酸化膜が２０ｎｍ以上であり、ゲート脇のソース/ドレイン領域にＮ型キャリアが打ち込まれ、ゲート下のチャネル領域にＰ型キャリアが打ち込まれ、ゲートに電圧を印可してチャネル領域が反転することで電流を得るトランジスタのことを示している。“低耐圧なＮＭＯＳトランジスタ”、すなわち“Ｎ型のＬＶトランジスタ”は、閾値電圧が高耐圧なＮＭＯＳトランジスタよりも低く、例えば、ゲート酸化膜が１０ｎｍ以下であり、ゲート脇のソース/ドレイン領域にＮ型キャリアが打ち込まれ、ゲート下のチャネル領域にＰ型キャリアが打ち込まれ、ゲートに電圧を印可してチャネル領域が反転することで電流を得るトランジスタのことを示している。

なお、上記各実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下に限られるものではない。

（付記１）
第１ＣＭＯＳ回路が形成された第１シリコン基板と、
上記第１シリコン基板の上方に設けられ、第２ＣＭＯＳ回路が形成された第２シリコン基板と、
上記第２シリコン基板の上方に設けられ、上記第１ＣＭＯＳ回路及び上記第２ＣＭＯＳ回路に接続され、上記第１シリコン基板及び上記第２シリコン基板の積層方向に並んだ複数のメモリセルを有する第１メモリセルアレイと、を備え、
上記第１シリコン基板及び上記第２シリコン基板からなる群は、面方位が（１００）であり且つＰＭＯＳトランジスタが設けられた第３シリコン基板を含み、
上記ＰＭＯＳトランジスタのチャネルの延伸方向は、上記第３シリコン基板の結晶方位＜１００＞と平行に設けられる、
メモリデバイス。

（付記２）
上記第１シリコン基板及び上記第２シリコン基板からなる群は、面方位が（１００）であり且つＮＭＯＳトランジスタが設けられた第４シリコン基板を含み、
上記ＮＭＯＳトランジスタのチャネルの延伸方向は、上記第４シリコン基板の結晶方位＜１１０＞と平行に設けられる、
付記１に記載のメモリデバイス。

（付記３）
上記第４シリコン基板は、上記第１シリコン基板に対応し、
上記第３シリコン基板は、上記第２シリコン基板に対応する、
付記２に記載のメモリデバイス。

（付記４）
上記ＰＭＯＳトランジスタは、低耐圧なＰＭＯＳトランジスタである、
付記２に記載のメモリデバイス。

（付記５）
上記ＮＭＯＳトランジスタは、高耐圧なＮＭＯＳトランジスタである、
付記４に記載のメモリデバイス。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリデバイス、２…メモリコントローラ、１０…メモリセルアレイ、１１…入出力回路、１２…ロジックコントローラ、１３…レジスタ回路、１４…シーケンサ、１５…ドライバ回路、１６…ロウデコーダモジュール、１７…センスアンプモジュール、２０～２９…導電体層、３０～３５…絶縁体層、４０…コア部材、４１…半導体層、４２…積層膜、４３…トンネル絶縁膜、４４…絶縁膜、４５…ブロック絶縁膜、５０，５１…絶縁体層、５２～５４…導電体層、５５，５６，６０，６１…絶縁体層、６２～６５…導電体層、６６…絶縁体層、７０…絶縁体層、７１～７６…導電体層、１００…第１ＣＭＯＳ層、１６１、１６２、１７１、１７２…素子グループ、２００…第２ＣＭＯＳ層、３００…メモリ層、４００…配線層、ＡＡ…アクティブ領域、Ｂ１～Ｂ５…接合層、Ｄ０～Ｄ５，Ｍ０…配線層、ＢＬ…ビット線、ＷＬ…ワード線、ＢＬＫ…ブロック、ＢＷ…接合基板、Ｃ０～Ｃ３，Ｃ５～Ｃ８，ＣＳ０～ＣＳ２…コンタクト、ＣＧ…信号線、ＣＭ…ＣＭＯＳ回路部、ＧＣ１～ＧＣ４…導電体層、ＨＲ…引出領域、ＩＯＲ…入出力領域、ＸＲ…転送領域、ＩＶ…インバータ、ＭＴ…メモリセルトランジスタ、ＲＤ…ロウデコーダ、ＲＥＧ１，ＲＥＧ２…抵抗素子、ＳＡＵ…センスアンプユニット、ＳＧＤ…選択ゲート線、ＳＧＤＤ…信号線、ＳＴ１，ＳＴ２…選択トランジスタ、ＳＵ…ストリングユニット、Ｔ０～Ｔ８，Ｔ１０，Ｔ１１…トランジスタ、ＴＲ０～ＴＲ１９…トランジスタ、Ｖ０，Ｖ１…コンタクト。

Claims (20)

1. 第１ＣＭＯＳ回路が形成された第１シリコン基板と、
   前記第１シリコン基板の上方に設けられ、第２ＣＭＯＳ回路が形成された第２シリコン基板と、
   前記第２シリコン基板の上方に設けられ、前記第１ＣＭＯＳ回路及び前記第２ＣＭＯＳ回路に接続され、前記第１シリコン基板及び前記第２シリコン基板の積層方向に並んだ複数のメモリセルを有する第１メモリセルアレイと、を備える、
   メモリデバイス。
2. 前記第１ＣＭＯＳ回路と前記第２ＣＭＯＳ回路との間、又は前記第１ＣＭＯＳ回路と前記第１メモリセルアレイとの間を接続する貫通ビアをさらに備える、
   請求項１に記載のメモリデバイス。
3. 前記第１シリコン基板と前記第２シリコン基板との間の第１接合層と、
   前記第１接合層に含まれた第１接合金属と、
   前記第１接合層と前記第２シリコン基板との間に設けられ、前記第１接合金属を介して接続された前記第１ＣＭＯＳ回路の配線と、をさらに備える、
   請求項２に記載のメモリデバイス。
4. 前記第１シリコン基板と前記第２シリコン基板との間の第１接合層と、
   前記第１接合層と前記第１シリコン基板との間に設けられた前記第１ＣＭＯＳ回路の配線と、
   前記第１接合層に含まれた第１接合金属と、をさらに備え、
   前記配線は、前記第１接合金属と前記貫通ビアとを介して、前記第２ＣＭＯＳ回路又は前記第１メモリセルアレイと接続される、
   請求項２に記載のメモリデバイス。
5. 前記第２シリコン基板と前記第１メモリセルアレイとの間の第２接合層と、
   前記第２接合層に含まれた第２接合金属と、をさらに備え、
   前記第１メモリセルアレイは、前記第２接合金属を介して、前記第１ＣＭＯＳ回路又は前記第２ＣＭＯＳ回路に接続される、
   請求項２に記載のメモリデバイス。
6. 前記第２接合金属は、逆テーパー形状に設けられた第１部分と、テーパー形状に設けられた、前記第１部分上の第２部分と、を有する、
   請求項５に記載のメモリデバイス。
7. 第１グループと第２グループとに分類される複数のロウデコーダをさらに備え、
   前記第１メモリセルアレイは、前記複数のロウデコーダにそれぞれ接続された複数のブロックを有し、
   前記第１グループのロウデコーダは、前記第１ＣＭＯＳ回路に含まれ、
   前記第２グループのロウデコーダは、前記第２ＣＭＯＳ回路に含まれる、
   請求項１に記載のメモリデバイス。
8. 複数のロウデコーダをさらに備え、
   前記第１メモリセルアレイは、前記複数のロウデコーダにそれぞれ接続された複数のブロックを有し、
   前記複数のロウデコーダのそれぞれに含まれた複数の素子は、第１素子グループと第２素子グループとに分類され、
   前記第１素子グループは、前記第１ＣＭＯＳ回路に含まれ、
   前記第２素子グループは、前記第２ＣＭＯＳ回路に含まれる、
   請求項１に記載のメモリデバイス。
9. 第１グループと第２グループとに分類される複数のセンスアンプをさらに備え、
   前記第１メモリセルアレイは、前記複数のセンスアンプにそれぞれ接続された複数のビット線を有し、
   前記第１グループのセンスアンプは、前記第１ＣＭＯＳ回路に含まれ、
   前記第２グループのセンスアンプは、前記第２ＣＭＯＳ回路に含まれる、
   請求項１に記載のメモリデバイス。
10. 複数のセンスアンプをさらに備え、
    前記第１メモリセルアレイは、前記複数のセンスアンプにそれぞれ接続された複数のビット線を有し、
    前記複数のセンスアンプのそれぞれに含まれた複数の素子は、第３素子グループと第４素子グループとに分類され、
    前記第３素子グループは、前記第１ＣＭＯＳ回路に含まれ、
    前記第４素子グループは、前記第２ＣＭＯＳ回路に含まれる、
    請求項１に記載のメモリデバイス。
11. 複数のロウデコーダと、
    複数のセンスアンプとをさらに備え、
    前記第１メモリセルアレイは、前記複数のロウデコーダにそれぞれ接続された複数のワード線と、前記複数のセンスアンプにそれぞれ接続された複数のビット線とを有し、
    前記複数のロウデコーダは、前記第１ＣＭＯＳ回路及び前記第２ＣＭＯＳ回路の一方に含まれ、
    前記複数のセンスアンプは、前記第１ＣＭＯＳ回路及び前記第２ＣＭＯＳ回路の他方に含まれる、
    請求項１に記載のメモリデバイス。
12. 前記第１ＣＭＯＳ回路及び前記第２ＣＭＯＳ回路の一方は、低耐圧トランジスタにより構成され、
    前記第１ＣＭＯＳ回路及び前記第２ＣＭＯＳ回路の他方は、前記低耐圧トランジスタよりも高耐圧な高耐圧トランジスタにより構成される、
    請求項１に記載のメモリデバイス。
13. 複数のロウデコーダと、
    複数のセンスアンプとをさらに備え、
    前記第１メモリセルアレイは、前記複数のロウデコーダにそれぞれ接続された複数のワード線と、前記複数のセンスアンプにそれぞれ接続された複数のビット線とを有し、
    前記複数のロウデコーダは、前記第１ＣＭＯＳ回路及び前記第２ＣＭＯＳ回路の一方に含まれ、
    前記複数のセンスアンプは、前記第１ＣＭＯＳ回路及び前記第２ＣＭＯＳ回路の他方に含まれ、
    前記第１ＣＭＯＳ回路及び前記第２ＣＭＯＳ回路の前記一方は、前記複数のセンスアンプと前記複数のビット線との間に接続される複数の第１高耐圧トランジスタを、含む、
    請求項１２に記載のメモリデバイス。
14. 前記第１ＣＭＯＳ回路に含まれた前記低耐圧トランジスタと、
    前記第２ＣＭＯＳ回路に含まれた前記高耐圧トランジスタとは、ゲート電極の積層構造が異なる、
    請求項１２に記載のメモリデバイス。
15. 前記低耐圧トランジスタのゲート電極は、ニッケルプラチナシリサイドを含み、
    前記高耐圧トランジスタのゲート電極は、タングステンシリサイド、又はタングステンナイトライドを含む、
    請求項１４に記載のメモリデバイス。
16. 前記第１シリコン基板は、第１のピッチで形成された第１アクティブ領域を含み、
    前記第２シリコン基板は、前記第１のピッチと異なる第２のピッチで形成された第２アクティブ領域を含み、
    少なくとも１つの第１アクティブ領域と、少なくとも１つの第２アクティブ領域とが直列に接続された抵抗素子を備える、
    請求項１に記載のメモリデバイス。
17. 前記第１ＣＭＯＳ回路は、第１ゲート幅を有する複数の第１ゲート電極を含み、
    前記第２ＣＭＯＳ回路は、前記第１ゲート幅と異なる第２ゲート幅を有する複数の第２ゲート電極を含み、
    少なくとも１つの第１ゲート電極と、少なくとも１つの第２ゲート電極とが直列に接続された抵抗素子を備える、
    請求項１に記載のメモリデバイス。
18. 前記第１ＣＭＯＳ回路が形成された層に含まれ、並行に配置された第１導電体及び第２導電体と、
    前記第２ＣＭＯＳ回路が形成された層に含まれ、並行に配置された第３導電体及び第４導電体と、をさらに備え、
    前記第１導電体と前記第３導電体とが第１貫通ビアを介して接続され、前記第２導電体と前記第４導電体とが第２貫通ビアを介して接続され、
    前記第１導電体及び前記第３導電体とが容量素子の一方電極として機能し、
    前記第２導電体及び前記第４導電体とが前記容量素子の他方電極として機能する、
    請求項１に記載のメモリデバイス。
19. 前記第１メモリセルアレイの上方に設けられた第２メモリセルアレイをさらに備え、
    前記第２ＣＭＯＳ回路は、前記第１メモリセルアレイの制御に使用され、
    前記第１ＣＭＯＳ回路は、前記第２メモリセルアレイの制御に使用される、
    請求項１に記載のメモリデバイス。
20. 前記第１メモリセルアレイの上方に設けられた第２メモリセルアレイをさらに備え、
    前記第１ＣＭＯＳ回路は、前記第１メモリセルアレイの制御に使用され、
    前記第２ＣＭＯＳ回路は、前記第２メモリセルアレイの制御に使用される、
    請求項１に記載のメモリデバイス。