CN117292724A - 存储器设备 - Google Patents

Abstract

一种存储器设备。实施方式的存储器设备(1)包含第一硅基板(W1)、第二硅基板(W2)、以及存储单元阵列(300)。在第一硅基板(W1)形成第一CMOS电路(100)。第二硅基板(W2)设于第一硅基板(W1)的上方。在第二硅基板(W2)形成第二CMOS电路(200)。存储单元阵列(300)设于第二硅基板(W2)的上方。存储单元阵列(300)连接于第一CMOS电路(100)以及第二CMOS电路(100)，并具有在第一硅基板(W1)以及第二硅基板(W2)的层叠方向上排列的多个存储单元。

Description

存储器设备

相关申请的引用

本申请以2021年06月23日申请的在先日本专利申请第2022-100918号以及2022年12月12日申请的在先日本专利申请第2022-198049号的优先权的利益为基础，并要求该优先权的利益，其内容整体通过引用包含于本文。

技术领域

实施方式涉及存储器设备。

背景技术

已知有能够非易失性地存储数据的NAND型闪存。

发明内容

一个实施方式抑制存储器设备的制造成本。

实施方式的存储器设备包含第一硅基板、第二硅基板、以及存储单元阵列。在第一硅基板形成第一CMOS电路。第二硅基板设于第一硅基板的上方。在第二硅基板形成第二CMOS电路。存储单元阵列设于第二硅基板的上方。存储单元阵列连接于第一CMOS电路以及第二CMOS电路，并具有在第一硅基板以及第二硅基板的层叠方向上排列的多个存储单元。

存储器设备还具备硅穿孔，该硅穿孔将所述第一CMOS电路与所述第二CMOS电路之间连接，或者将所述第一CMOS电路与所述第一存储单元阵列之间连接。

存储器设备还具备：所述第一硅基板与所述第二硅基板之间的第一接合层；包含于所述第一接合层的第一接合金属；以及被设置于所述第一接合层与所述第二硅基板之间且经由所述第一接合金属而连接的所述第一CMOS电路的布线。

存储器设备还具备：所述第一硅基板与所述第二硅基板之间的第一接合层；被设置于所述第一接合层与所述第一硅基板之间的所述第一CMOS电路的布线；以及包含于所述第一接合层的第一接合金属，所述布线经由所述第一接合金属以及所述硅穿孔与所述第二CMOS电路或者所述第一存储单元阵列连接。

存储器设备还具备：所述第二硅基板与所述第一存储单元阵列之间的第二接合层；以及包含于所述第二接合层的第二接合金属，所述第一存储单元阵列经由所述第二接合金属与所述第一CMOS电路或者所述第二CMOS电路连接。

存储器设备中，所述第二接合金属具有被设置成倒锥形状的第一部分、以及所述第一部分上的被设置成锥形状的第二部分。

存储器设备还具备分类为第一组及第二组的多个行解码器，所述第一存储单元阵列具有与所述多个行解码器分别连接的多个数据块，所述第一组的行解码器包含于所述第一CMOS电路，所述第二组的行解码器包含于所述第二CMOS电路。

存储器设备还具备多个行解码器，所述第一存储单元阵列具有与所述多个行解码器分别连接的多个数据块，所述多个行解码器分别所包含的多个元件被分类为第一元件组及第二元件组，所述第一元件组包含于所述第一CMOS电路，所述第二元件组包含于所述第二CMOS电路。

存储器设备还具备分类为第一组及第二组的多个读出放大器，所述第一存储单元阵列具有与所述多个读出放大器分别连接的多个位线，所述第一组的读出放大器包含于所述第一CMOS电路，所述第二组的读出放大器包含于所述第二CMOS电路。

存储器设备还具备多个读出放大器，所述第一存储单元阵列具有与所述多个读出放大器分别连接的多个位线，所述多个读出放大器分别所包含的多个元件被分类为第三元件组及第四元件组，所述第三元件组包含于所述第一CMOS电路，所述第四元件组包含于所述第二CMOS电路。

存储器设备还具备多个行解码器以及多个读出放大器，所述第一存储单元阵列具有与所述多个行解码器分别连接的多个字线以及与所述多个读出放大器分别连接的多个位线，所述多个行解码器包含于所述第一CMOS电路以及所述第二CMOS电路中的一方，所述多个读出放大器包含于所述第一CMOS电路以及所述第二CMOS电路中的另一方。

存储器设备中，所述第一CMOS电路以及所述第二CMOS电路中的一方由低耐压晶体管构成，所述第一CMOS电路以及所述第二CMOS电路中的另一方由与所述低耐压晶体管相比高耐压的高耐压晶体管构成。

存储器设备还具备多个行解码器以及多个读出放大器，所述第一存储单元阵列具有与所述多个行解码器分别连接的多个字线以及与所述多个读出放大器分别连接的多个位线，所述多个行解码器包含于所述第一CMOS电路以及所述第二CMOS电路中的一方，所述多个读出放大器包含于所述第一CMOS电路以及所述第二CMOS电路中的另一方，所述第一CMOS电路以及所述第二CMOS电路中的所述一方包含连接于所述多个读出放大器与所述多个位线之间的多个第一高耐压晶体管。

存储器设备中，包含于所述第一CMOS电路的所述低耐压晶体管的栅极电极的层叠构造与包含于所述第二CMOS电路的所述高耐压晶体管的栅极电极的层叠构造不同。

存储器设备中，所述低耐压晶体管的栅极电极包含镍铂硅化物，所述高耐压晶体管的栅极电极包含硅化钨或者氮化钨。

存储器设备中，所述第一硅基板包含以第一间距形成的第一有源区域，所述第二硅基板包含以与所述第一间距不同的第二间距形成的第二有源区域，所述存储器设备具备串联连接有至少一个第一有源区域以及至少一个第二有源区域的电阻元件。

存储器设备中，所述第一CMOS电路包含具有第一栅极宽度的多个第一栅极电极，所述第二CMOS电路包含具有与所述第一栅极宽度不同的第二栅极宽度的多个第二栅极电极，所述存储器设备具备串联连接有至少一个第一栅极电极以及至少一个第二栅极电极的电阻元件。

存储器设备还具备：包含于形成有所述第一CMOS电路的层并且并行地配置的第一导电体以及第二导电体；以及包含于形成有所述第二CMOS电路的层并且并行地配置的第三导电体以及第四导电体，所述第一导电体与所述第三导电体经由第一硅穿孔连接，所述第二导电体与所述第四导电体经由第二硅穿孔连接，所述第一导电体以及所述第三导电体作为电容元件的一方电极发挥功能，所述第二导电体以及所述第四导电体作为所述电容元件的另一方电极发挥功能。

存储器设备还具备被设置于所述第一存储单元阵列的上方的第二存储单元阵列，所述第二CMOS电路用于控制所述第一存储单元阵列，所述第一CMOS电路用于控制所述第二存储单元阵列。

存储器设备还具备被设置于所述第一存储单元阵列的上方的第二存储单元阵列，所述第一CMOS电路用于控制所述第一存储单元阵列，所述第二CMOS电路用于控制所述第二存储单元阵列。

根据上述构成，能够抑制存储器设备的制造成本。

附图说明

图1是表示具备第一实施方式的存储器设备的存储器系统的构成的一例的框图。

图2是表示第一实施方式的存储器设备所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第一实施方式的存储器设备所具备的行解码器模块的电路构成的一例的电路图。

图4是表示第一实施方式的存储器设备所具备的读出放大器模块的电路构成的一例的电路图。

图5是表示第一实施方式的存储器设备的外观的一例的立体图。

图6是表示第一实施方式的存储器设备所具备的接合面的平面布局的一例的示意图。

图7是表示第一实施方式的存储器设备所具备的存储层的平面布局的一例的俯视图。

图8是表示第一实施方式的存储器设备所具备的存储层的存储区域中的平面布局的一例的俯视图。

图9是表示第一实施方式的存储器设备所具备的存储层的存储区域中的剖面构造的一例、且沿着图8的IX-IX线的剖面图。

图10是表示第一实施方式的存储器设备所具备的存储层所含的存储柱的剖面构造的一例、且沿着图9的X-X线的剖面图。

图11是表示第一实施方式的存储器设备所具备的存储层的引出区域中的平面布局的一例的俯视图。

图12是表示第一实施方式的存储器设备所具备的存储层的引出区域中的剖面构造的一例的剖面图。

图13是表示第一实施方式的存储器设备的剖面构造的一例的剖面图。

图14是表示第一实施方式的存储器设备的制造方法的一例的流程图。

图15是表示第一实施方式的存储器设备的制造中途的剖面构造的一例的剖面图。

图16是表示第一实施方式的存储器设备的制造中途的剖面构造的一例的剖面图。

图17是表示第一实施方式的存储器设备的制造中途的剖面构造的一例的剖面图。

图18是表示第一实施方式的存储器设备的制造中途的剖面构造的一例的剖面图。

图19是表示第一实施方式的存储器设备的制造中途的剖面构造的一例的剖面图。

图20是表示第二实施方式的存储器设备的剖面构造的一例的剖面图。

图21是表示第二实施方式的存储器设备的制造方法的一例的流程图。

图22是表示第二实施方式的存储器设备的制造中途的剖面构造的一例的剖面图。

图23是表示第二实施方式的存储器设备的制造中途的剖面构造的一例的剖面图。

图24是表示第二实施方式的存储器设备的制造中途的剖面构造的一例的剖面图。

图25是表示第二实施方式的存储器设备的制造中途的剖面构造的一例的剖面图。

图26是表示第二实施方式的存储器设备的制造中途的剖面构造的一例的剖面图。

图27是表示第三实施方式的存储器设备的剖面构造的一例的剖面图。

图28是表示第三实施方式的存储器设备的制造方法的一例的流程图。

图29是表示第三实施方式的存储器设备的制造中途的剖面构造的一例的剖面图。

图30是表示第三实施方式的存储器设备的制造中途的剖面构造的一例的剖面图。

图31是表示第三实施方式的存储器设备的制造中途的剖面构造的一例的剖面图。

图32是表示第四实施方式的第一构成例的存储器设备的电路配置的一例的示意图。

图33是表示第四实施方式的第二构成例的存储器设备的电路配置的一例的示意图。

图34是表示第四实施方式的第三构成例的存储器设备的电路配置的一例的示意图。

图35是表示第四实施方式的第四构成例的存储器设备的电路配置的一例的示意图。

图36是表示第四实施方式的第五构成例的存储器设备的电路配置的一例的示意图。

图37是表示第四实施方式的第六构成例的存储器设备的电路配置的一例的示意图。

图38是表示第四实施方式的第七构成例的存储器设备的电路配置的一例的示意图。

图39是表示第四实施方式的第八构成例的存储器设备的电路配置的一例的示意图。

图40是表示通过应用第四实施方式得到的存储器设备的布局的变化的一例的概略图。

图41是表示通过应用第四实施方式的第七构成例得到的读出放大器模块的布局的变化的一例的概略图。

图42是表示组合第四实施方式的第七构成例以及第八构成例的情况下的存储器设备的布局的一例的概略图。

图43是表示第五实施方式的存储器设备所具备的第一CMOS层的平面布局的一例的俯视图。

图44是表示第五实施方式的存储器设备所具备的第二CMOS层的平面布局的一例的俯视图。

图45是表示第五实施方式的存储器设备的剖面构造的一例的剖面图。

图46是表示第六实施方式的存储器设备的外观的一例的立体图。

图47是表示第六实施方式的第一构成例的存储器设备的电路配置的一例的示意图。

图48是表示第六实施方式的第二构成例的存储器设备的电路配置的一例的示意图。

图49是表示通过应用第六实施方式得到的存储器设备的布局的一例的概略图。

图50是表示第一变形例的存储器设备的外观的一例的立体图。

图51是表示第二变形例的存储器设备的外观的一例的立体图。

图52是表示接合焊盘的接合部的详细的剖面构造的一例的剖面图。

图53是表示在第七实施方式的存储器设备1中使用的第一硅晶片的构成的俯视图。

图54是表示在第七实施方式的存储器设备1中使用的第二硅晶片的构成的俯视图。

图55是表示第七实施方式的存储器设备1的制造方法的一例的概略图。

具体实施方式

以下，参照附图对各实施方式进行说明。各实施方式例示出用于将本申请的技术思想具体化的装置、方法。附图为示意图或者概念图。各附图的尺寸、比率等并不一定与现实相同。构成的图示被适当省略。对俯视图附加的影线并不一定与构成要素的原材料、特性相关。在本说明书中，对于具有大致相同的功能以及构成的构成要素附加相同的附图标记。在参照附图标记中附加的数字、字符等由相同的参照附图标记来参照，且用于区分类似的要素彼此。

[1]第一实施方式

第一实施方式的存储器设备1具备存储单元、以及用于访问存储单元的CMOS电路。而且，存储器设备1具有在层叠的多个基板配置有CMOS电路的构造。以下，对第一实施方式的详细内容进行说明。

[1-1]存储器设备1的整体构成

图1是表示第一实施方式的存储器设备1的整体构成的一例的框图。如图1所示，存储器设备1由外部的存储器控制器2控制。存储器设备1例如为能够非易失性地存储数据的NAND型闪存。存储器设备1例如具备存储单元阵列10、输入输出电路11、逻辑控制器12、寄存器电路13、定序器14、驱动器电路15、行解码器模块16、以及读出放大器模块(SenseAmplifier Module)17。

存储单元阵列10是包含多个数据块BLK0～BLKn(“n”为1以上的整数)的存储电路。数据块BLK是多个存储单元的集合。数据块BLK例如对应于数据的擦除的单位。数据块BLK包含多个页。页对应于执行数据的读出以及写入的单位。虽然省略了图示，但在存储单元阵列10中设置有多个位线BL0～BLm(“m”为1以上的整数)、以及多个字线WL。各存储单元例如与一个位线BL以及一个字线WL相关联。对各数据块BLK分配数据块地址。对各位线BL分配列地址。对各字线WL分配页地址。

输入输出电路11是负责与存储器控制器2之间的输入输出信号的收发的接口电路。输入输出信号例如包括数据DAT、状态信息STS、地址信息ADD、命令CMD等。输入输出电路11能够分别在与读出放大器模块17以及与存储器控制器2之间输入输出数据DAT。输入输出电路11能够将从寄存器电路13传输来的状态信息STS向存储器控制器2输出。输入输出电路11能够分别将从存储器控制器2传输来的地址信息ADD以及命令CMD向寄存器电路13输出。

逻辑控制器12是基于从存储器控制器2输入的控制信号，分别控制输入输出电路11以及定序器14的电路。例如，逻辑控制器12控制定序器14，来启动(Enable)存储器设备1。逻辑控制器12向输入输出电路11通知输入输出电路11接收到的输入输出信号为命令CMD、地址信息ADD等。逻辑控制器12命令输入输出电路11将输入输出信号输入或者输出。

寄存器电路13是暂时存储状态信息STS、地址信息ADD、以及命令CMD的电路。状态信息STS基于定序器14的控制而被更新，并向输入输出电路11传输。地址信息ADD包含数据块地址、页地址、列地址等。命令CMD包含与存储器设备1的各种动作相关的命令。

定序器14是控制存储器设备1的整体的动作的控制器。定序器14基于在寄存器电路13中存储的命令CMD以及地址信息ADD，执行读出动作、写入动作、擦除动作等。

驱动器电路15是生成在读出动作、写入动作、擦除动作等中使用的电压的电路。驱动器电路15将生成的电压供给到行解码器模块16、读出放大器模块17等。

行解码器模块16是用于动作对象的数据块BLK的选择、向字线WL等布线传输电压的电路。行解码器模块16包含多个行解码器RD0～RDn。行解码器RD0～RDn分别与数据块BLK0～BLKn相关联。

读出放大器模块17是用于向各位线BL传输电压、读出数据的电路。读出放大器模块17包含多个读出放大器单元SAU0～SAUm。读出放大器单元SAU0～SAUm分别与多个位线BL0～BLm相关联。

另外，还可以是，存储器设备1以及存储器控制器2的组合构成一个半导体装置。作为这种半导体装置，例如可列举出SD^TM卡那样的存储卡、SSD(solid state drive：固态硬盘)等。存储单元阵列10、行解码器模块16、以及读出放大器模块17的组例如被称作“平面(plain)PL”。存储器设备1还可以具备多个平面(plane)PL。

[1-2]存储器设备1的电路构成

接下来，对第一实施方式的存储器设备1的电路构成进行说明。

[1-2-1]存储单元阵列10的电路构成

图2是表示第一实施方式的存储器设备1所具备的存储单元阵列10的电路构成的一例的电路图。图2示出了存储单元阵列10所含的多个数据块BLK中的一个数据块BLK。如图2所示，数据块BLK例如包含五个串单元SU0～SU4。选择栅极线SGD0～SGD4以及SGS、和字线WL0～WL7按照每个数据块BLK设置。位线BL0～BLm与源极线SL在多个数据块BLK中共用。

各串单元SU包含多个NAND串NS。多个NAND串NS分别与位线BL0～BLm相关联。即，各位线BL由在多个数据块BLK之间被分配了相同的列地址的NAND串NS共用。各NAND串NS连接于相关联的位线BL与源极线SL之间。各NAND串NS例如包含存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2。各存储单元晶体管MT是具有控制栅极以及电荷存储层的存储单元，非易失性地保持(存储)数据。选择晶体管ST1以及ST2分别用于串单元SU的选择。

在各NAND串NS中，选择晶体管ST1、存储单元晶体管MT7～MT0、以及选择晶体管ST2按照该顺序串联连接。具体而言，选择晶体管ST1的漏极以及源极分别连接于相关联的位线BL、以及存储单元晶体管MT7的漏极。选择晶体管ST2的漏极以及源极分别连接于存储单元晶体管MT0的源极、以及源极线SL。存储单元晶体管MT0～MT7在选择晶体管ST1以及ST2之间串联连接。

选择栅极线SGD0～SGD4分别与串单元SU0～SU4相关联。各选择栅极线SGD连接于相关联的串单元SU所含的多个选择晶体管ST1各自的栅极。选择栅极线SGS连接于相关联的数据块BLK所含的多个选择晶体管ST2各自的栅极。字线WL0～WL7分别连接于存储单元晶体管MT0～MT7各自的控制栅极。

在同一串单元SU内连接于共用的字线WL的多个存储单元晶体管MT的集合例如被称作“单元组CU”。例如各存储单元晶体管MT存储1位数据(Bit Data)的情况下的单元组CU的存储容量被定义为“1页数据”。单元组CU根据各存储单元晶体管MT存储的数据的位(Bit)数能够具有2页数据以上的存储容量。

另外，第一实施方式的存储器设备1所具备的存储单元阵列10的电路构成还可以是其他构成。例如，各数据块BLK所包含的串单元SU的数量、各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1与ST2各自的数量能够设计为任意的数量。

[1-2-2]行解码器模块16的电路构成

图3是表示第一实施方式的存储器设备1所具备的行解码器模块16的电路构成的一例的电路图。图3示出了行解码器模块16分别与驱动器电路15以及存储单元阵列10的连接关系、以及行解码器RD0的详细的电路构成。如图3所示，在各行解码器RD与驱动器电路15之间经由信号线CG0～CG7、SGDD0～SGDD4、SGSD、USGD、以及USGS连接。在各行解码器RD与相关联的数据块BLK之间经由字线WL0～WL7、以及选择栅极线SGS和SGD0～SGD4连接。

以下，关注行解码器RD0，对行解码器RD的各要素分别与驱动器电路15以及数据块BLK0的连接关系进行说明。另外，其他行解码器RD的构成除了相关联的数据块BLK不同之外，与行解码器RD0相同。行解码器RD0例如包含晶体管TR0～TR19、传输栅极线TG和bTG以及数据块解码器BD。

晶体管TR0～TR19分别为高耐压的N型的MOS晶体管(以下，也称作“HV(High-Voltage：高压)晶体管”)。晶体管TR0的漏极以及源极分别连接于信号线SGSD以及选择栅极线SGS。晶体管TR1～TR8各自的漏极分别连接于信号线CG0～CG7。晶体管TR1～TR8各自的源极分别连接于字线WL0～WL7。晶体管TR9～TR13各自的漏极分别连接于信号线SGDD0～SGDD4。晶体管TR9～TR13各自的源极分别连接于选择栅极线SGD0～SGD4。晶体管TR14的漏极以及源极分别连接于信号线USGS以及选择栅极线SGS。晶体管TR15～TR19各自的漏极连接于信号线USGD。晶体管TR15～TR19各自的源极分别连接于选择栅极线SGD0～SGD4。晶体管TR0～TR13各自的栅极连接于传输栅极线TG。晶体管TR14～TR19各自的栅极连接于传输栅极线bTG。

数据块解码器BD是具有对数据块地址进行解码的功能的电路。数据块解码器BD基于数据块地址的解码结果，分别对传输栅极线TG以及bTG施加规定的电压。具体而言，与被选择的数据块BLK对应的数据块解码器BD分别对传输栅极线TG以及bTG施加“H”电平以及“L”电平的电压。与非选择的数据块BLK对应的数据块解码器BD分别对传输栅极线TG以及bTG施加“L”电平以及“H”电平的电压。由此，信号线CG0～CG7的电压被分别传输至被选择的数据块BLK的字线WL0～WL7，信号线SGDD0～SGDD4以及SGSD的电压被分别传输至被选择的数据块BLK的选择栅极线SGD0～SGD4以及SGS，信号线USGD以及USGS被分别传输至非选择的数据块BLK的选择栅极线SGD以及SGS。

另外，行解码器模块16还可以是其他电路构成。例如，行解码器模块16包含的晶体管TR的个数能够根据设于各数据块BLK的布线的根数而变更。由于信号线CG在多个数据块BLK之间共用，因此还可以被称作“全局字线(Global Word Line)”。由于字线WL按照每个数据块设置，因此还可以被称作“本地字线”。由于信号线SGDD以及SGSD分别在多个数据块BLK之间共用，因此还可以被称作“全局传输栅极线”。由于选择栅极线SGD以及SGS分别按照每个数据块设置，因此还可以被称作“本地传输栅极线”。

[1-2-3]读出放大器模块17的电路构成

图4是表示第一实施方式的存储器设备1所具备的读出放大器模块17的电路构成的一例的电路图。图4提取示出一个读出放大器单元SAU的电路构成。如图4所示，读出放大器单元SAU例如包含读出放大部SA、位线连接部BLHU、锁存电路SDL、ADL、BDL、CDL和XDL、以及总线LBUS。读出放大部SA以及锁存电路SDL、ADL、BDL、CDL和XDL例如构成为能够经由总线LBUS收发数据。以下，将读出放大部SA与多个锁存电路的组还称作“读出数据锁存部SADL”。

读出放大部SA是用于基于位线BL的电压的数据的判定、向位线BL的电压的施加的电路。若在读出动作时控制信号STB被设为有效(assert)，则读出放大部SA基于相关联的位线BL的电压，判定从被选择的存储单元晶体管MT读出的数据是“0”还是“1”。锁存电路SDL、ADL、BDL、CDL以及XDL分别是能够暂时地保持数据的电路。锁存电路XDL用于读出放大器单元SAU与输入输出电路11之间的数据DAT的输入输出。锁存电路XDL还能够用作缓冲存储器(Cache memory)。

读出放大部SA包含晶体管T0～T7、电容器CP以及节点ND1、ND2、SEN和SRC。位线连接部BLHU是用于阻止在擦除动作中对NAND串NS的沟道施加的高电压向读出放大部SA内的电路施加的开关电路。位线连接部BLHU包含晶体管T8。锁存电路SDL包含逆变器IV0和IV1、晶体管T10和T11、以及节点SINV和SLAT。晶体管T0为P型的MOS晶体管。晶体管T1～T8、T10以及T11分别为N型的MOS晶体管。晶体管T8是与读出放大部SA内的N型晶体管相比更高耐压的N型的MOS晶体管(HV晶体管)。以下，将与HV晶体管相比低耐压的晶体管还称作“LV(Lov-Voltage：低压)晶体管”。LV晶体管与HV晶体管相比更高速地动作。

晶体管T0的栅极连接于节点SINV。晶体管T0的源极连接于电源线。晶体管T0的漏极连接于节点ND1。节点ND1连接于晶体管T1以及T2各自的漏极。晶体管T1以及T2的源极分别连接于节点ND2以及SEN。节点ND2以及SEN分别连接于晶体管T3的源极以及漏极。节点ND2连接于晶体管T4以及T5各自的漏极。晶体管T5的源极连接于节点SRC。晶体管T5的栅极连接于节点SINV。节点SEN连接于晶体管T6的栅极、以及电容器CP的一方电极。晶体管T6的源极被接地。晶体管T7的漏极以及源极分别连接于总线LBUS和晶体管T6的漏极。晶体管T8的漏极连接于晶体管T4的源极。晶体管T8的源极电连接于与该读出放大器单元SAU相关联的位线BL。

对晶体管T0的源极例如施加电源电压VDD。对节点SRC例如施加接地电压VSS。对晶体管T1、T2、T3、T4以及T7各自的栅极分别输入控制信号BLX、HLL、XXL、BLC以及STB。对晶体管T8的栅极输入控制信号BLS。对电容器CP的另一方电极输入时钟信号CLK。

逆变器IV0的输入节点以及输出节点分别连接于节点SLAT以及SINV。逆变器IV1的输入节点以及输出分别连接于节点SINV以及SLAT。晶体管T10的一端以及另一端分别连接于节点SINV以及总线LBUS。对晶体管T10的栅极输入控制信号STI。晶体管T11的一端以及另一端分别连接于节点SLAT以及总线LBUS。对晶体管T11的栅极输入控制信号STL。锁存电路SDL在节点SLAT保持数据，在节点SINV保持在节点SLAT所保持的数据的反转数据(反相数据)。

锁存电路ADL、BDL、CDL以及XDL的电路构成与锁存电路SDL类似。例如，锁存电路ADL在节点ALAT保持数据，在节点AINV保持其反转数据。而且，对锁存电路ADL的晶体管T10的栅极输入控制信号ATI，对锁存电路ADL的晶体管T11的栅极输入控制信号ATL。锁存电路BDL在节点BLAT保持数据，在节点BINV保持其反转数据。而且，对锁存电路BDL的晶体管T10的栅极输入控制信号BTI，对锁存电路BDL的晶体管T11的栅极输入控制信号BTL。对于锁存电路CDL以及XDL也同样，因此省略说明。

另外，控制信号BLX、HLL、XXL、BLC、STB、BLS、STI和STL、以及时钟信号CLK分别例如由定序器14生成。读出放大器模块17还可以是其他电路构成。例如，各读出放大器单元SAU所具备的锁存电路的个数能够根据存储单元晶体管MT存储的位数等来变更。读出放大器单元SAU还可以具有能够执行简单的逻辑运算的运算电路。读出放大器模块17在各页的读出动作中，通过适当执行使用了锁存电路的运算处理，能够确定(判定)在存储单元晶体管MT中存储的数据。

[1-3]存储器设备1的构造

接下来，对第一实施方式的存储器设备1的构造进行说明。在以下参照的附图中，使用三维的正交坐标系。X方向对应于字线WL的延伸方向。Y方向对应于位线BL的延伸方向。Z方向对应于相对于作为基准的基板的表面的铅垂方向。本说明书中的“上下”基于沿着Z方向的方向而定义，将从作为基准的基板离开的方向设为正方向(上方)。作为被设为基准的基板，例如使用在附图中配置于最下部的基板。基板的表面对应于形成晶体管(CMOS电路)的一侧的面。基板的背面对应于相对于表面相反的一侧的面。

[1-3-1]存储器设备1的外观

图5是表示第一实施方式的存储器设备的外观的一例的立体图。如图5所示，存储器设备1例如具有从下方起依次层叠有第一基板W1、第一CMOS层100、第二基板W2、第二CMOS层200、存储层300、第三基板W3、以及布线层400的构造。

第一CMOS层100包含利用第一基板W1而形成的CMOS电路。第二CMOS层200包含利用第二基板W2而形成的CMOS电路。第一CMOS层100以及第二CMOS层200的组例如包含输入输出电路11、逻辑控制器12、寄存器电路13、定序器14、驱动器电路15、行解码器模块16、以及读出放大器模块17。存储层300包含利用第三基板W3而形成的存储单元阵列10。布线层400例如包含存储器设备1与存储器控制器2的连接所使用的多个焊盘PD。焊盘PD连接于输入输出电路11，并在存储器设备1的表面露出。

第一基板W1、第二基板W2、以及第三基板W3分别为硅基板。第一基板W1、第二基板W2、以及第三基板W3分别具有与存储器设备1的电路设计相应的杂质扩散区域。存储器设备1在相邻的基板之间具有接合面。在第一实施方式中，第一CMOS层100与第二基板W2的接触(边界)部分、以及第二CMOS层200与存储层300的接触(边界)部分分别对应于接合面。接合面是通过接合两个晶片(基板)而形成的面，对应于被接合的两个基板的边界部分。还可以在被接合的两个基板之间夹设形成有第一CMOS层100等的电路的层。在本说明书中，将接合两个基板的处理称作“接合处理”。

(接合面的平面布局)

图6是表示第一实施方式的存储器设备1所具备的接合面的平面布局的一例的示意图。图6表示存储层300与第二CMOS层200的接合面中的布局，显示出了以第二基板W2(第二CMOS层200)为基准的坐标轴。如图6所示，存储层300的接合面例如划分为存储区域MR、引出区域HR1和HR2、以及输入输出区域IOR1。第二CMOS层200的接合面例如划分为读出放大器区域SR、周边电路区域PERI、传输区域XR1和XR2、以及输入输出区域IOR2。

存储区域MR用于数据的存储，包含多个NAND串NS。引出区域HR1以及HR2在X方向上夹着存储区域MR。引出区域HR是设于存储区域MR的层叠布线、与在Z方向上对置的传输区域XR中所设置的晶体管之间的连接所使用的区域。输入输出区域IOR1分别与存储区域MR以及引出区域HR1、HR2在Y方向上相邻。输入输出区域IOR1包含与输入输出电路11相关的电路。

读出放大器区域SR包含读出放大器模块17。周边电路区域PERI包含定序器14等。读出放大器区域SR以及周边电路区域PERI在Y方向上相邻地配置，并与存储区域MR在Z方向上重叠。传输区域XR1以及XR2包含行解码器模块16。传输区域XR1以及XR2在X方向上夹着读出放大器区域SR以及周边电路区域PERI的组，并分别与引出区域HR1以及HR2在Z方向上重叠。输入输出区域IOR2包含输入输出电路11等。输入输出区域IOR2与输入输出区域IOR1在Z方向上重叠。

在存储层300的接合面设置有多个接合焊盘BP。存储区域MR、引出区域HR1和HR2、以及输入输出区域IOR1分别包含至少一个接合焊盘BP。存储区域MR的接合焊盘BP例如连接于位线BL。引出区域HR的接合焊盘BP例如连接于在存储区域MR中设置的层叠布线中的某一个(例如字线WL)。输入输出区域IOR1的接合焊盘BP与布线层400中的某一个焊盘PD电连接。

同样，在第二CMOS层200的接合面设置有多个接合焊盘BP。读出放大器区域SR、周边电路区域PERI、传输区域XR1和XR2、以及输入输出区域IOR2分别包含至少一个接合焊盘BP。传输区域XR1以及XR2的接合焊盘BP例如连接于行解码器RD的晶体管。读出放大器区域SR的接合焊盘BP例如连接于读出放大器单元SAU的晶体管。输入输出区域IOR2的接合焊盘BP连接于输入输出电路11的晶体管。

设于存储层300的接合面的多个接合焊盘BP分别与设于第二CMOS层200的接合面的多个接合焊盘BP对置配置。存储区域MR的接合焊盘BP与读出放大器区域SR的接合焊盘BP对置配置。传输区域XR1以及XR2的接合焊盘BP分别与引出区域HR1以及HR2的接合焊盘BP对置配置。输入输出区域IOR1的接合焊盘BP与输入输出区域IOR2的接合焊盘BP对置配置。在存储层300与第二CMOS层200之间对置配置的两个接合焊盘BP的组通过接合处理被接合(图6的“接合”)。由此，对置配置的两个接合焊盘BP之间被电连接。接合焊盘BP还可以被称作接合金属。

另外，第一实施方式的存储器设备1不限于以上说明的构造。例如，引出区域HR至少设置一个即可。存储器设备1还可以具备多个存储区域MR。存储区域MR、引出区域HR、读出放大器区域SR、周边电路区域PERI、传输区域XR的配置能够适当变更。以下，将输入输出区域IOR作为周边电路区域PERI的一部分来进行说明。

[1-3-2]存储层300的构造

接下来，对存储层300的详细的构造进行说明。

(1：存储层300的平面布局)

图7是表示第一实施方式的存储器设备1所具备的存储层300的平面布局的一例的俯视图。图7示出了与存储单元阵列10所含的四个数据块BLK0～BLK3对应的区域。如图7所示，存储单元阵列10例如包含多个狭缝SLT、以及多个狭缝SHE。

各狭缝SLT具有沿X方向延伸地设置的部分，并沿X方向横切引出区域HR1、存储区域MR以及引出区域HR2。多个狭缝SLT在Y方向上排列。各狭缝SLT例如具有埋入有绝缘体的构造。各狭缝SLT将经由该狭缝SLT而相邻的布线(例如字线WL0～WL7、以及选择栅极线SGD、SGS)断开。在存储单元阵列10中，由狭缝SLT划分出来的区域分别对应于一个数据块BLK。

各狭缝SHE具有沿X方向延伸地设置的部分，并沿X方向横切存储区域MR。多个狭缝SHE在Y方向上排列。在本例中，在Y方向上相邻的两个狭缝SLT之间分别配置有四个狭缝SHE。各狭缝SHE例如具有埋入有绝缘体的构造。各狭缝SHE将经由该狭缝SHE而相邻的布线(至少，选择栅极线SGD)断开。在存储单元阵列10中，由狭缝SLT以及SHE划分出来的区域分别对应于一个串单元SU。

另外，第一实施方式的存储器设备1所具备的存储单元阵列10的平面布局还可以是其他布局。例如，配置于相邻的两个狭缝SLT之间的狭缝SHE的数量能够设计为任意的数量。各数据块BLK所具备的串单元SU的个数能够基于配置于相邻的两个狭缝SLT之间的狭缝SHE的数量来变更。

(2：存储区域MR的平面布局)

图8是表示第一实施方式的存储器设备1所具备的存储层300的存储区域MR中的平面布局的一例的俯视图。图8示出了包含一个数据块BLK(串单元SU0～SU4)的区域。如图8所示，存储器设备1在存储区域MR中，例如包含多个存储柱MP、多个接触体(contact)CV、以及多个位线BL。

各存储柱MP作为一个NAND串NS发挥功能。多个存储柱MP在相邻的两个狭缝SLT之间的区域中，例如配置为24列的交错状。例如，从纸面的上侧数起，分别在第5列的存储柱MP、第10列的存储柱MP、第15列的存储柱MP、第20列的存储柱MP重叠地配置一个狭缝SHE。

各位线BL具有沿Y方向延伸地设置的部分。多个位线在X方向上排列。各位线BL按照每个串单元SU与至少一个存储柱MP重叠地配置。在本例中，在一个存储柱MP重叠地配置有两个位线BL。存储柱MP与重叠地配置的多个位线BL中的一个位线BL经由接触体CV而电连接。另外，与不同的两个选择栅极线SGD相接的存储柱MP和位线BL之间的接触体CV能够省略。

另外，第一实施方式的存储器设备1的存储区域MR中的平面布局还可以是其他布局。例如配置于相邻的两个狭缝SLT之间的存储柱MP、狭缝SHE等的数量以及配置能够适当变更。与各存储柱MP重叠的位线BL的数量能够设计为任意的数量。

(3：存储区域MR的剖面构造)

图9是表示第一实施方式的存储器设备1所具备的存储层300的存储区域MR中的剖面构造的一例、且沿着图8的IX-IX线的剖面图。图9表示形成于接合处理前的第三基板W3的存储单元阵列10的构造的一例，显示出以第三基板W3为基准的坐标轴。如图9所示，存储器设备1在存储区域MR中例如包含导电体层20～26、绝缘体层30～35、以及接触体V0和V1。

导电体层20设于第三基板W3上。在导电体层20上，设有绝缘体层30。在绝缘体层30上，交替地设有导电体层21以及绝缘体层31。在最上层的导电体层22上，设有绝缘体层32。在绝缘体层32上，设有导电体层23。在导电体层23上，设有绝缘体层33。在绝缘体层33上，设有导电体层24。在导电体层24上，设有接触体V0。在接触体V0上，设有导电体层25。在导电体层25上，设有接触体V1。在接触体V1上，设有导电体层26。以下，将设有导电体层24以及25的布线层分别称作“M0”以及“M1”。将设有导电体层26的层称作“接合层B1”。

导电体层21、22以及23例如分别形成为沿XY平面展开的板状。导电体层24例如形成为沿Y方向延伸的线状。导电体层20、21以及23分别用作源极线SL、选择栅极线SGS以及选择栅极线SGD。多个导电体层22从第三基板W3侧依次分别用作字线WL0～WL7。导电体层24用作位线BL。接触体V0以及V1设为柱状。导电体层24与25之间经由接触体V0连接。导电体层25与导电体层26之间经由接触体V1连接。导电体层26对应于第二基板W2与第三基板W3的接合所使用的接合焊盘BP。导电体层26例如包含铜。

狭缝SLT具有形成为沿XZ平面展开的板状的部分，将绝缘体层30～32、以及导电体层21～23断开。各存储柱MP沿Z方向延伸地设置，并贯通绝缘体层30～32、以及导电体层21～23。各存储柱MP例如包含芯部件40、半导体层41、以及层叠膜42。芯部件40是沿Z方向延伸地设置的绝缘体。半导体层41覆盖芯部件40。半导体层41的下部与导电体层20相接。层叠膜42覆盖半导体层41的侧面。在半导体层41之上，设有接触体CV。在接触体CV上接触有导电体层24。

另外，在图示的区域中示出了与两个存储柱MP中的一个存储柱MP对应的接触体CV。在该区域中未连接接触体CV的存储柱MP在未图示的区域中与接触体CV连接。存储柱MP与导电体层21交叉的部分作为选择晶体管ST2发挥功能。存储柱MP与导电体层22交叉的部分作为存储单元晶体管MT发挥功能。存储柱MP与导电体层23交叉的部分作为选择晶体管ST1发挥功能。

(4：存储柱MP的剖面构造)

图10是表示第一实施方式的存储器设备1所具备的存储层300中包含的存储柱MP的剖面构造的一例、且沿着图9的X-X线的剖面图。图10显示出包含存储柱MP及导电体层22且与第三基板W3的表面平行的剖面。如图10所示，层叠膜42例如包含隧道(Tunnel)绝缘膜43、绝缘膜44、以及阻挡绝缘膜(Block insulating film)45。

芯部件40例如设于存储柱MP的中心部。半导体层41包围芯部件40的侧面。隧道绝缘膜43包围半导体层41的侧面。绝缘膜44包围隧道绝缘膜43的侧面。阻挡绝缘膜45包围绝缘膜44的侧面。导电体层22包围阻挡绝缘膜45的侧面。半导体层41用作存储单元晶体管MT0～MT7以及选择晶体管ST1和ST2的沟道(电流路径)。隧道绝缘膜43以及阻挡绝缘膜45例如分别包含氧化硅。绝缘膜44用作存储单元晶体管MT的电荷存储层，例如包含氮化硅。由此，存储柱MP的每一个作为一个NAND串NS发挥功能。

(5：引出区域HR的平面布局)

在第一实施方式的存储器设备1中，偶数编号的数据块BLK的引出区域HR1中的构造与奇数编号的数据块BLK的引出区域HR2中的构造类似，偶数编号的数据块BLK的引出区域HR2中的构造与奇数编号的数据块BLK的引出区域HR1中的构造类似。例如，引出区域HR2中的数据块BLK0的平面布局与将引出区域HR1中的数据块BLK1的构造在X方向以及Y方向上分别反转后的平面布局相同。引出区域HR2中的数据块BLK1的平面布局与将引出区域HR1中的数据块BLK0的构造在X方向以及Y方向上分别反转后的平面布局相同。以下，关注引出区域HR1中的偶数编号的数据块BLK的平面布局，对引出区域HR1以及HR2中的数据块BLK的平面布局进行说明。

图11是表示第一实施方式的存储器设备1所具备的存储层300的引出区域HR中的平面布局的一例的俯视图。图11一并示出了引出区域HR1的附近的存储区域MR。如图11所示，在引出区域HR1中，例如选择栅极线SGS、字线WL0～WL7、以及选择栅极线SGD各自的端部具有平台部分。

平台部分对应于层叠布线中的不与上层的布线层(导电体层)重叠的部分。通过多个平台部分形成的构造与台阶(step)、梯田(terrace)、边石(rimstone)等类似。在本例中，在X方向上具有阶梯差的台阶构造由选择栅极线SGS的端部、字线WL0～WL7各自的端部、以及选择栅极线SGD的端部形成。换言之，阶梯差分别形成于选择栅极线SGS与字线WL0之间、字线WL0与字线WL1之间、……、字线WL6与字线WL7之间、字线WL7与选择栅极线SGD之间。

此外，存储器设备1在引出区域HR1中的偶数编号的数据块BLK中包含多个接触体CC。接触体CC是行解码器模块16与层叠布线之间的连接所使用的部件。各接触体CC连接于在偶数编号的数据块BLK中设于存储单元阵列10的层叠布线即导电体层21～23各自的平台部分中的某一个。此外，虽然省略了图示，但存储器设备1在引出区域HR2中的奇数编号的数据块BLK中包含多个接触体CC。而且，设于奇数编号的数据块BLK的多个接触体CC连接于在奇数编号的数据块BLK中设于存储单元阵列10的层叠布线即导电体层21～23各自的平台部分中的某一个。

另外，虽然例示出在形成于引出区域HR的平台部分连接接触体CC的情况，但不限于此。存储器设备1即使在引出区域HR中未设置平台部分的情况下，也是只要具有与某接触体CC相关联的布线的组与其他布线不短路地电连接的构造即可。

(6：引出区域HR的剖面构造)

图12是表示第一实施方式的存储器设备1所具备的存储层300的引出区域HR中的剖面构造的一例的剖面图。图12示出了形成于接合处理前的第三基板W3的存储单元阵列10的引出区域HR1中的构造、以及引出区域HR1的附近的存储区域MR。如图12所示，导电体层21～23各自的端部设为台阶状，并被绝缘体层33覆盖。在引出区域HR1中，在绝缘体层33上层叠绝缘体层34以及35。此外，存储器设备1在引出区域HR1中，例如包含多个接触体CC、多个接触体V0和V1、以及多个导电体层27、28和29。

多个接触体CC分别设于选择栅极线SGS、字线WL0～WL7、以及选择栅极线SGD各自的平台部分上。各接触体CC贯通绝缘体层33。在多个接触体CC各自之上设置一个导电体层27。在各导电体层27上设置接触体V0。图12仅示出了多个接触体V0中的与选择栅极线SGS对应的接触体V0。在接触体V0上设置导电体层28。在导电体层28上设置接触体V1。导电体层27以及28和多个接触体V0以及V1被绝缘体层34覆盖。在接触体V1上，导电体层29贯通绝缘体层35而设置。导电体层29对应于第二基板W2与第三基板W3的接合所使用的接合焊盘BP。导电体层29例如包含铜。导电体层27、28以及29分别包含于布线层M0和M1以及接合层B1。

以上说明的导电体层27、28以及29和接触体CC、V0以及V1的组对应于用于将导电体层21～23中的某一个与行解码器模块16之间连接的布线以及接触体。虽然省略了图示，但导电体层22以及23也同样分别经由导电体层27、28以及29和接触体CC、V0以及V1的组连接于行解码器模块16。

[1-3-3]存储器设备1的剖面构造

图13是表示第一实施方式的存储器设备1的剖面构造的一例的剖面图。图13表示包含存储器设备1中的存储区域MR和引出区域HR1的剖面，显示出以第一基板W1为基准的坐标轴。如图13所示，存储器设备1与存储层300对应地具有将图9所示的存储层300的构造上下反转而得的构造、以及将图12所示的引出区域HR1的构造上下反转而得的构造。存储器设备1与第一CMOS层100对应地具备绝缘体层50和51、导电体层GC1和52～54、以及接触体CS1和C0～C3。存储器设备1与第二CMOS层200对应地具备绝缘体层60和61、导电体层GC2和62～65、以及接触体CS2和C5～C8。

绝缘体层50设于第一基板W1上。绝缘体层50覆盖设于第一基板W1上的电路(例如导电体层52～54、以及接触体CS1和C0～C2)。绝缘体层50能够由多个绝缘体层构成。此外，绝缘体层50从第一基板W1侧起依次包含布线层D0、D1以及D2。在布线层D0、D1以及D2设置第一CMOS层100的布线。绝缘体层51设于绝缘体层50上。绝缘体层51与第二基板W2的背面相接。绝缘体层51与第二基板W2的边界部分对应于第一基板W1与第二基板W2的接合面。绝缘体层51例如为硅氧化膜。以下，将包含绝缘体层51的层称作“接合层B2”。

绝缘体层60设于第二基板W2上。绝缘体层60覆盖设于第二基板W2上的电路(例如导电体层62～64、以及接触体CS2和C5～C8)。绝缘体层60能够由多个绝缘体层构成。此外，绝缘体层60从第一基板W1侧起依次包含布线层D3、D4以及D5。在布线层D3、D4以及D5设置第二CMOS层200的布线。绝缘体层61设于绝缘体层60上。绝缘体层61与存储层300所含的绝缘体层35相接。绝缘体层61与绝缘体层35的边界对应于第二基板W2与第三基板W3之间的接合面。绝缘体层61例如为硅氧化膜。以下，将在接合面包含绝缘体层61的层称作“接合层B3”。

导电体层GC1设于在第一基板W1上设置的栅极绝缘膜上。读出放大器区域SR内的导电体层GC1例如用作晶体管T8的栅极电极。传输区域XR1内的导电体层GC1例如用作晶体管TR0的栅极电极。接触体C0设于各导电体层GC1上。读出放大器区域SR所含的两个接触体CS1连接于在第一基板W1设置的两个杂质扩散区域(未图示)。例如，该两个杂质扩散区域分别对应于晶体管T8的源极以及漏极。同样，传输区域XR1所含的两个接触体CS1连接于在第一基板W1设置的两个杂质扩散区域(未图示)。例如，该两个杂质扩散区域分别对应于晶体管TR0的源极以及漏极。在第一基板W1中根据晶体管的布局而适当设置STI(ShallowTrench Isolation：浅槽隔离)。

分别在读出放大器区域SR内的接触体CS1以及C0之上，设置导电体层52。导电体层52包含于布线层D0。在导电体层52上经由接触体C1设置导电体层53。导电体层53包含于布线层D1。在导电体层53上经由接触体C2设置导电体层54。导电体层54包含于布线层D2。在导电体层54上设置接触体C3。在第一实施方式中，接触体C3贯通第二基板W2及绝缘体层51而设置。接触体C3与第二基板W2之间通过绝缘膜INS绝缘。接触体C3对应于硅穿孔(TSV：Through-Silicon Via)。

导电体层GC2设于在第二基板W2上设置的栅极绝缘膜上。读出放大器区域SR内的导电体层GC2例如用作晶体管T4的栅极电极。接触体C5设于各导电体层GC2上。读出放大器区域SR所含的两个接触体CS2连接于在第二基板W2设置的两个杂质扩散区域(未图示)。例如，该两个杂质扩散区域分别对应于晶体管T4的源极以及漏极。在第二基板W2中根据晶体管的布局而适当设置STI。

分别在读出放大器区域SR内的接触体CS2、C3以及C5之上，设置导电体层62。导电体层62包含于布线层D3。在导电体层62上，经由接触体C6设置导电体层63。导电体层63包含于布线层D4。导电体层63既可以设于接触体CS2以及C3之间的电流路径，还可以设于接触体C3以及接合焊盘BP之间的电流路径。在导电体层63上经由接触体C7设置导电体层64。导电体层64包含于布线层D4。在导电体层64上经由接触体C8设置导电体层65。导电体层65包含于接合层B3。导电体层65对应于第二基板W2与第三基板W3的接合所使用的接合焊盘BP。导电体层65例如包含铜。

在导电体层65上相接有对置配置的导电体层26。导电体层26经由接触体V0以及V1和导电体层25连接于相关联的导电体层24(位线BL)。由此，导电体层24(位线BL)与设于第一基板W1上的晶体管T8电连接。同样，其他导电体层24分别经由从存储柱MP的下方连接的接触体V0、导电体层25等与设于第一基板W1上的晶体管连接。

同样，引出区域HR1的接合焊盘BP与传输区域XR1的接合焊盘BP被连接。而且，层叠布线(例如选择栅极线SGS)经由导电体层52～54和62～65、以及接触体CS1、C1～C3和C6～C8与设于第一基板W1上的晶体管TR0电连接。

在第三基板W3上设置绝缘体层70。绝缘体层70包含于布线层400。布线层400包含与第一CMOS层100、第二CMOS层200、以及存储层300中的某一个所含的电路连接的导电体层。该导电体层例如连接于在绝缘体层70的上方设置的焊盘PD。

在以上的说明中，例示出形成于存储层300的接合焊盘BP与第一基板W1上的晶体管连接的情况，但不限于此。形成于存储层300的接合焊盘BP还可以连接于第二基板W2上的晶体管。晶体管T8以及TR0还可以配置于第二基板W2。晶体管T4还可以配置于第一基板W1。在第一基板W1例如配置HV晶体管。另一方面，在第二基板W2例如配置LV晶体管。如此，第一CMOS层100以及第二CMOS层200中的晶体管的配置能够根据存储器设备1的设计而适当变更。对于存储器设备1的电路配置的具体例在第四实施方式中进行说明。

[1-4]存储器设备1的制造方法

图14是表示第一实施方式的存储器设备1的制造方法的一例的流程图。图15～图19分别是表示第一实施方式的存储器设备1的制造中途的剖面构造的一例的剖面图。以下，适当参照图14对第一实施方式的存储器设备1的制造方法进行说明。

首先，制作形成有存储层300的第三基板W3、以及形成有第一CMOS层100的第一基板W1(S11)。在制作出的第三基板W3上的存储层300中，如图15所示，设于接合层B1的绝缘体层35以及接合焊盘BP(导电体层25)露出。在制作出的第一基板W1上的第一CMOS层100中，如图16所示，设于接合层B2的绝缘体层51露出。此外，在S11的时候，在第一基板W1以及第一CMOS层100，未形成与接触体CC对应的构造。

接下来，接合第一基板W1与第二基板W2，如图17所示，形成第一接合基板BW1(S12)。具体而言，在S12的处理之前，在第二基板W2的接合面形成硅氧化膜。然后，通过第一基板W1以及第二基板W2的接合处理，第一CMOS层100的绝缘体层51(硅氧化膜)与第二基板W2的硅氧化膜接触并被结合。由此，形成具有在绝缘体层51上设有第二基板W2的构造的第一接合基板BW1。

接下来，执行以第一接合基板BW1所含的第二基板W2为对象的CMP(ChemicalMechanical Polishing：化学机械研磨)处理(S13)。通过S13的处理，第一接合基板BW1的第二基板W2被研磨(薄膜化)。被研磨而变薄的第二基板W2的厚度对应于图13所示的第二基板W2的厚度。

接下来，如图18所示，在第一接合基板BW1上形成第二CMOS层200(S14)。第二CMOS层200的形成工序包含用于形成接触体C3的蚀刻工序。具体而言，首先，以与导电体层54重叠的方式形成贯通第二基板W2的第一孔。而且，在第一孔中埋入绝缘体。然后，在用于形成接触体CS2的蚀刻工序中，同时形成贯通埋入第二基板W2中的绝缘体的第二孔。之后，通过在第二孔中埋入导电体，从而形成连接第一CMOS层100内的电路与第二CMOS层200内的电路的接触体C3。在形成接触体C3之后，形成布线层D3～D5以及接合层B3的构造，S14的处理完成。

接下来，接合第一接合基板BW1与第三基板W3，如图19所示，形成第二接合基板BW2(S15)。具体而言，通过第一接合基板BW1以及第三基板W3的接合处理，第二CMOS层200的绝缘体层61的接合层B3与存储层300的绝缘体层35接触并被结合。此外，在第二CMOS层200与存储层300之间对置的接合焊盘BP的组接触并被结合。由此，形成第二接合基板BW2。

接下来，执行以第二接合基板BW2所含的第三基板W3对象的CMP处理(S16)。通过S16的处理，被研磨而变薄的第三基板W3的厚度对应于图13所示的第三基板W3的厚度。

接下来，在第二接合基板BW2上形成布线层400(S17)。S17的处理包含对第三基板W3进行蚀刻的工序、形成布线以及绝缘膜的工序、形成焊盘PD的工序。若S17的处理完成，则存储器设备1完成。

[1-5]第一实施方式的效果

根据第一实施方式的存储器设备1，能够抑制存储器设备的制造成本。以下，对第一实施方式的效果的详细内容进行说明。

三维层叠存储单元而成的存储单元阵列能够通过增加字线WL的层叠数来增加存储容量。此外，作为存储器设备，已知有使形成有存储单元阵列的基板与形成有控制存储单元阵列的CMOS电路的基板接合而成的构造。这种构造能够在形成有存储单元阵列的区域中隐藏形成有CMOS电路的区域，能够抑制芯片面积。

然而，伴随字线WL的层叠数增加，控制存储单元阵列10的CMOS电路的面积也增加。例如，伴随字线WL的根数增加，连接于字线WL的HV晶体管(行解码器模块16内的晶体管TR)的数量增加。由于这种晶体管配置于形成CMOS电路的基板上，因此CMOS电路的面积增加。

而第一实施方式的存储器设备1具有在两张基板(第一基板W以及第二基板W2)配置有控制存储单元阵列10的CMOS电路的构造。换言之，存储器设备1具有分别形成有CMOS电路的多个硅基板。进一步换言之，存储器设备1具备形成于第一基板W1的第一CMOS层100、以及形成于第二基板W2的第二CMOS层200。而且，第一CMOS层100与第二CMOS层200之间利用硅穿孔(TSV：Through-Silicon Via)而连接。

由此，第一实施方式的存储器设备1对于大容量的存储单元阵列10能够确保配置CMOS电路的区域。具体而言，能够通过多个CMOS层来确保配置伴随字线WL的层叠数增加而电路面积增加的行解码器模块16的空间。其结果，第一实施方式的存储器设备1能够抑制字线WL的层叠数的增加对芯片面积带来的影响。因而，第一实施方式的存储器设备1能够抑制芯片面积的增加，能够抑制存储器设备的制造成本。

而且，在第一实施方式的存储器设备1中，在第一基板W1与第二基板W2之间，能够改变层间绝缘膜的膜厚。例如，在第一基板W1配置HV晶体管，在第二基板W2配置LV晶体管。第二基板W2的层间绝缘膜(绝缘体层60)基于导电体层GC2的高度以及接合层B3的接合焊盘BP的高度而设计，例如小于1μm。第一基板W1的层间绝缘膜(绝缘体层50)基于导电体层GC1的高度以及布线层D0～D2的高度而设计，例如为2μm以上。优选的是第一基板W1的层间绝缘膜具有足够的厚度。由此，能够抑制从形成HV晶体管的第一基板W1产生的电场对形成有LV晶体管的第二基板W2带来的影响。

[2]第二实施方式

第二实施方式通过与第一实施方式不同的制造方法形成接合第一基板W1(第一CMOS层100)与第二基板W2(第二CMOS层200)而成的构造。以下，对第二实施方式的详细内容进行说明。

[2-1]存储器设备1a的剖面构造

图20是表示第二实施方式的存储器设备1a的剖面构造的一例的剖面图。如图20所示，存储器设备1a相对于在第一实施方式中说明的存储器设备1，第一CMOS层100的构造不同。存储器设备1a的第一CMOS层100a具有第一部分110以及第二部分120。存储器设备1a与第一CMOS层100的第一部分110对应地具备绝缘体层50a和55、导电体层GC1、多个接合焊盘BP、以及接触体C0a及CS1a。存储器设备1a与第一CMOS层100的第二部分120对应地具备导电体层52～54、绝缘体层56和50b、多个接合焊盘BP、以及接触体C0b、CS1b、C1～C3。

绝缘体层50a设于第一基板W1上。绝缘体层50a覆盖设于第一基板W1上的元件(例如晶体管T8、接触体C0a以及CS1a)。绝缘体层55设于绝缘体层50a上。绝缘体层55例如为硅氧化膜。以下，将包含绝缘体层55的层称作“接合层B4”。接合层B4包含多个接合焊盘BP。接合层B4所含的接合焊盘BP连接于接触体CS1a、C0a等。

绝缘体层56设于绝缘体层55上。绝缘体层56例如为硅氧化膜。绝缘体层55与绝缘体层56的边界部分对应于第一CMOS层100的第一部分110以及第二部分120的接合面。以下，将包含绝缘体层56的层称作“接合层B5”。在绝缘体层56上设置绝缘体层50b。绝缘体层50b能够由多个绝缘体层构成。绝缘体层50b包含布线层D0、D1以及D2。在绝缘体层50b上与第二基板W2的背面相接。接合层B5包含多个接合焊盘BP。在接合层B5所含的接合焊盘BP上设置接触体CS1b、C0b等。接触体CS1b以及C0b分别与布线层D0所含的导电体层52相接。绝缘体层50b覆盖第一CMOS层100a所含的电路(例如导电体层52～54、以及接触体CS1b、C0b、C1和C2)。

接合层B4所含的多个接合焊盘BP分别连接于包含于接合层B5且对置配置的多个接合焊盘BP。由此，在第二实施方式中，通过接触体CS1a、对置配置的两个接合焊盘BP以及接触体CS1b的组，或者接触体CS0a、对置配置的两个接合焊盘BP以及接触体C0b的组，第一基板W1与布线层D0的导电体层52之间被电连接。

另外，在第二实施方式中，第一CMOS层100a的第一部分110使用第一基板W1而形成。另一方面，第一CMOS层100a的第二部分120使用第二基板W2的背面而形成。第二实施方式的存储器设备1a的其他构成与第一实施方式的存储器设备1相同。

[2-2]存储器设备1a的制造方法

图21是表示第二实施方式的存储器设备1a的制造方法的一例的流程图。图22～图26分别是表示第二实施方式的存储器设备1a的制造中途的剖面构造的一例的剖面图。以下，适当参照图21对第二实施方式的存储器设备1a的制造方法进行说明。

首先，制作形成有存储层300的第三基板W3、形成有第一CMOS层100a的第一部分110的第一基板W1、以及形成有第二CMOS层200的第二基板W2(S21)。制作出的第三基板W3上的存储层300的构造与图15所示的构造相同。在制作出的第一基板W1上的第一CMOS层100的第一部分110中，如图22所示，接合层B4的绝缘体层55露出。在制作出的第二基板W2上的第二CMOS层200中，如图23所示，接合层B3的绝缘体层61与接合焊盘BP(导电体层65)露出。此外，在S21的时候，在第二基板W2以及第二CMOS层200，未形成与接触体C3对应的构造。

接下来，接合第二基板W2与第三基板W3，如图24所示，形成第一接合基板BW1a(S22)。具体而言，通过第二基板W2以及第三基板W3的接合处理，第二CMOS层200的绝缘体层61与第三基板W3的绝缘体层35接触并被结合。此外，在第二CMOS层200与存储层300之间对置的接合焊盘BP的组接触并被结合。由此，形成第一接合基板BW1a。

接下来，执行以第一接合基板BW1a所含的第二基板W2为对象的CMP处理(S23)。通过S23的处理，被研磨而变薄的第二基板W2的厚度对应于图20所示的第二基板W2的厚度。

接下来，在第一接合基板BW1a上形成第一CMOS层100的第二部分120(S24)。第一CMOS层100的第二部分120的形成工序包含用于形成接触体C3的蚀刻工序。具体而言，首先，形成绝缘体层，以与导电体层62重叠的方式形成贯通第二基板W2的第三孔。而且，在该孔中形成了绝缘膜INS的侧壁之后，埋入导电体。由此，形成连接第一CMOS层100的第二部分120内的电路与第二CMOS层200内的电路的接触体C3。之后，形成布线层D2～D0、以及接合层Bb的构造，S24的处理完成。

接下来，如图26所示，使第一接合基板BW1a与第一基板W1接合来形成第二接合基板BW2a(S25)。具体而言，通过第一接合基板BW1a以及第一基板W1的接合处理，接合层B4以及B5被接合。更具体而言，形成于第二基板W2上的第一CMOS层100的第二部分120的绝缘体层56、与形成于第一基板W1上的第一CMOS层100的第一部分110的绝缘体层55接触并被结合。此外，在第一CMOS层100的第一部分110以及第二部分120之间对置的接合焊盘BP的组接触并被结合。由此，形成第二接合基板BW2a。

接下来，执行以第二接合基板BW2a所含的第三基板W3为对象的CMP处理(S26)。通过S26的处理，被研磨而变薄的第三基板W3的厚度对应于图20所示的第三基板W3的厚度。

接下来，在第二接合基板BW2a上形成布线层400(S27)。S27的处理包含对第三基板W3进行蚀刻的工序、形成布线以及绝缘膜的工序、形成焊盘PD的工序。若S27的处理完成，则存储器设备1a完成。

[2-3]第二实施方式的效果

根据第二实施方式的存储器设备1，与第一实施方式同样，能够抑制芯片面积的增加，能够抑制存储器设备的制造成本。

此外，在第二实施方式的存储器设备1中，第一CMOS层100a的第二部分120(布线层D0～D2)使用第二基板W2的背面而形成。而且，在第一基板W1设置第一CMOS层100a的第一部分110。由此，在第一基板W1形成的接触体CS1a的纵横比(aspect ratio)降低。因而，第二实施方式的存储器设备1能够缩小导电体层GC1与接触体CS1a的间距，能够削减读出放大器模块17的面积。

另外，在第二实施方式的存储器设备1中，还可以利用接合层B4以及B5形成布线。在该情况下，形成第一CMOS层100a的布线的工序被削减，能够抑制存储器设备1的制造成本。

[3]第三实施方式

第三实施方式的存储器设备1b在第二实施方式的存储器设备1a中具有使用第一基板W1来形成了与第一CMOS层100对应的电路的构造。以下，对第三实施方式的详细内容进行说明。

[3-1]存储器设备的剖面构造

图27是表示第三实施方式的存储器设备1b的剖面构造的一例的剖面图。如图27所示，存储器设备1b具有在第一实施方式所说明的存储器设备1中的第一基板W1与第二基板W2的接合中使用了在第二实施方式中说明的接合层B4以及B5的构造。存储器设备1b与第一CMOS层100b对应地具备绝缘体层50和55、导电体层GC1、多个接合焊盘BP、以及接触体CS、C0～C2和C3a。存储器设备1a与第二基板W2的背面部分对应地具备绝缘体层66和56、多个接合焊盘BP、以及接触体C3b。

绝缘体层50与第一实施方式同样，设于第一基板W1上。绝缘体层50包含布线层D0、D1以及D2。绝缘体层55设于绝缘体层50上。绝缘体层55包含于接合层B4。绝缘体层55例如为硅氧化膜。接合层B4所含的多个接合焊盘BP连接于接触体C3a。接触体C3a设于对应的导电体层54上。

绝缘体层56设于绝缘体层55上。绝缘体层56包含于接合层B5。绝缘体层56例如为硅氧化膜。绝缘体层55与绝缘体层56的边界部分对应于第一基板W1以及第二基板W2的接合面。在绝缘体层56上设置绝缘体层66。绝缘体层66与第二基板W2的背面相接。在接合层B5所含的多个接合焊盘BP上设置接触体C3b。接触体C3b贯通第二基板W2以及绝缘体层56而设置，将对应的导电体层62与接合焊盘BP之间连接。接触体C3b与第二基板W2之间通过绝缘膜INS而绝缘。

接合层B4所含的多个接合焊盘BP分别连接于包含于接合层B5且对置配置的多个接合焊盘BP。由此，第三实施方式中，通过接触体C3a、对置配置的两个接合焊盘BP以及接触体C3b的组，布线层D2的导电体层54与布线层D3的导电体层62之间被电连接。

另外，在第三实施方式中，包含接合层B4的第一CMOS层100b使用第一基板W1而形成。另一方面，接合层B5使用第二基板W2的背面而形成。第三实施方式的存储器设备1b的其他构成与第一实施方式的存储器设备1相同。

[3-2]存储器设备的制造方法

图28是表示第三实施方式的存储器设备1b的制造方法的一例的流程图。图29～图31分别是表示第三实施方式的存储器设备1b的制造中途的剖面构造的一例的剖面图。以下，适当参照图28对第三实施方式的存储器设备1b的制造方法进行说明。

首先，制作形成有存储层300的第三基板W3、形成有第一CMOS层100b的第一基板W1、以及形成有第二CMOS层200的第二基板W2(S31)。制作出的第三基板W3上的存储层300的构造与图15所示的构造相同。在制作出的第一基板W1上的第一CMOS层100中，如图29所示，接合层B4中的绝缘体层55及接合焊盘BP露出。制作出的第二基板W2上的第二CMOS层200的构造与图23所示的构造相同。

接下来，与第二实施方式同样，接合第二基板W2与第三基板W3，形成第一接合基板BW1a(S22)。

接下来，与第二实施方式同样，执行以第一接合基板BW1a所含的第二基板W2为对象的CMP处理(S23)。

接下来，在第一接合基板BW1a的上方形成接合层B5(S32)。具体而言，首先，形成绝缘体层66。而且，以与导电体层62重叠的方式，形成贯通第二基板W2以及绝缘体层66的孔。然后，在该孔中形成绝缘膜INS的侧壁之后，埋入导电体。由此，形成接触体C3b。接下来，形成绝缘体层56。而且，通过光刻以及蚀刻处理，去除配置接合焊盘BP的部分的绝缘体层56。然后，在去除了绝缘体层56的部分埋入导电体(接合焊盘BP)。由此，设于第二基板W2的上方的接合焊盘BP经由接触体C3与第二CMOS层200内的电路连接。

接下来，如图26所示，接合第一接合基板BW1a与第一基板W1，形成第二接合基板BW2b(S33)。具体而言，通过第一接合基板BW1a以及第一基板W1的接合处理，接合层B4以及B5被接合。更具体而言，通过第一接合基板BW1a以及第一基板W1的接合处理，使用第二基板W2形成的绝缘体层56与使用第一基板W1形成的绝缘体层55接触并被结合。此外，在接合层B5以及B4之间对置的接合焊盘BP的组接触并被结合。由此，接触体C3a与C3b之间通过对置配置的接合焊盘BP的组而电连接。

接下来，执行以第二接合基板BW2b所含的第三基板W3为对象的CMP处理(S34)。通过S34的处理，被研磨而变薄的第三基板W3的厚度对应于图27所示的第三基板W3的厚度。

接下来，在第二接合基板BW2b上形成布线层400(S35)。S35的处理包含对第三基板W3进行蚀刻的工序、形成布线以及绝缘膜的工序、形成焊盘PD的工序。若S35的处理完成，则存储器设备1b完成。

[3-3]第三实施方式的效果

根据第三实施方式的存储器设备1，与第二实施方式同样，能够抑制芯片面积的增加，能够抑制存储器设备的制造成本。

[4]第四实施方式

第四实施方式涉及存储器设备1中的第一CMOS层100以及第二CMOS层200的电路配置。以下，对第四实施方式的详细内容进行说明。

[4-1]存储器设备1的电路配置

以下，作为存储器设备1的电路配置的变形例，依次对第四实施方式的第一构成例、第二构成例、第三构成例、第四构成例、第五构成例、第六构成例、第七构成例以及第八构成例进行说明。

[4-1-1]第一构成例

图32是表示第四实施方式的第一构成例的存储器设备1的电路配置的一例的示意图。如图32所示，第四实施方式的第一构成例的存储器设备1具备相关联的数据块BLK不同的行解码器模块16A、16B、16C以及16D。第四实施方式的第一构成例的行解码器模块16A以及16B配置于第一CMOS层100(第一基板W1)，并分别连接于引出区域HR1以及HR2的层叠布线。第四实施方式的第一构成例的行解码器模块16C以及16B配置于第二CMOS层200(第二基板W2)，并分别连接于引出区域HR1以及HR2的层叠布线。

即，在第四实施方式的第一构成例中，行解码器RD分别配置于第一基板W1的X方向的一方侧和另一方侧、以及第二基板W2的X方向的一方侧和另一方侧。另外，行解码器模块16A与引出区域HR1的层叠布线经由第二基板W2以及第二CMOS层200而连接。行解码器模块16B与引出区域HR2的层叠布线经由第二基板W2以及第二CMOS层200而连接。第四实施方式的第一构成例的读出放大器模块17可以配置于第一基板W1以及第二基板W2的任一个。

[4-1-2]第二构成例

图33是表示第四实施方式的第二构成例的存储器设备1的电路配置的一例的示意图。如图33所示，第四实施方式的第二构成例的存储器设备1具备相关联的数据块BLK不同的行解码器模块16A以及16B。第四实施方式的第二构成例的行解码器模块16A配置于第二CMOS层200(第二基板W2)，并连接于引出区域HR1的层叠布线。第四实施方式的第二构成例的行解码器模块16B配置于第一CMOS层100(第一基板W1)，并连接于引出区域HR2的层叠布线。

即，在第四实施方式的第二构成例中，行解码器RD配置于第一基板W1的X方向的一方侧、以及第二基板W2的X方向的另一方侧。另外，行解码器模块16B与引出区域HR2的层叠布线经由第二基板W2以及第二CMOS层200而连接。第四实施方式的第一构成例的读出放大器模块17可以配置于第一基板W1以及第二基板W2的任一个。

[4-1-3]第三构成例

图34是表示第四实施方式的第三构成例的存储器设备1的电路配置的一例的示意图。如图34所示，第四实施方式的第三构成例的存储器设备1具备相关联的数据块BLK不同的行解码器模块16A以及16B。第四实施方式的第三构成例的行解码器模块16A连接于引出区域HR1的层叠布线。第四实施方式的第二构成例的行解码器模块16B连接于引出区域HR2的层叠布线。

而且，在第四实施方式的第三构成例中，构成行解码器模块16A的行解码器RD的多个元件被分类为第一元件组161A及第二元件组162A。同样，构成行解码器模块16B的行解码器RD的多个元件被分类为第一元件组161B及第二元件组162B。例如在第四实施方式的第三构成例中，第一元件组161A以及161B配置于第一CMOS层100(第一基板W1)，并分别与引出区域HR1以及HR2重叠。此外，第二元件组162A以及162B配置于第二CMOS层200(第二基板W2)，并分别与引出区域HR1以及HR2重叠。第一元件组161A以及161B例如分别包含晶体管TR(HV晶体管)。第二元件组162A以及162B例如分别包含数据块解码器BD。

如以上说明那样，在第四实施方式的第三构成例中，行解码器RD包括设于第一CMOS层100的至少一个晶体管、以及设于第二CMOS层200的至少一个晶体管。另外，第一元件组161A以及161B所含的元件和第二元件组162A以及162B所含的元件分配能够适当变更。第四实施方式的第三构成例的读出放大器模块17可以配置于第一基板W1以及第二基板W2的任一个。

[4-1-4]第四构成例

图35是表示第四实施方式的第四构成例的存储器设备1的电路配置的一例的示意图。如图35所示，第四实施方式的第四构成例的存储器设备1具备相关联的位线BL不同的读出放大器模块17A以及17B。第四实施方式的第四构成例的读出放大器模块17A以及17B分别配置于第一CMOS层100(第一基板W1)以及第二CMOS层200(第二基板W2)，并分别连接于存储区域MR内的相关联的位线BL。

即，在第四实施方式的第四构成例中，读出放大器模块17分别配置于第一基板W1以及第二基板W2。读出放大器模块17A与相关联的位线BL经由第二基板W2以及第二CMOS层200而连接。另外，第四实施方式的第四构成例的行解码器模块16可以配置于第一基板W1以及第二基板W2的任一个。在本例中，行解码器模块16A以及16B配置于第一CMOS层100(第一基板W1)，并分别连接于引出区域HR1以及HA2的层叠布线。

另外，还可以是，输入输出电路11的布线分别设于第一基板W1以及第二基板W2，与该输入输出电路11的布线对应地在第一基板W1以及第二基板W2分别配置有读出放大器单元SAU。

[4-1-5]第五构成例

图36是表示第四实施方式的第五构成例的存储器设备1的电路配置的一例的示意图。如图36所示，第四实施方式的第五构成例的读出放大器模块17连接于存储区域MR内的相关联的位线BL。

而且，在第四实施方式的第五构成例中，构成读出放大器模块17的多个元件被分类为第一元件组171与第二元件组172。例如在第四实施方式的第五构成例中，第一元件组171配置于第一CMOS层100(第一基板W1)，第二元件组172配置于第二CMOS层200(第二基板W2)。第一元件组171例如包含位线连接部BLHU的晶体管。第二元件组172例如包含读出数据锁存部SADL的晶体管。

如以上说明那样，在第四实施方式的第五构成例中，读出放大器模块17包括设于第一CMOS层100的至少一个晶体管、以及设于第二CMOS层200的至少一个晶体管。另外，第四实施方式的第五构成例的行解码器模块16既可以配置于第一基板W1，也可以配置于第二基板W2。在本例中，行解码器模块16A以及16B配置于第一CMOS层100(第一基板W1)，并分别连接于引出区域HR1以及HR2的层叠布线。

[4-1-6]第六构成例

图37是表示第四实施方式的第六构成例的存储器设备1的电路配置的一例的示意图。如图37所示，在第四实施方式的第六构成例的存储器设备1中，行解码器模块16与读出放大器模块17配置于相互不同的基板。具体而言，在第四实施方式的第六构成例中，例如在第一CMOS层100(第一基板W1)，以分别与引出区域HR1以及HR2重叠的方式配置行解码器模块16A以及16B。而且，在第二CMOS层200(第二基板W2)，以与存储区域MR重叠的方式配置读出放大器模块17。

即，在第四实施方式的第六构成例中，行解码器模块16包括设于第一CMOS层100的多个晶体管，读出放大器模块17包括设于第二CMOS层200的多个晶体管。另外，配置行解码器模块16的基板与配置读出放大器模块17的基板还可以互换。

[4-1-7]第七构成例

图38是表示第四实施方式的第七构成例的存储器设备1的电路配置的一例的示意图。如图38所示，在第四实施方式的第七构成例的存储器设备1中，HV晶体管与LV晶体管配置于相互不同的基板。具体而言，第四实施方式的第七构成例中，例如在第一CMOS层100(第一基板W1)配置HV晶体管，在第二CMOS层200(第二基板W2)配置LV晶体管。第一CMOS层100包含以分别与引出区域HR1以及HR2重叠的方式配置的行解码器模块16A和16B、以及以与存储区域MR重叠的方式配置且与位线连接部BLHU对应的第一元件组171。另一方面，第二CMOS层200包含以与存储区域MR重叠的方式配置且与读出数据锁存部SADL对应的第二元件组172。

另外，在第四实施方式的第七构成例中，在配置HV晶体管的基板与配置LV晶体管的基板之间，能够改变晶体管的栅极电极的构造。对设于配置HV晶体管的基板的晶体管的栅极电极，例如应用WSi栅极构造、W多金属(polymetal)构造等。另一方面，对设于配置LV晶体管的基板的晶体管的栅极电极，例如应用自对准硅化物(salicide)构造。第一基板W1以及第二基板W2各自的栅极电极的构造例如根据芯片面积的削减、输入输出电路11的性能要求等来设计。

WSi栅极构造的HV晶体管具有例如在栅极绝缘膜(氧化膜)上依次层叠多晶硅(Poly-Si)、硅化钨(WSi)、氮化钛(TiN)作为栅极电极，并在栅极电极上形成氮化硅(SiN)作为覆盖层的构造。

W多金属构造的HV晶体管具有例如在栅极绝缘膜(氧化膜)上依次层叠多晶硅(Poly-Si)、氮化钛(TiN)、氮化钨(WN)、钨(W)作为栅极电极，并在栅极电极上形成氮化硅(SiN)作为覆盖层的构造。这种栅极电极的构造还可以被称作W多金属栅极(W-PolymetalGate)。

具有自对准硅化物构造的LV晶体管具有例如在栅极绝缘膜(氧化膜)上形成有多晶硅(Poly-Si)、镍铂硅化物(NiPtSi)作为栅极电极的构造。这种栅极电极的构造还可以被称作NiPtSi栅极。

[4-1-8]第八构成例

图39是表示第四实施方式的第八构成例的存储器设备1的电路配置的一例的示意图。如图39所示，第四实施方式的第八构成例的存储器设备1具有相对于图35所示的第四实施方式的第五构成例使存储单元阵列10及行解码器模块16的布局旋转90°而配置的构成。在第四实施方式的第八构成例中，位线BL沿X方向延伸地设置，字线WL沿Y方向延伸地设置。而且，引出区域HR1以及HR2在Y方向上夹着存储区域MR地配置，行解码器模块16A以及16B以分别与引出区域HR1以及HR2重叠的方式配置。

[4-2]第四实施方式的效果

根据第四实施方式的存储器设备1，与第一实施方式同样，能够抑制芯片面积，能够抑制存储器设备1的制造成本。以下，对第四实施方式的效果的详细内容进行说明。

图40是表示通过应用第四实施方式得到的存储器设备1的布局的变化的一例的概略图。图40的(A)示出了在一个基板形成读出放大器单元SAU以及行解码器RD的情况下的存储器设备1的布局的一例。图41的(B)以及(C)示出了应用第四实施方式的情况下的存储器设备1的布局的一例。

如图40的(A)所示，若存储单元阵列10的集成度上升，则周边电路区域PERI以及读出放大器模块17的Y方向的宽度LY1可能比行解码器RD的Y方向的宽度大。由于周边电路区域PERI向Y方向伸出而形成的剩余区域TB，可能成为存储器设备1的芯片面积的重要因素。

而若应用第四实施方式，则例如行解码器模块16与读出放大器模块17配置于不同的基板。具体而言，如图40的(B)所示，在配置有读出放大器单元SAU与周边电路区域PERI的一部分的第二基板W2中，X方向的宽度成为比LX1窄的LX2，Y方向的宽度成为比LY1窄的LY2。此外，如图40的(C)所示，在配置有行解码器RD与周边电路区域PERI的一部分的第一基板W1中，X方向的宽度成为比LX1窄的LX3，Y方向的宽度成为比LY1窄的LY3。

即，无论在第一基板W1以及第二基板W2的哪一个中，与未应用第四实施方式的情况相比都能够抑制芯片面积。此外，通过第一基板W1以及第二基板W2的重合，存储器设备1能够抑制剩余区域TB的产生。因而，第四实施方式的存储器设备1即使在存储单元阵列10的集成度上升的情况下，也能够避免第一CMOS层100以及第二CMOS层200的合计面积比存储层300的面积大。其结果，第四实施方式的存储器设备1能够抑制芯片面积，能够抑制存储器设备1的制造成本。

图41是表示通过应用第四实施方式的第七构成例得到的读出放大器模块17的布局的变化的一例的概略图。图41的(A)示出了在一个基板形成读出放大器单元SAU的情况下的存储器设备1的布局的一例。图41的(B)示出了应用第四实施方式的第七构成例的情况下的存储器设备1的布局的一例。

如图41的(A)所示，读出数据锁存部SADL与位线连接部BLHU例如排列配置于Y方向(位线BL的延伸方向)上。具体而言，四个读出数据锁存部SADL1～SADL4在Y方向上排列。而且，在读出数据锁存部SADL1以及SADL2之间，配置与该SADL相关联的位线连接部BLHU。在读出数据锁存部SADL3以及SADL4之间，配置与该SADL相关联的位线连接部BLHU。本例中的用于配置读出数据锁存部SADL1～SADL4的Y方向的宽度为LY4。

另一方面，若应用第四实施方式的第七构成例，则读出数据锁存部SADL与位线连接部BLHU形成于相互不同的基板。其结果，如图41的(B)所示，省略了位线连接部BLHU(形成于不同的基板)。因此，用于配置读出数据锁存部SADL1～SADL4的Y方向的宽度成为比LY4窄的LY5。即，第四实施方式的第七构成例能够抑制配置于第二基板W2的读出数据锁存部SADL的Y方向的宽度。

例如，存储器设备1的X方向的宽度限制于读出放大器模块17的X方向的宽度，存储器设备1的Y方向的宽度限制于行解码器模块16的Y方向的宽度。图42是表示组合第四实施方式的第七构成例以及第八构成例的情况下的存储器设备1的布局的一例的概略图。如图42所示，通过使读出放大器模块17以及行解码器模块16各自限制的方向一致，从而能够高效地配置CMOS电路。因而，第四实施方式的第七构成例以及第八构成例的组合能够高效地配置CMOS电路，能够抑制剩余区域TB的产生。

第四实施方式的第七构成例能够在LV晶体管与HV晶体管之间改变栅极电极的构造。其结果，第四实施方式的第七构成例能够更简易地使分别对LV晶体管及HV晶体管要求的性能最佳化。此外，通过使形成LV晶体管的基板与形成HV晶体管的基板分开，从而能够削减由LV晶体管中的接触体CS引起的寄生电容。其结果，第四实施方式的第七构成例能够提高存储器设备1的动作性能。此外，在HV晶体管中，由于抑制了从布线层D1～D3传播的电场的效应，因此能够抑制导通电流的偏差。

[5]第五实施方式

第五实施方式涉及能够形成于存储器设备1的无源元件的构造。以下，对第五实施方式的详细内容进行说明。

[5-1]存储器设备的构造

第五实施方式的存储器设备1具备由第一CMOS层100的构造及第二CMOS层200的构造的组合构成的无源元件。另外，在第五实施方式中说明的无源元件为电阻元件以及电容元件。此外，在第五实施方式中，对应用第四实施方式的第七构成例，在第一基板W1设置HV晶体管，在第二基板W2设置LV晶体管的情况进行说明。

[5-1-1]第一CMOS层100的平面布局

图43是表示第五实施方式的存储器设备1所具备的第一CMOS层100的平面布局的一例的俯视图，一并也示出了形成于第一基板W1的杂质扩散区域(有源区域)。如图43所示，第一CMOS层100例如具备多个有源区域AA1、多个导电体层GC3、导电体部CP1a以及CP2a。

多个有源区域AA1以第一间距P1在X方向上排列。有源区域AA1可以是形成于第一基板W1的P型的杂质扩散区域以及N型的杂质扩散区域的某一个。虽然省略了图示，但在各有源区域AA1的周围设置STI。多个导电体层GC3例如在X方向上排列。导电体层GC3具有与利用了第一基板W1的晶体管的栅极电极(导电体层GC1)同样的层叠构造。导电体层GC3具有栅极宽度GW1。导电体部CP1a以及CP2a例如具有沿相同的方向延伸地设置的部分。在本例中，导电体部CP1a以及CP2a分别沿Y方向延伸地设置。

[5-1-2]第二CMOS层200的平面布局

图44是表示第五实施方式的存储器设备1所具备的第二CMOS层200的平面布局的一例的俯视图，一并也示出了形成于第二基板W2的杂质扩散区域(有源区域)。如图44所示，第二CMOS层200例如具备多个有源区域AA2、多个导电体层GC4、导电体部CP1b以及CP2b。

多个有源区域AA2例如以比第一间距P1窄的第二间距P2在X方向上排列。有源区域AA2还可以是形成于第二基板W2的P型的杂质扩散区域以及N型的杂质扩散区域的某一个。虽然省略了图示，但在各有源区域AA2的周围设置STI。多个导电体层GC4例如在X方向上排列。导电体层GC4具有与利用了第二基板W2的晶体管的栅极电极(导电体层GC2)相同的层叠构造。导电体层GC4例如具有比栅极宽度GW1窄的栅极宽度GW2。导电体部CP1b以及CP2b例如具有沿相同的方向延伸地设置的部分。在本例中，导电体部CP1b以及CP2b沿Y方向延伸地设置。此外，导电体部CP1b以及CP2b分别以与导电体部CP1a以及CP2a重叠的方式配置。

[5-1-3]存储器设备1的剖面构造

图45是表示第五实施方式的存储器设备1的剖面构造的一例的剖面图，示出了存储区域MR的剖面构造、以及形成无源元件的区域的剖面构造。如图45所示，存储区域MR中的构造与在第一实施方式中使用图13说明的构造相同。而且，存储器设备1还具备形成电阻元件REG1的区域、形成电阻元件REG2的区域、以及形成电容元件CAP的区域。此外，存储器设备1在形成电阻元件REG1、REG2以及电容元件CAP的区域中例如具备导电体层71～76、以及接触体CS1x、CS1y、CS2x、CS2y、C0x、C0y、C5x和C5y。

导电体层71～76例如设于第三基板W3与绝缘体层70之间。导电体层71～76例如分别经由接触体CC连接于布线层M0的导电体层28。导电体层71以及72是分别与电阻元件REG1的一端以及另一端对应的布线。导电体层73以及74是分别与电阻元件REG2的一端以及另一端对应的布线。导电体层75以及76是分别与电容元件CAP的一端以及另一端对应的布线。

电阻元件REG1例如具有有源区域AA1以及AA2串联连接的构造。具体而言，在有源区域AA1的一端部分以及另一端部分，分别连接接触体CS1x以及CS1y。在有源区域AA2的一端部分以及另一端部分，分别连接接触体CS2x以及CS2y。接触体CS1x例如经由导电体层28、29、52～54和62～64、接触体C1～C3、C6～C8、V0、V1和CC、以及所接合的接合焊盘BP，连接于导电体层71。接触体CS1y例如经由导电体层52～54、62和63、以及接触体C1～C3和C6，连接于接触体CS2y。接触体CS2x经由导电体层28、29和62～64、接触体C6～C8、V0、V1和CC、以及所接合的接合焊盘BP，连接于导电体层72。另外，电阻元件REG1既可以具有多个有源区域AA1串联连接的构造，也可以具有多个有源区域AA2串联连接的构造。电阻元件REG1还可以具有有源区域AA1以及AA2并联连接的构造。电阻元件REG1具有至少经由设于第一基板W1的有源区域AA1、以及设于第二基板W2的有源区域AA2的构造即可。

电阻元件REG2例如具有导电体层GC3以及GC4串联连接的构造。具体而言，在导电体层GC3的一端部分以及另一端部分，分别连接接触体C0x以及C0y。在导电体层GC4的一端部分以及另一端部分，分别连接接触体C5x以及C5y。接触体C0x例如经由导电体层28、29、52～54和62～64、接触体C1～C3、C6～C8、V0、V1和CC、以及所接合的接合焊盘BP，连接于导电体层73。接触体C0y例如经由导电体层52～54、62和63、以及接触体C1～C3和C6，连接于接触体C5y。接触体C5x经由导电体层28、29和62～64、接触体C6～C8、V0、V1和CC、以及所接合的接合焊盘BP，连接于导电体层74。另外，电阻元件REG2既可以具有多个导电体层GC3串联连接的构造，也可以具有多个导电体层GC4串联连接的构造。此外，电阻元件REG2还可以具有导电体层GC3以及GC4并联连接的构造。电阻元件REG2具有至少经由设于第一基板W1的导电体层GC3、以及设于第二基板W2的导电体层GC4的构造即可。另外，在本例中，导电体层GC3以及GC4分别设于STI的上方。如此，导电体层GC3以及GC4还可以设于埋入基板表面的附近的绝缘体的上方。

电容元件CAP例如具有导电体部CP1a与CP1b串联连接的部分、和导电体部CP2a与CP2b串联连接的部分并行配置的构造。具体而言，导电体层75、与导电体部CP1a对应的导电体层52～54及接触体C1～C3的组、与导电体部CP1b对应的导电体层62～64及接触体C6～C8的组、导电体层28和29、以及接触体V0、V1及CC串联连接。导电体层76、与导电体部CP2a对应的导电体层52～54及接触体C1～C3的组、与导电体部CP2b对应的导电体层62～64及接触体C6～C8的组、导电体层28和29、以及接触体V0、V1及CC串联连接。经由与导电体层75连接的第一CMOS层100、第二CMOS层200及存储层300的导电体层及接触体的构造，与经由与导电体层76连接的第一CMOS层100、第二CMOS层200及存储层300的导电体层及接触体的构造通过相向地配置，来作为电容元件发挥功能。另外，多个电容元件CAP还可以并联连接。电容元件CAP至少利用第一CMOS层100的构造、以及第二CMOS层200的构造即可。

另外，在以上的说明中，例示出电阻元件REG1和REG2、以及电容元件CAP基于在第一实施方式中说明的存储器设备1的构造而设置的情况，但不限于此。电阻元件REG1和REG2、以及电容元件CAP各自的构造还可以利用第二实施方式以及第三实施方式的某一个来形成。在该情况下，向第一基板W1与第二基板W2之间追加将第一基板W1与第二基板W2接合的两个接合焊盘BP的组。

[5-2]第五实施方式的效果

如以上说明那样，第五实施方式的存储器设备1具备跨多个基板的无源元件。例如，电阻元件在第一基板W1以及第二基板W2之间经由TSV串联连接地设置。电容元件在第一基板W1以及第二基板W2之间经由TSV并联连接地设置。而且，在第五实施方式中，例如，分别形成于第一基板W1以及第二基板W2的CMOS电路的面积，形成为存储单元阵列10的面积以下。而且，在第一基板W1以及第二基板W2中未形成有CMOS电路的部分，配置在第五实施方式中说明的无源元件的构成。

由此，第五实施方式的存储器设备1能够抑制用于形成无源元件的面积，能够抑制芯片面积。其结果，第五实施方式的存储器设备1能够抑制存储器设备1的制造成本。

此外，第五实施方式的存储器设备1能够根据第一基板W1与第二基板W2各自的CMOS电路的专有面积，灵活地配置无源元件。例如，在第一基板W1的CMOS电路的面积比第二基板W2的CMOS电路的面积小的情况下，多个有源区域AA1的合计面积设计得比多个有源区域AA2的合计面积大。另一方面，在第一基板W1的CMOS电路的面积比第二基板W2的CMOS电路的面积大的情况下，多个有源区域AA1的合计的面积设计得比多个有源区域AA2的合计的面积小。其结果，第五实施方式的存储器设备1能够在第一基板W1以及第二基板W2高效地配置CMOS电路以及无源元件，能够抑制芯片面积。

此外，在第五实施方式中，例如作为配置HV晶体管的第一基板W1的栅极电极，使用WSi栅极构造，作为配置LV晶体管的第二基板W2的栅极电极，使用Ti/TiN/W、NiPtSi栅极构造。由此，无源元件的面积被削减，且Hump能够被抑制。如此，在第五实施方式中，优选根据目的选择栅极电极的层叠构造。

[6]第六实施方式

第六实施方式的存储器设备1c具有设置有存储电路的多个基板、以及设置有CMOS电路的多个基板层叠而成的构成。以下，对第六实施方式的详细内容进行说明。

[6-1]存储器设备1c的外观

图46是表示第六实施方式的存储器设备1c的外观的一例的立体图。如图46所示，存储器设备1c例如具有从下方起依次层叠有第一基板W1、第一CMOS层100a、第二基板W2、第二CMOS层200a、第一存储层300a、第三基板W3、第二存储层300b、第四基板W4、以及布线层400的构造。

第一CMOS层100a包含利用第一基板W1而形成的CMOS电路。第二CMOS层200a包含利用第二基板W2而形成的CMOS电路。第一CMOS层100a以及第二CMOS层200a分别能够包含输入输出电路11、逻辑控制器12、寄存器电路13、定序器14、驱动器电路15、行解码器模块16、以及读出放大器模块17。这些电路配置于第一CMOS层100a以及第二CMOS层200a中的某一个。这些电路还可以由配置于第一CMOS层100a的晶体管和配置于第二CMOS层200a的晶体管的组合而构成。

第一存储层300a包含利用第三基板W3而形成的存储单元阵列10。第二存储层300b包含利用第四基板W4而形成的存储单元阵列10。第一存储层300a以及第二存储层300b分别还可以具备多个存储单元阵列10。布线层400与第一实施方式同样，包含存储器设备1与存储器控制器2的连接所使用的多个焊盘PD。

第一基板W1、第二基板W2、第三基板W3、以及第四基板W4分别为硅基板。第一基板W1、第二基板W2、第三基板W3、以及第四基板W4分别具有与存储器设备1c的电路设计相应的杂质扩散区域。存储器设备1c在相邻的基板之间具有接合面。在存储器设备1c中，第一CMOS层100a与第二基板W2的接触(边界)部分、第二CMOS层200a与第一存储层300a的接触(边界)部分、第三基板W3与第二存储层300b的接触(边界)部分分别对应于接合面。另外，作为第一基板W1以及第二基板W2之间的接合面，还可以应用第二实施方式或者第三实施方式的构造。

[6-2]存储器设备1c的电路配置

以下，作为存储器设备1c的电路配置的变形例，依次对第六实施方式的第一构成例以及第二构成例进行说明。

[6-2-1]第一构成例

图47是表示第六实施方式的第一构成例的存储器设备的电路配置的一例的示意图。如图47所示，第六实施方式的第一构成例的存储器设备1c例如具备四个存储单元阵列10-1～10-4、以及四个CMOS电路部CM1～CM4。存储单元阵列10-1～10-4分别由CMOS电路部CM1～CM4控制。

各存储单元阵列10例如具有在第一实施方式中说明那样的存储区域MR及引出区域HR的构造。各CMOS电路部CM具备控制相关联的存储单元阵列10的电路。各CMOS电路部CM至少包含行解码器模块16以及读出放大器模块17。行解码器模块16以及读出放大器模块17以外的CMOS电路(定序器14、驱动器电路15等)的配置能够根据存储器设备1c的设计而适当变更。

第六实施方式的第一构成例的存储单元阵列10-1以及10-2配置于第一存储层300a，并在X方向上排列。第六实施方式的第一构成例的存储单元阵列10-3以及10-4配置于第二存储层300b，并在X方向上排列。第六实施方式的第一构成例的CMOS电路部CM1以及CM2配置于第二CMOS层200a，并在X方向上排列。第六实施方式的第一构成例的CMOS电路部CM3以及CM4配置于第一CMOS层100a，并在X方向上排列。在第六实施方式的第一构成例中，存储单元阵列10-1以及10-3与CMOS电路部CM1以及CM3在Z方向上重叠。同样，存储单元阵列10-2以及10-4与CMOS电路部CM2以及CM4在Z方向上重叠。

在第六实施方式的第一构成例中，存储单元阵列10-1以及CMOS电路部CM1的组、与存储单元阵列10-2以及CMOS电路部CM2的组分别在Z方向上相邻地配置。另一方面，在存储单元阵列10-3以及CMOS电路部CM3之间配置存储单元阵列10-1以及CMOS电路部CM1的组。同样，在存储单元阵列10-4以及CMOS电路部CM4之间配置存储单元阵列10-2以及CMOS电路部CM2的组。

[6-2-2]第二构成例

图48是表示第六实施方式的第二构成例的存储器设备的电路配置的一例的示意图。如图48所示，第六实施方式的第二构成例的存储器设备1c与第六实施方式的第一构成例同样，具备四个存储单元阵列10-1～10-4、以及四个CMOS电路部CM1～CM4。

第六实施方式的第二构成例的存储单元阵列10-1以及10-2配置于第一存储层300a，并在X方向上排列。第六实施方式的第二构成例的存储单元阵列10-3以及10-4配置于第二存储层300b，并在X方向上排列。第六实施方式的第二构成例的CMOS电路部CM1以及CM2配置于第一CMOS层100a，并在X方向上排列。第六实施方式的第二构成例的CMOS电路部CM3以及CM4配置于第二CMOS层200a，并在X方向上排列。在第六实施方式的第二构成例中，存储单元阵列10-1以及10-3与CMOS电路部CM1以及CM3在Z方向上重叠。同样，存储单元阵列10-2以及10-4与CMOS电路部CM2以及CM4在Z方向上重叠。

在第六实施方式的第二构成例中，在存储单元阵列10-1以及CMOS电路部CM1之间，配置CMOS电路部CM3。同样，在存储单元阵列10-2以及CMOS电路部CM2之间，配置CMOS电路部CM4。此外，在第六实施方式的第二构成例中，在存储单元阵列10-3以及CMOS电路部CM3之间，配置存储单元阵列10-1。同样，在存储单元阵列10-4以及CMOS电路部CM4之间，配置存储单元阵列10-2。即，在第六实施方式的第二构成例中，相关联的存储单元阵列10与CMOS电路部CM沿着Z方向的间隔配置为恒定。

[6-2]第六实施方式的效果

根据第六实施方式的存储器设备1c，与第一实施方式同样，能够抑制芯片面积，能够抑制存储器设备1c的制造成本。以下，对第六实施方式的效果的详细内容进行说明。

图49是表示通过应用第四实施方式得到的存储器设备1的布局的一例的概略图。图49的(A)示出了比较例的存储器设备1的CMOS电路部的布局的一例。图49的(B)示出了应用第六实施方式的情况下的存储器设备1的CMOS电路部的布局的一例。

如图49的(A)所示，在比较例的存储器设备1中，配置于同一基板的两个CMOS电路部CM1以及CM2会形成剩余区域TB。在比较例中，CMOS电路部CM1以及CM2的布局下的X方向的宽度为LX4，Y方向的宽度为LY5。

另一方面，如图49的(B)所示，第六实施方式的存储器设备1c将周边电路区域PERI的一部分配置于相邻的两个CMOS电路部CM1以及CM2之间。具体而言，第六实施方式的CMOS电路部CM1以不形成剩余区域TB的方式具备周边电路区域PERIa。第六实施方式的CMOS电路部CM2以不形成剩余区域TB的方式具备周边电路区域PERIa。而且，在第六实施方式中，在CMOS电路部CM1以及CM2之间设置周边电路区域PERIb。配置于周边电路区域PERIb的CMOS电路例如包含在CMOS电路部CM1中使用的电路、以及由CMOS电路部CM2使用的电路。在该情况下，在第六实施方式中，CMOS电路部CM1以及CM2的布局下的X方向的宽度成为比LX4宽的LX5，Y方向的宽度成为比LY5窄的LY6。

如此，第六实施方式与比较例相比X方向的宽度变宽，另一方面与比较例相比Y方向的宽度变窄。而且，由于第六实施方式能够省略剩余区域TB，因此与比较例相比，能够抑制芯片的形成所需的面积。

另外，比较例中的剩余区域TB还可以用于将设于不同的基板的电路彼此连接的布线区域。在第六实施方式中，例示出在一个基板配置与2平面PL对应的存储单元阵列10或者CMOS电路部CM的情况，但不限于此。第六实施方式还可以在一个基板配置与1平面PL或者3平面PL以上对应的存储单元阵列10或者CMOS电路部CM。在第六实施方式中，在一个基板配置与4的倍数个平面PL对应的存储单元阵列10或者CMOS电路部CM最高效。

[7]变形例等

以下对在上述实施方式中说明的存储器设备1的变形例等进行说明。上述实施方式还可以在可能的范围内组合。例如还可以将第二实施方式与第四～第六实施方式中的某一个组合。还可以将第三实施方式与第四～第六实施方式中的某一个组合。

图50是表示第一变形例的存储器设备1的外观的一例的立体图。如图50所示，第一变形例的存储器设备1具有从下方起依次层叠有第一基板W1、第一CMOS层100、第二基板W2、第二CMOS层200、存储层300、以及布线层400的构造。如此，在第一～第三实施方式中说明的存储器设备1还可以具有省略第三基板W3的构造。即，在S16、S26以及S34各自的处理中，还可以完全去除第三基板W3。另外，在第一～第三实施方式中说明的存储器设备1具有形成有CMOS电路的至少2张基板、以及形成有存储单元阵列10的至少1张基板即可。即，CMOS电路还可以跨3张以上的基板地配置。存储器设备1还可以具有多个存储层300。

图51是表示第二变形例的存储器设备1c的外观的一例的立体图。如图51所示，第二变形例的存储器设备1c具有从下方起依次层叠有第一基板W1、第一CMOS层100a、第二基板W2、第二CMOS层200a、存储层300a、存储层300b、以及布线层400的构造。如此，在第六实施方式中说明的存储器设备1c还可以具有省略第三基板W3以及第四基板W4的构造。另外，在第六实施方式中说明的存储器设备1c具有形成有CMOS电路的至少2张基板、以及形成有存储单元阵列10的至少2张基板即可。即，存储器设备1c既可以具有3层以上的CMOS层，也可以具有3层以上的存储层300。

图52是表示接合焊盘BP的接合部的详细的剖面构造的一例的剖面图。图52示出了第二CMOS层200的导电体层65(接合焊盘BP)和存储层300的导电体层26(接合焊盘BP)、以及与这些接合焊盘BP连接的一部分接触体及布线。如图52所示，对置配置的两个接合焊盘BP基于形成时的蚀刻方向，具有不同的锥形状。具体而言，利用第二基板W2而形成的导电体层65(接合焊盘BP)例如具有倒锥形状。利用第三基板W3而形成的导电体层26(接合焊盘BP)例如具有锥形状。由于形成为倒锥形状的接合焊盘BP通过接合处理被上下反转地接合，因此在以第二基板W2为基准的情况下，能够视为锥形状。

另外，对置配置的两个接合焊盘BP的组能够根据接合处理时的对位而错位地接合。因此，导电体层65的上表面与导电体层26的下表面能够形成阶梯差。对置配置的两个接合焊盘BP的组既可以具有边界，也可以被一体化。接合焊盘BP与连接于该接合焊盘BP的接触体还可以一体形成。连接于接合焊盘BP的接触体还可以为多个。例如，导电体层65(接合焊盘BP)还可以经由多个接触体C8连接于导电体层64。同样，导电体层26(接合焊盘BP)还可以经由多个接触体V1连接于导电体层25。虽然省略了图示，但在其他部分对置配置的两个接合焊盘BP的形状也能够与导电体层65以及26同样地形成。

在上述实施方式中，存储器设备1的电路构成、平面布局以及剖面构造分别能够适当变更。例如，存储柱MP的半导体层41与源极线SL之间还可以经由存储柱MP的侧面连接。存储柱MP还可以具有在Z方向上连结有2根以上的多个柱的构造。存储柱MP还可以具有与选择栅极线SGD对应的柱和与字线WL对应的柱连结而成的构造。各接触体还可以通过在Z方向上连结的多个接触体而连接。还可以在多个接触体的连结部分插入导电体层。存储器设备1所具备的布线层、接触体的数量能够适当变更。

在上述实施方式中用于说明的附图中，例示出存储柱MP在Z方向上具有相同直径的情况，但不限于此。存储柱MP还可以具有锥形状、倒锥形状、或者弓弯(bowing)形状。同样，狭缝SLT以及SHE分别还可以具有锥形状、倒锥形状、或者弓弯形状。同样，各接触体还可以具有锥形状、倒锥形状、或者弓弯形状。存储柱MP以及接触体CC和C3各自的剖面构造既可以为圆形，也可以为椭圆形。

在第一实施方式中，例示出在第一CMOS层100以及第二CMOS层200的上方设置存储层300的情况，但还可以在存储层300的上方设置第一CMOS层100以及第二CMOS层200。在该情况下，例如在第二CMOS层200上设置布线层400(焊盘PD)。第一实施方式的存储器设备1还可以具备多个存储层300。第六实施方式的存储器设备1c还可以具备三个以上的CMOS层、以及三个以上的存储层。在第六实施方式中，还可以在一个存储层300配置一个或者三个以上的存储单元阵列10。在第六实施方式中，能够根据相关联的存储层所含的存储单元阵列10的数量，变更CMOS层内的行解码器模块16以及读出放大器模块17的组的数量。

在本说明书中，“连接”表示电连接，例如不排除在其间介有其他元件。“电连接”只要能够与电连接的情况同样地动作，就还可以经由绝缘体。“锥形状”示出了随着从作为基准的基板离开而变细的形状。“倒锥形状”示出了随着从作为基准的基板离开而变粗的形状。“柱状”表示设于在存储器设备1的制造工序中形成的孔内的构造体。“直径”表示与基板的表面平行的剖面上的孔等的内径。“宽度”例如表示X方向或者Y方向上的构成要素的宽度。“半导体层”还可以被称作“导电体层”。

在本说明书中，“区域”还可以视作由作为基准的基板包含的构成。例如，在规定为第一基板W1包含存储区域MR及引出区域HR的情况下，存储区域MR及引出区域HR分别与第一基板W1的上方的不同的区域相关联。“高度”例如对应于测量对象的构成与第一基板W1的Z方向的间隔。作为“高度”的基准，还可以使用第一基板W1以外的构成。“平面位置”表示平面布局中的构成要素的位置。“俯(平面)视”例如对应于从第二基板W2侧观察第一基板W1。

[8]第七实施方式

在第七实施方式中，在上述实施方式中说明的存储器设备1、1a、1b以及1c利用两种硅晶片而形成。以下，对第七实施方式的详细内容进行说明。

[8-1]构成

作为第七实施方式两种硅晶片，分别能够使用“第一硅晶片WAF1”以及“第二硅晶片WAF2”。第一硅晶片WAF1以及第二硅晶片WAF2分别为单晶的硅晶片。另外，在本说明书中，“槽口(notch)”是与硅晶片的晶体取向相对应地设置的部分，被用作半导体制造装置保持基板的朝向的基准。例如在光刻处理中，曝光装置以槽口为基准决定曝光位置。另外，作为半导体制造装置保持硅晶片的朝向的基准，还可以使用定向平面(Orientation Flat)等其他构造。“硅晶片”还可以被称作“硅基板”或者“基板”。此外，在本说明书中，PMOS晶体管以及NMOS晶体管各自的沟道的延伸方向采取与X方向或者Y方向平行地设置。

图53是表示在存储器设备1、1a、1b以及1c的形成中使用的第一硅晶片WAF1的构成的一例的俯视图。如图53所示，切出第一硅晶片WAF1的面的密勒指数为(100)。换言之，第一硅晶片WAF1的面取向为(100)。在第一硅晶片WAF1中，与X方向以及Y方向分别相对应的晶体取向的密勒指数为＜110＞。换言之，在第一硅晶片WAF1中，与晶体管的沟道的延伸方向对应的晶体取向的密勒指数为＜110＞。第一硅晶片WAF1具有与＜110＞相对应地配置的槽口。第一硅晶片WAF1还可以被称作“0度槽口晶片”。

图54是表示在存储器设备1、1a、1b以及1c的形成中使用的第二硅晶片WAF2的构成的一例的俯视图。如图54所示，切出第二硅晶片WAF2的面的密勒指数与第一硅晶片WAF1同样为(100)。而且，在第二硅晶片WAF2中，与X方向以及Y方向分别相对应的晶体取向的密勒指数为＜100＞。换言之，在第二硅晶片WAF2中，与晶体管的沟道的延伸方向对应的晶体取向的密勒指数为＜100＞。第二硅晶片WAF2具有与＜100＞相对应地配置的槽口。第二硅晶片WAF2由于具有在以第一硅晶片WAF1为基准旋转了45度的部分配置有槽口的构成，因此还可以被称作“45度槽口晶片”。

第一硅晶片WAF1的杨氏模量例如为170GPa。另一方面，第二硅晶片WAF2的杨氏模量例如为130GPa。如此，第二硅晶片WAF2的杨氏模量比第一硅晶片WAF1的杨氏模量小。即，在第一硅晶片WAF1与第二硅晶片WAF2各自之上形成有同样的构造的情况下，第二硅晶片WAF2的翘曲量会比第一硅晶片WAF1大。

在上述实施方式的存储器设备1中，按照每个基板(例如第一基板W1、第二基板W2、第三基板W3、以及第四基板W4)，使用晶体取向相同的硅晶片。而且，在上述实施方式的存储器设备1中，对CMOS电路的形成所使用的基板的至少一个，使用第二硅晶片WAF2。具体而言，例如，作为第一基板W1，使用第一硅晶片WAF1，作为第二基板W2，使用第二硅晶片WAF2。作为第三基板W3，也可以使用第一硅晶片WAF1以及第二硅晶片WAF2的某一个。作为第四基板W4，也可以使用第一硅晶片WAF1以及第二硅晶片WAF2的某一个。

[8-2]制造方法

图55是表示第七实施方式的存储器设备1的制造方法的一例的概略图。图55的(A)～(D)对应于在存储器设备1的制造工序中半导体基板被接合以及薄膜化的工序，并省略示出CMOS层以及存储层的图示。

如图55的(A)所示，以第一基板W1的槽口的位置与第二基板W2的槽口的位置对准的方式接合第一基板W1以及第二基板W2，从而形成第一接合基板BW1。该工序例如对应于图14的S12的处理。在本例中，作为第一基板W1，使用第一硅晶片WAF1，作为第二基板W2，使用第二硅晶片WAF2。

接下来，如图55的(B)所示，使第二基板W2薄膜化。该工序例如对应于图14的S13的处理。由此，第二基板W2变得比第一基板W1薄。

接下来，如图55的(C)所示，以第一接合基板BW1的槽口的位置与第三基板W3的槽口的位置对准的方式接合第一接合基板BW1以及第三基板W3，从而形成第二接合基板BW2。该工序例如对应于图14的S15的处理。在本例中，作为第三基板W3，使用第一硅晶片WAF1。

接下来，如图55的(D)所示，使第三基板W3薄膜化。该工序例如对应于图14的S16的处理。由此，第三基板W3变得比第一基板W1薄。

之后，通过后续工序，第一基板W1能够被薄膜化。此外，位于存储器设备1的最下层的第一基板W1为了确保存储器设备1的强度，与其他基板相比较厚地被保留。

另外，在以上的说明中，例示出第一实施方式的存储器设备1由多种硅晶片构成的情况，但不限于此。在第二～第六实施方式的第一基板W1以及第二基板W2中，也与第一实施方式相同，能够由多种硅晶片构成。

[8-3]第七实施方式的效果

为了提高存储器设备的性能，期望提高CMOS电路的特性。例如，形成于45度槽口晶片的PMOS晶体管的驱动电流，由于受来自与沟道平行的方向以及垂直的方向这两个方向的应变的影响，与形成于0度槽口晶片的PMOS晶体管相比而增大。即，PMOS晶体管的性能在形成于45度槽口晶片的情况下，与形成于0度槽口晶片的情况相比，能够得到提高。因此，作为设置包含PMOS晶体管的CMOS电路的基板，优选的是使用45度槽口晶片。

然而，由于45度槽口晶片与0度槽口晶片相比杨氏模量较小，因此半导体制造工序中的晶片的翘曲量的控制、量产(日文原文：流品)可能变得困难。例如在采用45度槽口晶片的情况下，晶片的翘曲量的XY差变大。由此，可能无法通过半导体制造装置进行处理，即无法量产。

因此，在第七实施方式中，在具有形成有CMOS电路的多个基板的存储器设备1中，对形成CMOS电路的多个基板中的至少一个，使用45度槽口晶片。例如，在第七实施方式中，作为第一基板W1，使用0度槽口晶片，作为第二基板W2，使用45度槽口晶片。在该情况下，45度槽口晶片例如通过图14的S13的处理而薄膜化，变得比0度槽口晶片薄。即，在存储器设备1的整体中，与45度槽口晶片相比杨氏模量较高的0度槽口晶片的比例增高。

由此，由45度槽口晶片引起的翘曲被0度槽口晶片抑制，存储器设备1的整体的翘曲量能够得到抑制。其结果，应用了第七实施方式的存储器设备1、1a、1b以及1c能够改善晶片的翘曲特性，能够量产。此外，应用了第七实施方式的存储器设备1、1a、1b以及1c通过将PMOS晶体管配置于45度槽口晶片，从而能够提高PMOS晶体管的性能。因而，第七实施方式能够兼顾晶片的翘曲特性的改善以及CMOS电路特性的提高。

另外，还可以在45度槽口晶片配置NMOS晶体管。在45度槽口晶片至少配置有期望高速地动作的PMOS晶体管(低耐压的PMOS晶体管)即可。在存储器设备1所具备的CMOS电路中，存在NMOS晶体管与PMOS晶体管各自所占的面积之比不同的情况。例如，NMOS晶体管所占的面积比PMOS晶体管所占的面积大。在该情况下，考虑在45度槽口晶片配置使用了PMOS晶体管的电路、以及使用了NMOS晶体管的电路的一部分，将使用了NMOS晶体管的剩余电路配置于0度槽口晶片。由此，能够将第一基板W1中的CMOS电路的面积、与第二基板W2中的CMOS电路的面积设计为大致相同，能够抑制存储器设备1的芯片尺寸。

此外，在组合了第七实施方式与第四实施方式的第七构成例的情况下，在45度槽口晶片配置LV晶体管，在0度槽口晶片配置HV晶体管。由此，第七实施方式与第四实施方式的第七构成例的组合，能够使分别对LV晶体管及HV晶体管要求的性能更简易地最佳化。此外，通过使形成LV晶体管的基板与形成HV晶体管的基板分开，从而能够削减由LV晶体管中的接触体CS引起的寄生电容。其结果，第七实施方式与第四实施方式的第七构成例的组合能够提高存储器设备1的动作性能。

在第七实施方式中，说明了作为第一基板W1使用第一硅晶片WAF1，作为第二基板W2使用第二硅晶片WAF2的情况，但不限于此。只要在存储器设备1的制造工序中翘曲量不成问题，则还可以对第一基板W1以及第二基板W2这两方使用第二硅晶片WAF2。此外，还可以是作为第一基板W1，使用第二硅晶片WAF2，作为第二基板W2，使用第一硅晶片WAF1。存储器设备1、1a、1b以及1c分别通过具有包含PMOS晶体管的CMOS电路配置于第二硅晶片WAF2的构成，能够提高PMOS晶体管的性能，能够提高存储器设备的性能。

在本说明书中，基板(晶片)的翘曲量例如通过晶片的外周部的高度与晶片的中心部的高度之差来表现。作为晶片的翘曲量的单位，例如使用微米(μm)。晶片的翘曲量还可以基于晶片中心的高度的测定结果，通过距离3点基准平面的带标记距离来表现。晶片的翘曲量例如设定为在3点基准平面之上的情况下为正，在3点基准平面之下的情况下为负。晶片的翘曲量例如能够通过使用激光位移计、共焦式位移计、静电电容式外差干涉仪、斐索干涉仪等测量晶片的各坐标的高度来计算晶片形状(翘曲)，从而能够测量出来。

在本说明书中，“高耐压的PMOS晶体管”即“P型的HV晶体管”例如示出了如下的晶体管：栅极氧化膜为20nm以上，向栅极旁的源极/漏极区域注入P型载流子，向栅极下的沟道区域注入N型载流子，对栅极施加电压使沟道区域反转，从而获得电流。“低耐压的PMOS晶体管”即“P型的LV晶体管”示出了如下的晶体管：阈值电压比高耐压的PMOS晶体管低，例如栅极氧化膜为10nm以下，向栅极旁的源极/漏极区域注入P型载流子，向栅极下的沟道区域注入N型载流子，对栅极施加电压使沟道区域反转，从而获得电流。“高耐压的NMOS晶体管”即“N型的HV晶体管”例如示出了如下的晶体管：栅极氧化膜为20nm以上，向栅极旁的源极/漏极区域注入N型载流子，向栅极下的沟道区域注入P型载流子，对栅极施加电压使沟道区域反转，从而获得电流。“低耐压的NMOS晶体管”即“N型的LV晶体管”示出了如下的晶体管：阈值电压比高耐压的NMOS晶体管低，例如栅极氧化膜为10nm以下，向栅极旁的源极/漏极区域注入N型载流子，向栅极下的沟道区域注入P型载流子，对栅极施加电压使沟道区域反转，从而获得电流。

另外，上述各实施方式的一部分或者全部也能够如以下的附记那样记载，但不限于以下。

(附记1)

一种存储器设备，具备：第一硅基板，形成有第一CMOS电路；第二硅基板，设于上述第一硅基板的上方，并形成有第二CMOS电路；以及第一存储单元阵列，设于上述第二硅基板的上方，连接于上述第一CMOS电路以及第二CMOS电路，并具有在上述第一硅基板以及上述第二硅基板的层叠方向上排列的多个存储单元，由上述第一硅基板以及上述第二硅基板构成的组包含面取向为(100)且设有PMOS晶体管的第三硅基板，上述PMOS晶体管的沟道的延伸方向与上述第三硅基板的晶体取向＜100＞平行地设置。

(附记2)

如附记1所记载的存储器设备，由上述第一硅基板以及上述第二硅基板构成的组包含面取向为(100)且设有NMOS晶体管的第四硅基板，上述NMOS晶体管的沟道的延伸方向与上述第四硅基板的晶体取向＜110＞平行地设置。

(附记3)

如附记2所记载的存储器设备，上述第四硅基板对应于上述第一硅基板，上述第三硅基板对应于上述第二硅基板。

(附记4)

如附记2所记载的存储器设备，上述PMOS晶体管为低耐压的PMOS晶体管。

(附记5)

如附记4所记载的存储器设备，上述NMOS晶体管为高耐压的NMOS晶体管。

虽然说明了本申请的几个实施方式，但这些实施方式作为例子而提示，无意限定申请的范围。这些新的实施方式能够以其他各种方式实施，在不脱离申请的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在申请的范围及主旨中，并且包含在权利要求书所记载的技术方案及其等同的范围内。

Claims (20)

1.一种存储器设备，其特征在于，具备：

第一硅基板，形成有第一CMOS电路；

第二硅基板，被设置于所述第一硅基板的上方，并形成有第二CMOS电路；以及

第一存储单元阵列，被设置于所述第二硅基板的上方，与所述第一CMOS电路以及所述第二CMOS电路连接，具有在所述第一硅基板以及所述第二硅基板的层叠方向上排列的多个存储单元。

2.如权利要求1所述的存储器设备，其特征在于，

还具备硅穿孔，该硅穿孔将所述第一CMOS电路与所述第二CMOS电路之间连接，或者将所述第一CMOS电路与所述第一存储单元阵列之间连接。

3.如权利要求2所述的存储器设备，其特征在于，还具备：

所述第一硅基板与所述第二硅基板之间的第一接合层；

包含于所述第一接合层的第一接合金属；以及

被设置于所述第一接合层与所述第二硅基板之间且经由所述第一接合金属而连接的所述第一CMOS电路的布线。

4.如权利要求2所述的存储器设备，其特征在于，还具备：

所述第一硅基板与所述第二硅基板之间的第一接合层；

被设置于所述第一接合层与所述第一硅基板之间的所述第一CMOS电路的布线；以及

包含于所述第一接合层的第一接合金属，

所述布线经由所述第一接合金属以及所述硅穿孔与所述第二CMOS电路或者所述第一存储单元阵列连接。

5.如权利要求2所述的存储器设备，其特征在于，还具备：

所述第二硅基板与所述第一存储单元阵列之间的第二接合层；以及

包含于所述第二接合层的第二接合金属，

所述第一存储单元阵列经由所述第二接合金属与所述第一CMOS电路或者所述第二CMOS电路连接。

6.如权利要求5所述的存储器设备，其特征在于，

所述第二接合金属具有被设置成倒锥形状的第一部分、以及所述第一部分上的被设置成锥形状的第二部分。

7.如权利要求1所述的存储器设备，其特征在于，

还具备分类为第一组及第二组的多个行解码器，

所述第一存储单元阵列具有与所述多个行解码器分别连接的多个数据块，

所述第一组的行解码器包含于所述第一CMOS电路，

所述第二组的行解码器包含于所述第二CMOS电路。

8.如权利要求1所述的存储器设备，其特征在于，

还具备多个行解码器，

所述第一存储单元阵列具有与所述多个行解码器分别连接的多个数据块，

所述多个行解码器分别所包含的多个元件被分类为第一元件组及第二元件组，

所述第一元件组包含于所述第一CMOS电路，

所述第二元件组包含于所述第二CMOS电路。

9.如权利要求1所述的存储器设备，其特征在于，

还具备分类为第一组及第二组的多个读出放大器，

所述第一存储单元阵列具有与所述多个读出放大器分别连接的多个位线，

所述第一组的读出放大器包含于所述第一CMOS电路，

所述第二组的读出放大器包含于所述第二CMOS电路。

10.如权利要求1所述的存储器设备，其特征在于，

还具备多个读出放大器，

所述第一存储单元阵列具有与所述多个读出放大器分别连接的多个位线，

所述多个读出放大器分别所包含的多个元件被分类为第三元件组及第四元件组，

所述第三元件组包含于所述第一CMOS电路，

所述第四元件组包含于所述第二CMOS电路。

11.如权利要求1所述的存储器设备，其特征在于，

还具备多个行解码器以及多个读出放大器，

所述第一存储单元阵列具有与所述多个行解码器分别连接的多个字线以及与所述多个读出放大器分别连接的多个位线，

所述多个行解码器包含于所述第一CMOS电路以及所述第二CMOS电路中的一方，

所述多个读出放大器包含于所述第一CMOS电路以及所述第二CMOS电路中的另一方。

12.如权利要求1所述的存储器设备，其特征在于，

所述第一CMOS电路以及所述第二CMOS电路中的一方由低耐压晶体管构成，

所述第一CMOS电路以及所述第二CMOS电路中的另一方由与所述低耐压晶体管相比高耐压的高耐压晶体管构成。

13.如权利要求12所述的存储器设备，其特征在于，

还具备多个行解码器以及多个读出放大器，

所述第一存储单元阵列具有与所述多个行解码器分别连接的多个字线以及与所述多个读出放大器分别连接的多个位线，

所述多个行解码器包含于所述第一CMOS电路以及所述第二CMOS电路中的一方，

所述多个读出放大器包含于所述第一CMOS电路以及所述第二CMOS电路中的另一方，

所述第一CMOS电路以及所述第二CMOS电路中的所述一方包含连接于所述多个读出放大器与所述多个位线之间的多个第一高耐压晶体管。

14.如权利要求12所述的存储器设备，其特征在于，

包含于所述第一CMOS电路的所述低耐压晶体管的栅极电极的层叠构造与包含于所述第二CMOS电路的所述高耐压晶体管的栅极电极的层叠构造不同。

15.如权利要求14所述的存储器设备，其特征在于，

所述低耐压晶体管的栅极电极包含镍铂硅化物，

所述高耐压晶体管的栅极电极包含硅化钨或者氮化钨。

16.如权利要求1所述的存储器设备，其特征在于，

所述第一硅基板包含以第一间距形成的第一有源区域，

所述第二硅基板包含以与所述第一间距不同的第二间距形成的第二有源区域，

所述存储器设备具备串联连接有至少一个第一有源区域以及至少一个第二有源区域的电阻元件。

17.如权利要求1所述的存储器设备，其特征在于，

所述第一CMOS电路包含具有第一栅极宽度的多个第一栅极电极，

所述第二CMOS电路包含具有与所述第一栅极宽度不同的第二栅极宽度的多个第二栅极电极，

所述存储器设备具备串联连接有至少一个第一栅极电极以及至少一个第二栅极电极的电阻元件。

18.如权利要求1所述的存储器设备，其特征在于，还具备：

包含于形成有所述第一CMOS电路的层并且并行地配置的第一导电体以及第二导电体；以及

包含于形成有所述第二CMOS电路的层并且并行地配置的第三导电体以及第四导电体，

所述第一导电体与所述第三导电体经由第一硅穿孔连接，

所述第二导电体与所述第四导电体经由第二硅穿孔连接，

所述第一导电体以及所述第三导电体作为电容元件的一方电极发挥功能，

所述第二导电体以及所述第四导电体作为所述电容元件的另一方电极发挥功能。

19.如权利要求1所述的存储器设备，其特征在于，

还具备被设置于所述第一存储单元阵列的上方的第二存储单元阵列，

所述第二CMOS电路用于控制所述第一存储单元阵列，

所述第一CMOS电路用于控制所述第二存储单元阵列。

20.如权利要求1所述的存储器设备，其特征在于，

还具备被设置于所述第一存储单元阵列的上方的第二存储单元阵列，

所述第一CMOS电路用于控制所述第一存储单元阵列，

所述第二CMOS电路用于控制所述第二存储单元阵列。