JPH0319710B2 - - Google Patents

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JPH0319710B2
JPH0319710B2 JP55188934A JP18893480A JPH0319710B2 JP H0319710 B2 JPH0319710 B2 JP H0319710B2 JP 55188934 A JP55188934 A JP 55188934A JP 18893480 A JP18893480 A JP 18893480A JP H0319710 B2 JPH0319710 B2 JP H0319710B2
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bit line
bit
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memory cell
bit lines
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は、折り返しビツト線方式を採用して集
績度を向上させた１トランジスタ１キヤパシタ型
の半導体記憶装置に関する。
１トランジスタ１キヤパシタ型のダイナミツク
RAM（ランダム・アクセス・メモリ）は、従来
第１図或いは第３図に示すパターンで形成される
ことが多い。第２図は第１図の等価回路で、B0，
Ｂ0，B1，1，…センスアンプ回路Ｓ／Ａおよび
コラム選択回路Ｙ−SELECTから左右に延びる
ビツト線対である。Q1，Q2，…はトランジスタ
（トランスフアゲート）、C1，C2…はキヤパシタ
で、Q1，Ci（ｉ＝１、２、…）で１ビツトのメモ
リセルが構成される。トランジスタQ1，Q2は共
通のワード線W0で駆動されるが、ビツト線B0，
B1が異なるので多重選択は防止される。このこ
とは他のワード線W1，W2，…についても同様で
ある。第１図のパターンではビツト線B0，B1，
…は拡散層の一部であり、第１のチヤネル形成領
域（左上から右下への斜線を付した部分）からな
るキヤパシタC1，C2，……とビツト線B0，B1，
…の間には第２層の多結晶シリコン層２（右上か
ら左下への斜線を付した部分）をゲート電極とし
た第２のチヤネル形成領域であるトランジスタ
Q1，Q2，…が形成される。３は第１層の多結晶
シリコン層で、キヤパシタC1，C2，…に共通な
他方の電極となる。本例のワード線W0，W1，…
はアルミニウム（Al）配線層４で形成され、コ
ンタクトホール５で多結晶シリコン層２に接続さ
れる。
第４図は第３図の等価回路である。第２図の例
はビツト線をセンスアンプの両側に延在させ、ワ
ード線は２群に分けて両側のビツト線群に交差さ
せたものであるが、第４図の例では全ワード線
W0，W1，…を１群として、これに折り返しビツ
ト線対B0，0，B1，1，…を交又させる。本
例のビツト線B0，B1，…はAl配線層１１である
ため、拡散層１２はトランジスタQ1，Q2，…の
ソース、ドレイン形成のみに用いられる。尚、１
３はキヤパシタC1，C2，…に共通な他方の電極
となる第１層の多結晶シリコン層、１４はその
窓、１５はワード線W0，W1，…を形成する第２
層の多結晶シリコン層、１６はAl配線層１１と
拡散層１２を接続するコンタクトホールである。
上述した２例のダイナミツクRAMは、そのレ
イアウトの限界でもキヤパシタの面積効率（セル
面積に対するキヤパシタ面積の比）が20〜30％と
低い。本発明はこの面積効率を更に高めて集積度
を向上させようとするもので、その特徴とすると
ころはセンスアンプ両側のビツト線を折曲して同
じ方向へ延びるようにし、かゝるビツト線にワー
ド線を交差させ、該ワード線をゲート電極とする
トランジスタを介してメモリセル用キヤパシタを
ビツト線へ接続した折返しビツト線型の半導体記
憶装置において、各センスアンプに対するビツト
線対の間に隣接センスアンプのビツト線の一方を
介在させ、これらのビツト線へは二つのメモリセ
ルを一つのコンタクトで接続し、各ビツト線への
メモリセルコンタクト位置を隣り合うビツト線へ
のメモリセルコンタクト位置に対して一ワード線
分ずらすことにより、これらのビツト線に接続す
るキヤパシタは、一ビツト線に接続される各キヤ
パシタの間の領域に隣接する他のビツト線に接続
される各キヤパシタが位置するようにずらして配
置した点にある。
以下図示の実施例を参照しながらこれを詳細に
説明する。第５図ａは本発明の一実施例を示す平
面パターン図、ｂはそのＡ−A′での断面図、第
６図は等価回路図である。本例は各センスアンプ
に対する折り返しビツト線対B0，0，B1，1，
…の間に隣接センスアンプのビツト線対の一方を
介在させるようにしたものである。ワード線は第
３図の例のようにトランスフアゲート用のトラン
ジスタのゲート電極を兼ねるようにし、そしてこ
のトランジスタを介して各ビツト線へ接続される
キヤパシタは、隣接ビツト線のそれらが互いに噛
み合うようにした。例えば折り返しビツト線対
B0，0を中心に見ればこれらの間に隣りのビツ
ト線対のビツト線B1が介在する。そしてビツト
線B0およびB1にトランジスタQ1，Q6，Q7および
Q3，Q8を介して接続されるキヤパシタC1，C6，
C7およびC3，C6は１ワード線間隔だけずれて互
いに噛み合うように配置される。これらのキヤパ
シタは各ワード線の間に置かれ、そしてビツト線
へはビツト線方向に並ぶキヤパシタの各２個が同
一点において接続される。例えばビツト線0へ
はキヤパシタC4とC5が、ワード線W2，W3（トラ
ンジスタQ4，Q5）を挾んで同一点27において接
続される。またこの接続点２７は、隣接ビツト線
のそれを、１ワード線間隔ずつずらしてある。こ
の様にすると集積度が向上し、また多重選択が生
じない。例えば、第５図のレイアウトでB0，B1，
B0，1を折り返しビツト線対にすると、ワード
線W1がＨ（ハイ）レベルになるときセルQ1，C1，
Q2，C2が同時に選択されてしまうが、本例のよ
うなビツト線の組合わせであればこの様なことに
はならない。
本例のセルは多結晶シリコンを３層用いて構成
され、第１層２１がワード線、第２層２２がキヤ
パシタC1，C2…の第１の電極、第３層２３がキ
ヤパシタC1，C2…に共通の他方の電極となる。
２４は第３層２３の窓で、ここでビツト線B0，
Ｂ0，…を形成するAl配線層２５とソースおよび
ドレインを形成する拡散層２６とが接続される。
２７（前記の接続点）はそのコンタクトホールで
ある。
上述したRAMは、第５図ａに示すようにワー
ド線W1，W2，…間のスペースにキヤパシタC1，
C2，…が密集して配列されるので、面積効率に
して40％程度の高集積化が期待される。尚、折り
返しビツト線対の間に配設される他のビツト線は
２本以上であつてもよい。
以上述べたように本発明によれば、１トランジ
スタ１キヤパシタ型のダイナミツクRAMの集積
度を高めることができるので、特に大容量化に際
し有用である。
【図面の簡単な説明】
第１図および第２図は従来のダイナミツク
RAMの一例を示す平面パターン図および等価回
路図、第３図および第４図は従来のダイナミツク
RAMの他の例を示す平面パターン図および等価
回路図、第５図ａ，ｂは本発明の一実施例を示す
平面パターン図および断面図、第６図はその等価
回路図である。 図中、B0，0およびB1，1は折り返しビツ
ト線対、W0，W1，…はワード線、C1，C2，…は
キヤパシタ、Q1，Q2，…はトランスフアゲート
である。

Claims (1)

    【特許請求の範囲】
  1. １ センスアンプ両側のビツト線を折曲して同じ
    方向へ延びるようにし、かゝるビツト線にワード
    線を交差させ、該ワード線をゲート電極とするト
    ランジスタを介してメモリセル用キヤパシタをビ
    ツト線へ接続した折返しビツト線型の半導体記憶
    装置において、各センスアンプに対するビツト線
    対の間に隣接センスアンプのビツト線対の一方を
    介在させ、これらのビツト線へは二つのメモリセ
    ルを一つのコンタクトで接続し、各ビツト線への
    メモリセルコンタクト位置を隣り合うビツト線へ
    のメモリセルコンタクト位置に対して一ワード線
    分ずらすことにより、これらのビツト線に接続す
    るキヤパシタは、一ビツト線に接続される各キヤ
    パシタの間の領域に隣接する他のビツト線に接続
    される各キヤパシタが位置するようにずらして配
    置したことを特徴とする半導体記憶装置。
JP55188934A 1980-12-26 1980-12-26 Semiconductor memory unit Granted JPS57111061A (en)

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