JPS60109268A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60109268A JPS60109268A JP58217318A JP21731883A JPS60109268A JP S60109268 A JPS60109268 A JP S60109268A JP 58217318 A JP58217318 A JP 58217318A JP 21731883 A JP21731883 A JP 21731883A JP S60109268 A JPS60109268 A JP S60109268A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- signal lines
- adjacent
- address signal
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000000295 complement effect Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関する。
近年、半導体記憶装置の高集積化に伴い、配線もその幅
が細くなったが、他の層との導通上図るコンタクトの部
分では配線が多少ずれてもコンタクト孔を十分覆えるよ
うに、その部分だけ、配線金太くすることが一般に行な
われている。そのため、隣合う信号線に於いて、共に接
近した位置でジンタクト孔ｔ−形成する場合には、この
コンタクト部分での配線の幅の増加分だけ、２本の配線
の間隔？大きくするか、ある旨は、コンタクト孔の位置
全ずらせることで、隣合う信号線が短絡するのを防いで
いる。
が細くなったが、他の層との導通上図るコンタクトの部
分では配線が多少ずれてもコンタクト孔を十分覆えるよ
うに、その部分だけ、配線金太くすることが一般に行な
われている。そのため、隣合う信号線に於いて、共に接
近した位置でジンタクト孔ｔ−形成する場合には、この
コンタクト部分での配線の幅の増加分だけ、２本の配線
の間隔？大きくするか、ある旨は、コンタクト孔の位置
全ずらせることで、隣合う信号線が短絡するのを防いで
いる。
第１図（ａ）、 （ｂ）は従来の半導体記憶装置の配線
の例を示す平面図である。
の例を示す平面図である。
第１図ｔａ＋は配線１とそのコンタクト２が配線１′と
そのコンタクト２′と短絡するの全防ぐために配線間隔
？大きくした場合を示す。
そのコンタクト２′と短絡するの全防ぐために配線間隔
？大きくした場合を示す。
第１図（ｂｌはコンタクト４と４′の位置ｔずらして２
本の隣合う配線３と３′とが短絡するの？防いだ場合を
示す。
本の隣合う配線３と３′とが短絡するの？防いだ場合を
示す。
従来の半導体記憶装置に於けるアドレス信号線は、列デ
コーダまたは行デコーダのアレイ領域内で、互いに相補
的なアドレス信号線が隣合うように配置されていた。こ
の場合、これら隣合う信号線上のコンタクト孔が接近し
て形成される場合には、上記二つの方法のうちのどちら
か全採用して２本の信号線が短絡するのを防いできたが
、いずれの場合も、面積の増大をもたらすという欠点が
あった。このこと？更に詳しく説明しよう。
コーダまたは行デコーダのアレイ領域内で、互いに相補
的なアドレス信号線が隣合うように配置されていた。こ
の場合、これら隣合う信号線上のコンタクト孔が接近し
て形成される場合には、上記二つの方法のうちのどちら
か全採用して２本の信号線が短絡するのを防いできたが
、いずれの場合も、面積の増大をもたらすという欠点が
あった。このこと？更に詳しく説明しよう。
＠２図は従来のフリップフロップ回路の一例の回路図で
ある。 ｆ 二つのトランジスタ５．５′のゲートとドレインが夜差
接続され、ゲートに互いに相補的なアドレス信号線６．
６′が接続される。
ある。 ｆ 二つのトランジスタ５．５′のゲートとドレインが夜差
接続され、ゲートに互いに相補的なアドレス信号線６．
６′が接続される。
第３図は第２図に示すフリップフロップ回路を複数個半
導体基板に形成したものの平面図である。
導体基板に形成したものの平面図である。
第３図において、７．７’、８．ｓ’、９は配線で、配
線７と７′及び８と８とがそれぞれ相補的なアドレス線
に用いられる。１０．１０’Ｕ拡散領域、１１．１１’
、１２．１２’、１３゜１４．１５はゲートに用いられ
る多結晶シリコン、１６ａ、１６ｂ、１６ａ’ 、１６
ｂ’ ＋ １７ａ＋１７ｂ、１７ａ’、１７ｂ’、１８
ａ、１８ｂはコンタクトである。第２図と対応させると
、トランジスタ５についてはゲートが多結晶シリコン１
１、ソースが拡散領域１０．ドレ・ｆンが多結晶シリコ
ン１１の反対側に存在する拡散領域１０ｂとなる。トラ
ンジスタ５′についてはゲートが多結晶シリコン１１′
、ソースが拡散領域１０（トランジスタ５と共通）、ド
レインが多結晶シ１ノコン１１’の反対側の拡散領域１
０ ａｉ＆なる。他の領域についても同様である。
線７と７′及び８と８とがそれぞれ相補的なアドレス線
に用いられる。１０．１０’Ｕ拡散領域、１１．１１’
、１２．１２’、１３゜１４．１５はゲートに用いられ
る多結晶シリコン、１６ａ、１６ｂ、１６ａ’ 、１６
ｂ’ ＋ １７ａ＋１７ｂ、１７ａ’、１７ｂ’、１８
ａ、１８ｂはコンタクトである。第２図と対応させると
、トランジスタ５についてはゲートが多結晶シリコン１
１、ソースが拡散領域１０．ドレ・ｆンが多結晶シリコ
ン１１の反対側に存在する拡散領域１０ｂとなる。トラ
ンジスタ５′についてはゲートが多結晶シリコン１１′
、ソースが拡散領域１０（トランジスタ５と共通）、ド
レインが多結晶シ１ノコン１１’の反対側の拡散領域１
０ ａｉ＆なる。他の領域についても同様である。
配線７．７’、 ８．８’、 ９ の配置は第１図（ａ
）に示し几配置法、即ち配線と配線との間隔上広くする
方法會採用している。
）に示し几配置法、即ち配線と配線との間隔上広くする
方法會採用している。
今、配線の幅ｔａ９間隔ヲｂ、コンタクト部分での配線
の幅の増大全片側につ！８Ｃとし、更に、２ｍのアドレ
ス信号線のピッチｋＡとすると。
の幅の増大全片側につ！８Ｃとし、更に、２ｍのアドレ
ス信号線のピッチｋＡとすると。
Ａ＝ ４ ａ＋４ ｂ＋６ ｃ ＋＋−・−１１１とな
る。即ち、コンタクト部分での配線の幅の増加分だけ間
隔が大きくなる。第１図（ｂ）で示した配置法、即ちコ
ンタクトをずらす方法會採用すると、１３ ＝ ４ ａ
＋４ ｂ＋４ ｃ −−−−−・１２）となる。この場
合、（２）式の２は（１）式の看に比べて２Ｃだけ小さ
いが縦方向に長くなる。
る。即ち、コンタクト部分での配線の幅の増加分だけ間
隔が大きくなる。第１図（ｂ）で示した配置法、即ちコ
ンタクトをずらす方法會採用すると、１３ ＝ ４ ａ
＋４ ｂ＋４ ｃ −−−−−・１２）となる。この場
合、（２）式の２は（１）式の看に比べて２Ｃだけ小さ
いが縦方向に長くなる。
以上のように、第一１図（ａ）、 （ｂ）で示した二つ
の６己線配置法のいずれ全採用しても、面積の増犬七も
たらすという欠点があった。
の６己線配置法のいずれ全採用しても、面積の増犬七も
たらすという欠点があった。
本発明の目的は、上記欠点全除去し、配線面積の増大？
防ぎ、高密度集積が可能な半導体記憶装置全提供するこ
とにある。
防ぎ、高密度集積が可能な半導体記憶装置全提供するこ
とにある。
本発明の半導体記憶装置は、列デコーダまたは行デコー
ダに互に相補的なアドレス信号線が接続される半導体記
憶装置において、前記列デコーダまたは行デコーダのア
レイ領域内で前記互いに相補的なアドレス信号線がすべ
て隣合わないように配置することにより構成される。
ダに互に相補的なアドレス信号線が接続される半導体記
憶装置において、前記列デコーダまたは行デコーダのア
レイ領域内で前記互いに相補的なアドレス信号線がすべ
て隣合わないように配置することにより構成される。
次に、本発明の実施例について図面を用いて説明する。
＠４図は本発明の一実施例の平面図である。
この実施例は、第３図に示した従来例と対応させてあシ
、同じものに対しては同一番号で示している。この実施
例においては、互いに相補的なアドレス信号線となる配
線７と７′、８と８′とが互いに隣合わないように配置
されている。即ち、配線７の隣には配線８が配置されて
配線７と７′とが隣合っていない。同様に配線８と８′
との間に配線７′が存在していて配線８と′８′とは隣
合っていない。
、同じものに対しては同一番号で示している。この実施
例においては、互いに相補的なアドレス信号線となる配
線７と７′、８と８′とが互いに隣合わないように配置
されている。即ち、配線７の隣には配線８が配置されて
配線７と７′とが隣合っていない。同様に配線８と８′
との間に配線７′が存在していて配線８と′８′とは隣
合っていない。
このような配線の配置法にしたとき、２組のアドレス信
号線のピッチｌは Ａ ＝ ４ ａ＋４ ｂ＋４ Ｃ−・・・＋３）となる
。（３）式は（２）式と同じである。このことはピッチ
看？最小にできることを示す。縦方向に関しては、コン
タクト孔の位置を縦方向にずらせていないので、第３図
の場合と同じ大きさにでき、結局いずれの方向にも最小
の大きさでノ（ターン？形成することができる。
号線のピッチｌは Ａ ＝ ４ ａ＋４ ｂ＋４ Ｃ−・・・＋３）となる
。（３）式は（２）式と同じである。このことはピッチ
看？最小にできることを示す。縦方向に関しては、コン
タクト孔の位置を縦方向にずらせていないので、第３図
の場合と同じ大きさにでき、結局いずれの方向にも最小
の大きさでノ（ターン？形成することができる。
上記実施例では、互いに相補的なアドレス信号線の間に
別のアドレスのアドレス信号線を配置したが、アドレス
信号線以外の他の信号線を配置しても良いし、本発明の
目的を達成することができる。
別のアドレスのアドレス信号線を配置したが、アドレス
信号線以外の他の信号線を配置しても良いし、本発明の
目的を達成することができる。
以上詳細に説明したように、本発明によれば、配線面積
の増大？防ぎ、高密度集積が可能な半導体記憶装置が得
られる。
の増大？防ぎ、高密度集積が可能な半導体記憶装置が得
られる。
第１図（ａ）、 （ｂ）は従来の半導体記憶装置の配線
の例を示す平面図、第２図は従来の７リツプフロツプ回
路の一例の回路図、第３図は第２図に示すフリップフロ
ップ回路を複数個半導体基板に形成したものの平面図、
第４図は本発明の一実施例の平面図である。 １．１′・・・・・・配線、 ２． ２’・・・・・・
コンタクト、３、 ３’ 叫−ＲｆｆｌＡ、 ４． ４
’・・団・コンタクト、５゜５′・・・・・・トランジ
スタ、６．６’・・団・アドレス信号線、７．７’、８
．８’、９・・・・・・配線、ＩＤ。 １０ ．１０ａ、１０ｂ、ｌ０Ｃ−・・・・・拡散領域
、１１．１１’、１２．１２’、１３，１４．１５・・
・・・・多結晶シリコン、１６ａ、１６ｂ、１６ａ’。 １６ｂ’、１７ａ、１７ｂ、１７ａ’、１７ｂ’。 １８ａ、１８ｂ・・・・・・コンタクト。 豫 １ シ ャＺ 田 半 ３ 図 ヒーーーノ： を４− 図 ′ ヒーｌ−一一
の例を示す平面図、第２図は従来の７リツプフロツプ回
路の一例の回路図、第３図は第２図に示すフリップフロ
ップ回路を複数個半導体基板に形成したものの平面図、
第４図は本発明の一実施例の平面図である。 １．１′・・・・・・配線、 ２． ２’・・・・・・
コンタクト、３、 ３’ 叫−ＲｆｆｌＡ、 ４． ４
’・・団・コンタクト、５゜５′・・・・・・トランジ
スタ、６．６’・・団・アドレス信号線、７．７’、８
．８’、９・・・・・・配線、ＩＤ。 １０ ．１０ａ、１０ｂ、ｌ０Ｃ−・・・・・拡散領域
、１１．１１’、１２．１２’、１３，１４．１５・・
・・・・多結晶シリコン、１６ａ、１６ｂ、１６ａ’。 １６ｂ’、１７ａ、１７ｂ、１７ａ’、１７ｂ’。 １８ａ、１８ｂ・・・・・・コンタクト。 豫 １ シ ャＺ 田 半 ３ 図 ヒーーーノ： を４− 図 ′ ヒーｌ−一一
Claims (1)
- 列デコーダまたは行デコーダに互いに相補的なアドレス
信号線が接続される半導体記憶装置において、前記列デ
コーダまたは行デコーダのアレイ領域内で前記互いに相
補的なアドレス信号線がすべて隣合わないように配置し
たこと全特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217318A JPS60109268A (ja) | 1983-11-18 | 1983-11-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217318A JPS60109268A (ja) | 1983-11-18 | 1983-11-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60109268A true JPS60109268A (ja) | 1985-06-14 |
Family
ID=16702284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217318A Pending JPS60109268A (ja) | 1983-11-18 | 1983-11-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100614660B1 (ko) | 2005-06-01 | 2006-08-22 | 삼성전자주식회사 | 반도체 기억 장치의 데이터 라인 및 그 형성방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414690A (en) * | 1977-07-06 | 1979-02-03 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
-
1983
- 1983-11-18 JP JP58217318A patent/JPS60109268A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414690A (en) * | 1977-07-06 | 1979-02-03 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100614660B1 (ko) | 2005-06-01 | 2006-08-22 | 삼성전자주식회사 | 반도체 기억 장치의 데이터 라인 및 그 형성방법 |
| US7645644B2 (en) | 2005-06-01 | 2010-01-12 | Samsung Electronics Co., Ltd. | Data line layout in semiconductor memory device and method of forming the same |
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