KR100493265B1 - 정적 메모리 셀 및 메모리 어레이 - Google Patents

정적 메모리 셀 및 메모리 어레이 Download PDF

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Abstract

메모리 셀 레이아웃은 하나의 파워 접속부는 인접한 로우까지 연장되는 서펜타인(serpentine)이고 다른 하나는 인접한 컬럼 및 인접한 로우 내의 메모리 셀들의 접속부를 결속하는 서브어레이 레이아웃을 각각 제공함으로서, 메모리 어레이의 인접한 로우들 및 컬럼들 사이의 전원 접속부의 공유를 제공한다. 서브어레이 레이아웃은 반복에 의해 확장될 수도 있고, 스텝 앤드 리피트 방식(step-and-repeat fashion)으로 비교적 많은 수의 메모리 셀의 리소그래픽 노출에 의해 생성될 수도 있다. 메모리 셀에 대한 파워 접속부의 레이아웃은 필요한 접속부의 수를 증가시키지 않고 또한 증가된 제조 수율을 가지며 최소 피처 사이즈를 충분히 활용하면서, 필요한 파워 접속부의 수를 크게 감소시킬 수 있으며, 리던던트 접속부 및 차폐 메시(mesh)를 제공할 수 있다.

Description

정적 메모리 셀 및 메모리 어레이{SHARED GROUND SRAM CELL}
본 발명은 반도체 집적 회로 메모리 어레이에 관한 것으로서, 특히 고집적 밀도로 형성된 SRAM(static random access memory) 어레이에 관한 것이다.
트랜지스터와 같은 전자 소자들의 크기를 축소함으로써, 보다 많은 수의 이러한 소자들을 소정 크기의 칩 상에 형성할 수 있으며, 동시에 디바이스들 간의 근접도의 증가로 신호 전파 시간이 감소될 수 있기 때문에, 집적 밀도를 증가시키면 집적 회로의 성능 및 기능에 있어 많은 이점들이 있다. 집적 회로 메모리 어레이와 관련하여, 집적 밀도를 증가시키면, 칩에 보다 많은 데이터가 저장될 수 있으며, 동작 마진도 잠재적으로 개선된다. 따라서, 집적 회로 메모리의 제조업자들은 최소 피처 사이즈 체제를 감소시키고자 갈망하고 있다.
최소 피처 사이즈는 소정의 집적 회로에 대한 디자인 룰의 아주 중요한 파라미터이다. 최소 피처 사이즈는 리소그래픽으로(lithographically) 정의된 피처에 대한 최소 허용된 횡단 치수(minimum allowed transverse dimension)를 지칭하며(비록 현 기술 수준은 트랜지스터 게이트 측벽들과 같은 일부 구조물이 서브리소그래픽(sub-lithographic) 치수로 형성될 수 있도록 하긴 하지만), 또한 배선과 같은 피처들 간의 최소 허용 간격에 적용된다. 일반적으로, 도전체는 금속화 층 내의 부분들(segments) 내에 형성되어야 하지만, 다른 층은 중간 절연층 내의 콘택트 비아를 통해 부분들을 접속하는데 사용된다. 이러한 구조물은 금속층들 사이의 정합(registration) 및 이들 사이의 콘택트 위치의 고정확도를 요구한다. 따라서, 정합 공차를 증가시키기 위해 임의의 층 내의 도전성 부분들 사이의 간격을 크게 하는 것과 얻어질 수 있는 최고의 집적 밀도 사이에 절충이 이루어진다. 따라서, 제조 수율이 다소 떨어지더라도, 도전체들 사이의 공간이 일반적으로 최소 피처 사이즈에 아주 가깝게 만들어진다.
또한, 최소 피처 사이즈는 리소그래픽 분해능에 의해 제한될 수밖에 없기 때문에, 특히 최소 피처 사이즈가 감소될 때, 도전체 단부의 라운딩 및 축소(foreshorting)에 의해 리소그래픽 이미지의 피처의 품질이 다소 저하된다. 도전체는 접속 위치들(예를 들면, 비아) 사이에서 연장되기 때문에, 도전체의 단부의 축소 또는 라운딩은 접속 구조물과 겹쳐지는 도전체 영역을 감소시킬 수도 있으며, 잠재적으로는 겹쳐지는 영역이 크게 감소되지 않도록 리소그래픽 이미지가 도전체의 단부에서의 치수를 증가시키도록 조정되지 않으면 결국 개방 회로가 될 것이다.
이러한 조정은 OPC(optical proximity correction) 앵커(anchor)라고 지칭되며, 적어도 리소그래픽 레지스트를 노출시키는데 사용된 이미지 내의 도전체들 사이의 거리를 감소시켜, 목적하는 간격이 그 결과의 도전체 형상으로 거의 복원될 것이다. OPC 앵커에 의해 도전체 길이가 접속 구조물 너머 증가되는 부분은 연장부(extension)라고 하며, 접속 구조물에서 OPC 앵커에 의해 도전체의 폭이 증가하는 부분은 탭(tab)이라 한다. 탭과 연장부는 독립적으로 이용되거나 또는 조합하여 이용될 수도 있다. 이러한 주도 설계(aggressive design)는 리소그래픽 프로세스 윈도우를 감소시키며 제조 수율을 저하시킨다.
또한 일반적으로 이러한 주도 설계 공간은 다른 접속부의 루팅의 조정을 요하는 경우가 있는데, 때론 접속부의 부분들이 대각선으로 위치할 것을 요구한다. 대각선 부분들은 리소그래픽 방식으로 노출시키기가 더 어려운데, 왜냐하면, 이들은 각이 진 형상들이 생성될 것을 요구하기 때문이며, 이는 일반적으로 칩 상의 다른 공간이 최적으로 사용되는 것보다 덜 사용됨을 의미한다. 대각선 도전체는 또한 집적 회로의 다른 소자들에 대한 용량성 결합을 제한하는 레이아웃의 다른 문제점을 암시할 수도 있다.
SRAM(static random access memory)에 대한 회로의 레이아웃의 다른 문제점은 메모리 셀과 저장된 데이터 신호를 상기 셀과 교환하며 셀 선택을 제공하는 접속부를 포함하는 쌍안정 회로를 형성하는 셀 내의 활성 디바이스에 파워를 제공할 필요가 있다는 것이다. 현 기술 수준에서는, 선택된 비트 라인 쌍을 통해 참과 거짓의 논리 상태로 데이터를 제공하고, 셀 선택에 있어서 선택된 비트 라인 쌍에 직교하는 부가적인 워드 라인을 사용하는 것이 일반적으로 바람직하다. 또한 전원 라인(VDD)과 파워 리턴 경로(예를 들면, GND)가 제공되어야 한다. 어레이 양단의 전압 강하를 제한하고 어레이의 모든 셀들이 항상 거의 동일한 전압을 수신하도록 하기 위해 메모리 셀의 많은 로우(또는 컬럼)에 대한 리턴 라인들과 전원 사이에 접속이 이루어져야 하기 때문에, 각각의 셀에 대한 이들 5 개의 접속부는 대형 어레이에 대한 디자인 레이아웃을 복잡하게 한다. 일반적으로, 미러형 쌍(mirrored pair) 내의 메모리 구조는 이들 접속부가 다소 단순하지만, 전원 도전체의 많은 부분들 및 다수의 I/O 핀은 만족스러운 동작 및 동작 마진이 요구된다.
따라서, 본 발명의 목적은 개선된 접속 커버리지/오버랩을 갖는 메모리 셀 레이아웃에 개선된 제조 수율을 제공하는 것이다.
본 발명의 다른 목적은 제조 수율을 크게 저하시키지 않으면서 메모리 셀의 사이즈가 디자인 룰의 최소 피처 사이즈를 충분히 활용할 수 있는 메모리 셀 어레이를 제공하는 것이다.
본 발명의 또 다른 목적은 칩에 대한 내부 및 외부 접속부의 수를 감소시킨 메모리 셀 어레이를 제공하는 것이다.
본 발명의 상기 및 다른 목적을 달성하기 위하여, 쌍안정 회로, 메모리 셀의 제 1 측면과 접하는 제 1 단부와 메모리 셀의 제 1 측면에 인접한 상기 메모리 셀의 제 2 측면과 접하는 제 2 단부를 갖는 상기 쌍안정 회로에 대한 제 1 파워 접속부와, 메모리 셀의 제 3 측면과 접하는 제 1 단부와 메모리 셀 내의 비아에서 종결되는 제 2 단부를 갖는 쌍안정 회로에 대한 제 2 파워 접속부를 포함하는 정적 메모리가 제공된다.
본 발명의 다른 특징에 따르면, 메모리 어레이의 메모리 셀의 인접 로우의 메모리 셀들 사이에 공유된 서펜타인(serpentine) 파워 접속부와, 상기 메모리 어레이의 메모리 셀의 인접 컬럼의 메모리 셀들 사이에 공유된 추가의 파워 접속부를 포함하는 메모리 어레이가 제공된다.
이하 도면을 참조하여 본 발명을 상세히 설명한다. 도 1a는 본 발명에 따른 메모리 셀(10)의 활성 소자들의 레이아웃 패턴의 평면도이다. 도 1a와 도 2는 예시적인 것으로서, 본 발명의 이해를 돕고 그 장점이 되는 기능을 전달하도록 구성되었으며, 본 발명에 대한 종래 기술로 받아들여서는 안 된다. 또한, 도 1a에 도시된 활성 소자의 레이아웃은 본 발명을 예시하는 도 3a에 도시된 것과 실질적으로 동일하며, 메모리 셀 또는 어레이에 대해 본 발명의 원리들을 적용하는 것은 활성 소자의 레이아웃 디자인의 변경을 요구하지는 않지만 일반적으로 전체 메모리 셀의 사이즈가 축소되도록 할 수 있음을 예증하기 위한 것임을 주지하라. 따라서, 도 1a 및 도 2와, 도 2에 대응하는 셀들의 어레이의 예시적인 접속부를 도시한 도 8은 "관련 기술"로 표시되어 있다.
도 1a에서, 기판(12) 상의 RX로 표시된 영역들(예를 들면, 영역(18))은 확산부이고, PC로 표시된 영역들(예를 들면, 영역(20))은 예를 들어, 기판(12)으로부터 절연된 도전체를 형성하는 폴리실리콘 증착부이다. 전체 메모리 셀 영역은 점선(14)으로 표시되어 있다. 상기 메모리 셀은 논의를 위해, P형 기판(12) 내에 N 웰(16)을 이용하는 CMOS 기술에 따라 형성되는 것으로 가정한다. 폴리실리콘 증착부(PC/20)가 확산 영역(RX/18)과 겹쳐지는 영역(예를 들면, 22)은 트랜지스터를 형성한다. CA로 표시된 영역은 각 트랜지스터(22)의 소스, 드레인 또는 게이트에 대한 콘택트이다. 워드 라인(24)에 대한 콘택트는 논의상, 메모리 셀의 외부에 있는 것으로 가정한다.
이들 콘택트는 제 1 금속층(M1)(도 2 참조) 내의 도전체 패턴에 의해 접속되어, 도 1a의 레이아웃에 대응하는 도 1b에 개략적으로 도시된 쌍안정 회로를 형성한다. 쌍안정 회로(40)는 예를 들어, 50으로 표시되어 있는 바와 같이, 교차 결합되어 있으며 VDD와 GND 사이에서 직렬로 접속되어 당해 기술분야에 공지되어 있는 방식으로 플립플롭 회로를 형성하는 두 개의 CMOS 트랜지스터 쌍을 포함한다. 즉, 한 쌍의 트랜지스터의 접속점(32)과 다른 한 쌍의 트랜지스터의 게이트 접속부(34)를 접속하는 공통 노드가 있다. 비트 라인(BL) 접속부(30) 상에 선택적으로 위치한 데이터 신호는 워드라인(WL)(24) 상의 논리 신호에 의해 선택적으로 게이트된다. 이러한 메모리 셀 회로에 대한 많은 변형들이 공지되어 있지만 사실상 모두 어떠한 형태로든 교차접속부(50)를 공유할 것이다. 같은 이유로, 두 개의 포트를 갖는 SRAM 및 정적 CAM(content addressable memory)과 같은 다른 유형의 메모리 셀 또한 본 발명이 특별히 적용될 수 있는 이러한 교차 접속부를 포함할 것이다. 제조업자들이 고집적 밀도에서 주로 곤란해하는 것은 바로 이 접속부이며, 이는 본 발명에 의해 해결된다.
특히, 금속화 영역(52, 54)에 의해 형성된 노드는 교차 접속부(50)를 형성하며, 따라서 한 금속화 영역의 일부가 다른 금속화 영역의 부분들 사이에 삽입된 영역을 갖는 곡선 또는 각을 이루는 선의 형태를 가져야 한다. 이 고유한 조건은 메모리 셀을 가로질러 연장되는 공간 및 도전체 패턴을 제공한다(예를 들어, N 웰(16)의 가장자리를 따라서 관측될 수 있다). 이들 금속화 영역(52, 54)의 단부 및 모서리 부분은, 콘택트의 저항의 증가 또는 최악의 경우, 개방 회로를 회피하기 위해 완전히 덮여져야 하는 접속부(32, 34)의 위치에 의해 규정된다. 이들 금속화 영역(52, 54)의 단부(및 보다 작은 정도까지는, 모서리)는 전술한 바와 같이, 영역들의 폭이 리소그래픽 툴의 분해능 한계에 접근할 때 라운딩 및 축소 효과를 갖는다.
따라서, 금속화 영역(52)의 단부에 의한 접속점들의 적절한 오버랩 또는 커버리지를 제공하기 위해, OPC(optical proximity correction) 앵커가 리소그래픽 노출 패턴에 적용되어야 한다(56에서는 탭의 형태로 그리고 34에서 연장부의 형태로). OPC(56)는 일반적으로 패턴의 단부의 직사각형 확장의 형태를 취하지만, 58에 도시한 바와 같이, 일부 대각선 모양이 간혹 적용된다. OPC(56)의 적용에 의해 영역(60) 내의 임계 간격 및 영역(62) 내의 비효율적인 대각선 모양을 포함하는 주도 설계 패터닝이, 그려진 대로 도전체(52, 54) 사이에 최소 피처 사이즈 분리를 제공함을 도 2로부터 알 수 있다.
최소 피처 사이즈가 리소그래피 노출 툴의 분해능 한계에 근접하면 공간이 그려질 수 있도록 최소 피처 사이즈 분리는 리소그래픽 노출 패턴으로 제공되어야 함을 주지하라. 물론 이것은 완성된 금속 패턴 내의 분리가 전술한 라운딩 및 축소 효과로 인한 최소 피처 사이즈보다 훨씬 더 크게 되며, 집적 밀도의 한계를 부과하여 최소 분해 가능한 피처 사이즈의 가능성을 완전히 활용하지 못하게 될 것이라는 것을 암시한다.
다음은 도 3a과 관련하여 본 발명을 설명한다. 설명의 편의 및 명확성을 위해, 메모리 셀 회로는 도 1a에 도시한 회로와 동일하며 메모리 셀 회로의 활성 소자들의 레이아웃은 도 1a의 레이아웃과 유사하다. 그러나, 메모리 셀의 폭(W) 및 높이(H)는 본 발명에 의해 크게 축소됨을 알 수 있을 것이다. 참고로, 이 레이아웃의 방향(orientation)은 문자 "F"로 표현된다. 또한, 도 2와 같이, 도 3a에 도시된 금속화 패턴은 노출 패턴에 대응하며, 보다 작은 정도까지만 칩 상에서 구현된 금속화 패턴에 대응함을 이해하라.
도 3a의 패턴은 주로 접속점(132)을 넘어서는 접속부(152, 154)의 확장부(E) 만큼 본 발명에 따른 도 2의 패턴과 상이하다. 또한, 부가적인 영역 및 레이아웃의 유연성이 비트 라인 접속부(130)에서 제공된다. 이들 변화는, 전원 접속부가 메모리 셀을 통해 거의 직선을 따라 지나가도록 형성되는 도 2의 패턴에서는 얻어질 수 없다. 접속부의 단부에서 또는 접속부의 단부로부터 발생하는 임의의 라운딩 및 축소 효과가 접속점(132) 너머의 영역으로 제한되기 때문에, 상기 확장부(E)는 탭의 형태의 OPC 앵커는 필요치 않다. 따라서, 큰 OPC 앵커 노출 패턴 변형이 필요치 않고 주도 레이아웃 설계가 불필요하므로, 본 발명은 제조 수율을 증가시키면서 최소 피처 사이즈 및 리소그래픽 툴 분해능을 보다 충분히 활용하는 보다 작은 사이즈로 만들어지는 메모리 셀을 제공함을 알 수 있다.
그러나, 도 3a에 도시된 파워 접속부는 전체 메모리 셀과 통하고 있지 않고, 도 3의 셀은 단순한 반사형 쌍(reflected pair)으로 설계될 수 없는데, 이는 공지되어 있는 메모리 셀 어레이에서 편리한 것으로 증명되었음을 주지하라. 다시 말하면, 반사형 쌍 내의 메모리 셀 어레이의 레이아웃 및/또는 파워 접속부 레이아웃은 집적 밀도 및/또는 본 발명에 의해 제공된 제조 수율의 증가 방법을 방해할 것이다. 따라서, 본 발명의 방법은 상당히 반직관적이며, 하기에 상세히 논의될 어레이 접속 배선 및 집적 밀도에 훨씬 큰 이점을 갖는 메모리 셀 레이아웃을 제공한다.
공지되어 있으며 폭넓게 채용되고 있는 레이아웃 규약과 본 발명 사이의 모순은 도 6a 내지 6d의 형태학적인 시퀀스로부터 잘 이해할 수 있을 것이다. 도 6a는 실질적으로 선형 방식으로 메모리 셀과 직접 통하는 파워 접속부를 갖는 도 2의 레이아웃에 대응한다. 그 결과 주도 레이아웃 설계가 부수적인 작은 프로세스 윈도우, 최소 분해 가능한 피처 사이즈를 충분히 활용하지 않는 전체 셀 사이즈 또는 풋프린트(footprint)와 함께 채용되어야 하는 임계 간격 영역(61, 62)이 배치되고, 제조 수율이 감소된다. 그러나, 통상적인 파워 접속부의 레이아웃이 채용되지 않으면, 도 6b에 도시된 바와 같은 영역(63, 64) 내에 공간이 제공된다. 이들 공간(63, 64)은 OPC 앵커의 탭 패턴에 대한 필요성을 없애기 위해 노출 패턴이 도 6c에 도시된 바와 같이 교차 결합 접속부(50)의 단부에서 연장되도록 하며, 임계 공간 영역(61)을 절약하여 공간(67)을 제공한다. 그 다음에, 도 6d에 도시된 바와 같은 교차 결합 접속부의 대각선 영역을 제거함으로서 임계 공간 영역(62)을 절약할 수 있다.
다시 도 4a 및 4b를 참조하면, 본 발명에 따른 메모리 셀 레이아웃은 셀을 가로질러 거의 직선인 파워 접속부를 제공하는 규약을 따르지 않으며, 그와 같은 이유로 본 예에서와 같이, 단순한 반사형 셀의 쌍으로 배열될 수 없다는 것을 알 수 있을 것이다. 또한, 본 발명에 따른 레이아웃은 각각 M1 평면(서펜타인(serpentine) 도전체의 방향으로 메모리 셀 피치와 거의 동일한 턴(turn)의 피치를 갖는) 내의 서펜타인(serpentine) 및 M1과 다른 평면(도전체의 방향으로 메모리 셀 피치와 거의 동일한 비아/접속 피치를 갖는) 사이에 접속된 서펜타인(serpentine)인 두 개의 파워 접속부를 제공하는데, 이것은 제조, 설계 및 성능에 있어 큰 이점을 가지며, 이는 후술한다.
도 3a의 레이아웃은 비대칭이며 그 레이아웃은 도 3b의 문자 "F"로 표현됨을 도 3a 및 3b로부터 알 수 있을 것이다. (문자 "F"는 본 발명과 관련하여 중요한 목적을 갖는 것은 아니며, 단지 대칭축이 없고 특히 비대칭이 시각적으로 분명한 알파벳의 첫 번째 문자이기 때문에 사용된다.) 그러나, 세 개의 다른 레이아웃이 도 3a의 패턴의 반사(reflection)에 의해 발생될 수 있고, 몇 개의 상이한 축들에 대해 비대칭인 방식으로 함께 그룹화될 수 있으며, 이를 통해 파워, 신호(예를 들면 비트 라인) 및 선택(예를 들면, 워드 라인) 접속들이 셀로부터 셀로(cell-to-cell) 이루어질 수 있다.
문자 "F"의 개방측 또는 우측은 GND 접속이 아니라 VDD 접속에 의해 도달되는 메모리 셀의 측면에 대응하며, 문자 "F"의 최상부는 GND 접속이 문자 "F"의 가까운 면 또는 좌측으로부터, 또는 문자 "F"의 가까운 면 또는 좌측으로 턴하는 메모리 셀의 측면에 대응함을 도 3a 및 도 3b로부터 알 수 있을 것이다. (각각의 VDD 및 GND 라인들의 이들 속성은 각을 이룬 VDD 접속으로 역전될 수 있다. 그러나, GND 라인은 그렇게 하기 위해 셀 레이아웃의 에지로부터 충분한 거리에 위치하기 때문에 GND 라인의 앵글링(angling)이 바람직하며, 반면에 VDD 접속부의 앵글링은 메모리 셀 레이아웃의 전체 사이즈를 증가시킬 것이다. 워드 라인(WL)은 도 1a에서와 같이, 문자"F"의 폐쇄측/좌측 및 개방측/우측에 대응하는 메모리 셀의 측면들 사이의 셀을 통해, 일반적으로 그 최상부측에 평행하게 연장된다.
도 4a는 네 개의 사분면 내에 네 개의 상이한 반사(reflectoin)로 네 차례 복재된 도 3a의 메모리 셀 레이아웃을 각각 도시하고 있다. 이들 레이아웃 반사의 상대적인 방향은 도 4b에 도시되어 있다. 도 3a 및 도 3b의 레이아웃 방향은 도 4a 및 도 4b의 우측 하부 사분면에 각각 나타나 있으며, 당업자라면 알 수 있듯이, 도 4a 및 도 4b의 네 개의 셀 어레이(및 도 5와 관련하여 하기에 논의될 8 개의 셀 어레이)는 훨씬 더 큰 어레이의 임의의 일부분이며, 도시된 네 개의 셀 어레이에 대한 다음의 논의는 임의의 큰 범위일 수도 있는 전체 어레이 내의 임의의 네 개의 셀, 즉, 2×2 서브어레이에 동등하게 적용될 수 있음을 주지해야 한다.
도 4a의 네 개의 셀 서브어레이의 레이아웃은 서펜타인이지만 M1 평면 내의 GND 라인에 대해 연속하는 모양을 제공한다. 따라서, 문자 "F"의 "최상부"는 인접 셀들 사이에서 인접하며(또는 마주보며) 수직 및 수평으로 인접한 사분면 사이에서 마주보도록 배향되어 있다. 바꾸어 말하면, 레이아웃 패턴은 수직으로 인접한 셀들 사이에서 180°회전하며, 수평으로 인접한 셀들 사이에서 수직축에 대해 반사된다. 따라서, 그라운드/GND 라인 내의 각이 각각의 메모리 셀 레이아웃(예를 들면, 접촉 확산 콘택트(30))에 대해 중심이면, 결국 서펜타인 GND 라인(160)이 된다. 마찬가지로, VDD 라인이 확산 접속부(38)의 오버랩을 넘어 셀 내에서 종결될 때, VDD 라인의 말단 영역은 수평 및 수직으로 인접한 셀들 사이에서 정렬되며, 다른(예를 들면, 제 2의(M2)) 배선 레벨 내에서 서로 쉽게 결속될 수 있다.
도 5는 도 4a 및 4b의 네 개의 셀 서브어레이와 동일한 셀들간의 접속 성질을 갖는 8개의 셀 서브어레이의 레이아웃을 형성하기 위해, 도 4b의 네 개의 셀 레이아웃의 어레이가 수평축(ⅲ-ⅲ)(또는 수직축)에 대하여 바람직하게 반사되는 방법을 도시한 것이다. 상기 어레이는 수평축 및 수직 축 모두에 대해 완전히 대칭이며, 대형 사이즈의 반복 가능한 서브어레이를 생산하기 위해 원하는 대로 반복될 수 있으며(반사는 스텝 앤드 리피트(step and repeat) 반복 및 그 역으로 동일 패턴을 생산한다), 어느 것이든 임의의 원하는 사이즈의 메모리 셀 어레이를 형성하기 위해 스텝 앤드 리피트 프로세스로 반복적으로 형성될 수 있다. 이런 방식으로 메모리 칩을 덮는데 사용될 수 있는 비교적 큰 서브어레이의 개발로, 특히 셀 사이즈가 증가된 집적 밀도에서 감소될 때, 리소그래픽 노출 툴의 처리량을 크게 증가시킬 수 있다.
이상으로부터 본 발명은 주도 레이아웃 설계를 요구하는 것과 관련된 공간문제를 대체로 회피하면서 접속점의 개선된 커버리지를 제공하며, 제조 수율을 저하시키고 최소 피처 사이즈의 충분한 활용을 방지할 수도 있는 감소된 제조 프로세스 윈도우를 제공함을 알 수 있다. 이들 공간 문제가 회피되기 때문에, 메모리 셀의 레이아웃은 최소 피처 사이즈 그라운드 룰 및 리소그래픽 노출 툴 분해능을 충분히 활용하여 높은 제조 수율로 집적 밀도를 최대화할 수 있다.
도 7은 임의의 범위의 일반적인 메모리(200) 셀 어레이를 부호로 도시한 평면도이다. 도 7은 메모리 어레이의 배선과 관련하여 본 발명의 추가적인 이점을 이해하는데 도움이 되도록 번호를 붙인 구조(numbering arrangement)를 도시한 것이다. 도 7은 도 4a와 같이 각각 네 개의 메모리 셀로 이루어진 네 개의 서브어레이(70)를 나타내고 있는데, 임의의 수의 로우와 컬럼 내에 배열된 메모리 셀 어레이의 끝부분(예를 들면, 모서리 부분)을 나타내도록 개략적으로 도시되어 있다. 컬럼은 좌에서 우로 1에서 n의 번호가 붙어있고, 하부에서 상부로 1에서 m의 번호가 붙어 있다. 이러한 번호매김 규약은 도 8 내지 도 11에 대한 다음의 논의에서도 적용될 것이다.
도 8은 도 1과 유사한 레이아웃을 갖는 메모리 셀과 함께 채용될 수 있는 메모리 셀의 서브어레이의 통상적인 비트 라인 배선을 도시한 도면이다. 이 경우, 셀의 각각의 컬럼에 대한 비트 라인 쌍은 파워 분배에 사용된 배선층과 상이한 배선층(예를 들면, M2) 내에 도시된 바와 같이 수직으로 통한다. 전술한 바와 같이, 파워 접속부(81, 83)는 도시된 바와 같이, 단일 배선 레벨(예를 들면, M1) 내의 셀을 통한다. 상기 배선 구조에 있어서, VDD 라인(83)이 서브 어레이 바운다리에서 서브어레이들 사이에 공유될 수 있기 때문에, 접속 라인의 최소 갯수는 n 개의 비트라인 쌍(85), m 개의 GND 라인 및 m/2 개의 VDD 라인이 될 것이다. 또한, 원한다면, 리던던트 파워 접속부가 제공될 수 있다.
도 9는 m 및 n의 상대적인 값에 따라서, 배선 라인의 수를 다소 감소시킬 수도 있는 다른 구조를 도시한 것이다. 이 구조에서, VDD 라인은 M1 레벨에서 셀들을 수평으로 통과하며, 도 8의 구조에서와 같이 서브어레이 바운다리에서 서브어레이들 사이에 공유된다. GND 배선 라인(91)은 비트 라인과 동일한 (예를 들면, M2) 층 내에서 각각의 컬럼에 대한 비트 라인 쌍(85) 사이를 통과한다. 접속부의 최소 수는 n 개의 비트 라인 쌍, n 개의 GND 라인 및 m/2 개의 VDD 라인이 될 것이다. 따라서, 이 구조는 m이 n보다 큰 경우에만 도 8의 경우에 대해 이점을 제공한다.
다음은 도 10을 참조하여, 본 발명에 따른 가능한 배선 구조를 논의한다. 개략적으로 도시된 서브어레이는 도 4a에 도시된 서브어레이에 대응함을 알 수 있을 것이다. 전술한 바와 같이, 서펜타인 접속부(160)에 의해 M1 레벨 내의 단일 GND 라인은 셀의 두 개의 로우 사이에 공유될 수 있다. 도 4a의 서브어레이의 레이아웃은 단일 VDD 접속이 접속부(170)가 인접하는 셀과 접하는 각각의 로우 내의 두 개의 인접하는 셀 사이에 공유될 수 있도록 한다(그리고 교호적인 로우 내의 인접하는 서브어레이로 연장된다). 상기 VDD 접속부들(170)은 위에 언급된 것 처럼 교호적인 비트 라인 쌍들의 비트 라인들 사이에 배선된 접속부들(172)에 의해 서로 결합될 수 있다. 따라서, 도 10의 구성에 요구되는 파워 접속부의 수는 n 개의 비트 라인 쌍(앞에서와 같이), m/2 개의 GND 라인(도 8의 절반) 및 n/2 개의 VDD 라인(n이 m보다 작으면 도 9보다 더 적다)이다. 단 두 개의 배선층만이 포함되며, 한 층은 비트 라인에 공통일 수도 있다. 따라서, 본 발명은 파워 접속부, 특히, M2 배선층의 수를 상당히 감소시킬 수 있으며, 어레이의 범위에 관계없이 어레이의 모든 메모리 셀에 파워를 공급할 수 있다.
도 11에는 리던던트 GND 접속부를 포함한 보다 강인한 배선 구조가 도시되어 있다. 이 구조는 리던던트 GND 접속부(174)가 M2 레벨에서 교호적인 비트 라인 쌍 사이를 통과하고 리던던트 접속부(176)가 서펜타인 GND 접속부(160)의 턴으로 만들어진다는 점을 제외하면 도 10의 구성과 유사하다. 이 접속 구조는 고 레벨의 리던던시를 제공할 뿐만 아니라, 큰 노이즈 차폐를 제공하는 접지판 메시(ground plane mesh)를 형성한다. 이 구성은 n 개의 비트 라인 쌍(앞에서와 같이), n/2+m/2 개의 GND 라인(n이 m보다 작으면 도 8보다 적음) 및 n/2 개의 VDD 라인(n이 m보다 작으면 도 8보다 더 적고 도 9와 동일하며, 이제 리던던트 접속이 제공됨)을 요구한다. 다시 말하면, 도 11의 구성은 M2 배선 레벨에 필요한 도전체의 수를 증가시키지 않으면서 리던던트 그라운드 접속 및 메모리 어레이에 대한 차폐를 제공한다. 또한, 원한다면 리던던트 접속부는 부가적인 배선 레벨 내에 VDD 접속부를 제공할 수 있다. 그러나, 도 9의 구성에서 VDD 또는 GND 접속중 어느 하나에 대한 임의의 리던던트 접속부에 대해 추가의 배선 레벨이 요구됨을 알 수 있을 것이다. 도 10 및 도 11은 최소화된 수의 접속부 및 최대화된 리던던시를 각각 갖는 구성을 나타내며, 중간 정도까지 이들 둘 모두의 특징을 채용한 다른 구성은 상기 논의에서 당업자에게 명확할 것이다.
이상을 고려해 볼 때, 본 발명은 프로세스 윈도우 및 제조 수율을 저감시킬 수 있는 주도 레이아웃 설계없이 소정의 리소그래피 툴에 의해 개발될 수 있는 충분한 분해능 및 최소 피처 사이즈를 활용할 수 있도록 하는 메모리 셀 및 서브어레이 레이아웃을 제공한다. 상기 메모리 셀 및 서브어레이 레이아웃은 또한 M2 접속부의 수를 증가시키지 않으면서 전원 배선의 단순화 또는 차폐 및 리던던트 접속의 추가적인 이점을 제공한다.
하나의 바람직한 실시예를 통해 본 발명을 설명하였지만, 당업자라면 본 발명이 첨부한 청구범위의 사상 및 범주 내에서 변형되어 실시될 수 있음을 알 수 있을 것이다.
도 1a는 본 발명에 따른 메모리 셀의 활성 소자들의 평면도.
도 1b는 대응하는 레이아웃 내의 도 1a의 활성 소자들로 형성된 회로의 개략도.
도 2는 메모리 디바이스를 위한 제 1 금속(M1) 층으로 형성된 접속부의 평면도.
도 3a는 본 발명에 따른 메모리 셀의 제 1 금속층의 평면도.
도3b는 단순화를 위해 도 3a을 다른 방향으로 표현한 도면.
도 4a는 도 4b로 표현된 각각의 방향을 갖는 네 개의 메모리 셀 어레이의 평면도.
도 5는 8 개의 셀 어레이에 대해 본 발명에 따른 각각의 메모리 셀 회로의 방향을 도시한 도면.
도 6a, 6b, 6c, 6d는 도 2의 메모리 셀에 대하여 본 발명의 특유한 효과를 설명하는데 유용한 형태학적인 시퀀스를 도시한 도면.
도 7은 본 발명의 부가적인 이점을 설명하는데 유용한 메모리 셀 어레이 내의 서브어레이들을 도시한 도면.
도 8 및 도 9는 본 발명을 포함하지 않는 메모리 셀 서브어레이들에 대한 종래의 배선 기술을 도시한 도면.
도 10 및 도 11은 본 발명에 따른 메모리 셀들에 대한 파워 접속부의 감소를 예증하는 메모리 어레이의 서브어레이 부분의 평면도.
♠도면의 주요부분에 대한 부호의 설명♠
10 : 메모리셀 20 : 영역
30 : 접속부 40 : 쌍안정회로
50 : 교차접속부

Claims (18)

  1. 정적 메모리 셀에 있어서,
    쌍안정 회로와,
    메모리 셀의 제 1 측면과 접하는 제 1 단부와 상기 제 1 측면에 인접한 상기 메모리 셀의 제 2 측면과 접하는 제 2 단부를 갖는, 상기 쌍안정 회로에 대한 제 1 파워 접속부와,
    상기 메모리 셀의 제 3 측면과 접하는 제 1 단부와 상기 메모리 셀 내의 비아에서 종결되는 제 2 단부를 갖는, 상기 쌍안정 회로에 대한 제 2 파워 접속부
    를 포함하는 정적 메모리 셀.
  2. 제 1 항에 있어서,
    상기 제 2 파워 접속부는 상기 메모리 셀의 제 4 측면을 따라서 위치하는 정적 메모리 셀.
  3. 메모리 어레이에 있어서,
    상기 메모리 어레이의 메모리 셀들의 인접하는 로우의 메모리 셀들 사이에 공유된 서펜타인(serpentine) 파워 접속부와,
    상기 메모리 어레이의 메모리 셀들의 인접하는 컬럼의 메모리 셀들 사이에 공유된 추가의 파워 접속부
    를 포함하는 메모리 어레이.
  4. 제 3 항에 있어서,
    상기 서펜타인 파워 접속부는 단일 금속 레벨 내에서 연속하는 메모리 어레이.
  5. 삭제
  6. 삭제
  7. 제 3 항에 있어서,
    상기 추가의 파워 접속부는 제 2 금속 레벨 내에 접속부를 포함하는 메모리 어레이.
  8. 삭제
  9. 제 3 항에 있어서,
    상기 메모리 어레이는 m 개의 로우와 n 개의 컬럼으로 배열된 m×n 개의 메모리 셀을 포함하는 메모리 어레이.
  10. 제 9 항에 있어서,
    m/2 개의 서펜타인 도전체와 n/2 개의 추가적인 파워 접속부를 포함하는 메모리 어레이.
  11. 제 10 항에 있어서,
    상기 서펜타인 접속부들 사이에 n/2 개의 리던던트 접속부를 더 포함하는 메모리 어레이.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제 3 항에 있어서,
    상기 추가의 파워 접속부는 제 1 금속층 내의 부분(segment) 내에 형성되고 제 2 금속층 내의 상기 부분과 직교하는 연속하는 라인 내에 형성되는 메모리 어레이.
  17. 삭제
  18. 제 3 항에 있어서,
    메모리 셀의 상기 레이아웃 패턴은 수직으로 인접한 셀들 사이에서 180°회전하며, 수평으로 인접한 셀들 사이의 수직축에 대해 반사되는 메모리 어레이.
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