TW516220B - Shared ground SRAM cell - Google Patents
Shared ground SRAM cell Download PDFInfo
- Publication number
- TW516220B TW516220B TW090132812A TW90132812A TW516220B TW 516220 B TW516220 B TW 516220B TW 090132812 A TW090132812 A TW 090132812A TW 90132812 A TW90132812 A TW 90132812A TW 516220 B TW516220 B TW 516220B
- Authority
- TW
- Taiwan
- Prior art keywords
- memory array
- memory
- connection
- patent application
- item
- Prior art date
Links
- 239000004020 conductor Substances 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 21
- 230000003068 static effect Effects 0.000 claims description 7
- 230000002452 interceptive effect Effects 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 16
- 230000009467 reduction Effects 0.000 abstract description 3
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 abstract 1
- 238000013461 design Methods 0.000 description 12
- 238000003491 array Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 230000010354 integration Effects 0.000 description 9
- 238000005452 bending Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 238000006880 cross-coupling reaction Methods 0.000 description 2
- 230000000877 morphologic effect Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
516220 A7 B7 五、發明説明 發明領域 -般而言’求發明係涉及半導體積體電路記憶體陣列， 更特言之，係涉及以極高整合密度所形成的靜態隨機存取 記憶體陣列。 先前技藝說明 整合密度的增加，提升了積體電路的效能和功能並增加 生產的經濟性’因4像電晶體的電子元件尺寸縮小，可使 在已知尺寸晶片上形成的這類元件數量大幅增加，同時由 於裝置間距離縮短也減少信號傳送時間。就積體電路記憶 體陣列而言，整;合密度增加使每一晶片得以儲存更多資料 ’並有助於改善作業邊界。目& ’有#大的誘因希望所生 產的積體電路記憶體能夠縮減其最小特性尺寸面積。 對已知的積體電路來說，最小特性尺寸是極重要的設計 規則參數。最小特性尺寸，是指微影定義特性所允許的最 小橫向空間（但是目前該技藝允許在次微影空間形成某些結 構，像電晶體閘極側壁），且適用像接線等的特性之間所允 許的最小間隔。大體上，導體必須在金屬層中的區段内形 成，同時使用另一層纟連接該區段，即使接觸通孔位於中 間絕緣層。這類結構需要該金屬層之間的定位和他們之間 的接觸位置，具有高度準確性。因此，在任意層上傳導區 段間有較大間隔以提升定位容差，以及可達到的最終整合 密度兩者之間，必須要有所犧牲。於是，即使會影響到生 產良率，導體間的間隔通常還是會十分接近最小特性尺寸 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公董) 裝 訂 線
甚至’由於最小特性尺寸必須受到微影解析的必要限制 ’微影影像的特性將因為導體末端彎曲及縮短，而略為降 、，及特別疋在縮減最小特性尺寸時。由於連接位置（例如通 孔）之間導體延伸的導體末端縮短或彎曲，會縮減覆蓋連接 結構的導體範圍，並可能導致開路狀態，除非調整微影影 像，增加導體末端的空間，才能使重疊區不會明顯減少。 這種調整稱為光學接近更正（0PC)錨，必須減少導體間的 距離至少在用來曝露微影抗蝕劑的影像中，以致在最後 產生的導體形狀中實際上回復所希望的間隔。藉由01>(:錨 所增加超過連接結構的導體長度，稱為延伸，藉由〇pc錨 在連接結構上所增加的導體寬度，稱為標記。標記和延伸 可個別或結合使用。這種具侵略性的設計，縮小微影流程 的視窗並影響到生產良率。 通常這種具侵略性的設計空間需要例行調整其他連接， 一般需要斜對角地移動連接區段。斜對區段更難以微影方 式曝露出來，因為他們需要生產有角度的形狀，且一般而 言，意味在晶片上的其他空間將少於理想中的空間。斜對 導體也意味配置的複雜度，足以限制電容耦合至積體電路 的其他元件。 靜態隨機存取記憶體（SRAM)電路配置的另一個複雜度為 需要提供電力給單元中的主動裝置，該配置形成雙定態電 路，且該電路包括一記憶體單元和連接，以便將儲存的資 料信號來回遞送於單元之間，以用於單元選擇。在該技藝 的目前狀態下，通常最好在選定的一位元線組上提供正反 -5-本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 516220 A7 B7 五、 發明説明（3 :種邏輯狀態資料，並使用與選定位元線組呈直角的額外 子線’來用於單選擇。還必須提供_電源供應線（^)和 -電源返回路徑（例如接地）。這五條連至各單元的連接， 使在大陣列上的設計配置更加複雜，目為必須在許多記憶 體單元的列（或欄）的電源供應和回流線間建立連接，才能 限制陣列間的壓降，並確保所有陣列單元，都同時接收: 實質上相同的電壓。大體上，以鏡射對組排列的記憶體單 元，能夠某種程度地簡化這些連接，但需要許多電源供應 導體區段和大量的1/0針腳，才能有令人滿意的操作和： 業邊界。 發明概要 因此，本發明的目的是要提供一記憶體單元配置，其呈 有改善生產良率的改良式連接涵蓋範圍/重疊區。 “ ^ 本發明的另一目的是提供一記憶體單元車 平夕J ^中該記 憶體單元的尺寸可充份利用設計規則的最小特性尺寸 不會明顯影響生產良率。 ’而 本發明的另一目的是提供一記憶體單元陣 J 具有一數 罝減少的内部及外部晶片連接。 為了要達成本發明的目的’所以提供_靜態記憶體單一 ，包括-雙定態電路、-第一電源連接至該雙定‘電：兀 具有一第一端，鄰接記憶體單元的第一側， k —, 及一第二端 ’鄰接該鄰接記憶體單元第一側的記憶體單元〃 疋的弟—'側， 以及一第二電源連接至該雙定態電路，| ’ 第一端，鄰 接該記憶體單元的第三側，以及一第-娘故L # 鸲終止於該記憶體 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 516220 A7 B7
單元内的通孔。 根據本發明的另一觀點，提供一記憶體陣列，包括_彎 曲的電源連接，由該記憶體陣列的相鄰記憶體單元列之記 憶體單元間共用，以及另一電源連接，由該記憶體陣列的 鄰接記憶體單元欄之記憶體單元間共用。 圖式簡單說明 從以下本發明較佳具體實施例的詳細說明及參考附圖中 ，本發明的上述及其他目的、觀點和優點將更加明顯。 圖1為本發明所適用的記憶體單元的主動元件之平面圖， 圖1 A為在對應配置中，圖丨主動元件所形成的電路示咅、 圖， 圖2為本發明針對圖丨記憶體裝置主動元件配置提供改良 ’在第一金屬層（Ml)中所形成的連接平面圖， 圖3為根據本發明記憶體單元的第一金屬層平面圖，其 表現方位為簡化起見，顯示如圖3 a所示， 圖4為第四記憶體單元陣列的平面圖，具有如圖4a所示 的各方位， 圖5為根據本發明8個單元陣列所呈現的個別記憶體單元 電路的方位， 圖6A、6B、6C和6D形成形態序列，用來解釋本發明與圖2 記憶體單元相關的優異效果， 圖7為說明記憶體單元陣列中單元子陣列的圖表，可用 來解釋本發明的其他優點， 圖8和9說明本發明未包含的記憶體單元子陣列之傳統接 -7- 本紙張尺度適用中國國家標準(CNS) A4&格(210X 297公董）-' - 516220 A7
圖1〇和1 1為記憶體陣列子陣列部分的平面圖，說明根據 本發明所減少至記憶體單元的電源連接。 本發明較佳具體實施例之詳細說明 显現在參見附圖，特別是圖1，該圖是以平面檢視方式， 顯不本發明採用的記憶體單元10主動元件之配置圖案。此 况明和圖2的說明均視為範例，並使瞭解本發明和其優異 、 b 且之則技藝沒有而本發明具有的功能。也應瞭解 到，如圖1所示的主動元件配置實際上與圖3相同，都是說 明本發明，且試圖將本發明原則套用到記憶體單元或陣列 的應用，不需要更換主動元件配置設計，且大體上將縮減 差體圮憶體單元的大小。因此，圖丨和2以及顯示對應到圖 2的單元陣列連接範例的圖8，都指定為”相關技藝，，。 在圖1中，基底12上標示為rx的範圍（舉例來說，區域 18)為擴散區，標示為pC的範圍（舉例來說，區域2〇)為，例 如夕晶石夕救積，形成與基底12絕緣的導體。整個記憶體單 元的區域如虛線丨4所示。為了方便討論，假設這個記憶體 單疋的形成方式，為使用p，型基板12中义井16的互補型金 屬氧化半導體（CMOS)技術。多晶矽澱積PC/20覆蓋一擴散區 RX/18的區域（例如22)，形成電晶體。標示為c a的區域與 各電晶體22的源極、汲極、或閘極相連。為方便討論，與 字線24的接點假設為位於記憶體單元之外。 這些接點以第一金屬層Ml中的導體圖案相連，如圖2標 不的區域所示，並形成雙定態電路，其結構如圖1A所示； -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐) 配置對應到圖i。該雙定態電路4G包含，例如，兩組CM0S 電晶體，串連在VDD和接地之間，£互搞合於5〇的位置，以 本行業專家所瞭解的方式形成正反器電路。也就是說，有 一共同節點將電晶體某_組的連接點32與電晶體另一組的 閘極連接34連接在-起。選擇性位於位元線（BL)連接3〇上 的資料信號，由字線WL 24上的邏輯信號控制進出。應瞭解 到攻類記憶體單元電路的許多變型眾所週知，但實際上所 有電路都以某種形式共用交又連接50。利用相同的記號， 某類記憶體單元，例如二個埠的SRAM和靜態内容可定址記 憶體（CAM)也包括這類特別適用本發明的連接。此連接正 是生產高整合密度裝置時最主要的困難之處，也是本發明 能夠克服的問題。 更明確地說，金屬區52和54形成的節點，形成交叉連接 5〇，因此必須有彎曲或有角度線形成，且在另一區之間插 入一金屬區。此既有的限制呈現一導體圖案以及延伸穿過 記憶體單元的空間（如圖所示，例如沿著1井16的邊緣）。 這些金屬區域52和54的末端和角均由必須完全覆蓋的連接 點32和34的位置所定義（或儘可能的接近），以避免增加接 點阻抗，或最壞的情況是開放電路。這些金屬區52、54的 末端（較小的延伸時，則為角的角落部份），在區域寬度接 近微影工具的解析限制時，必須彎曲或縮短微影效果，如 上曾討論過。 因此’為了要使金屬區5 2、5 4末端提供適當的連接點涵 蓋區或重疊區，一光學接近校正（〇PC)錨必須套用至微影曝 -9 - A7 B7 五、發明説明（Ί、 光圖案（在56為標記形式，在34為延伸形式）。OPC 56通常 採用圖案末端的放大矩形，但有時也採用斜對角形狀，如 58所示。從圖2也可看到，OPC 56的應用導致區域60出現間 隔距離和具侵略性的設計圖案，包括區域62斜對角形狀不 夠’無法在導體52和54間提供最小特性尺寸間隔。 應瞭解到最小特性尺寸間隔必須在微影曝光圖案中提供 ’以便在最小特性尺寸接近微影曝光工具的解析限制時， 允許產生間隔。當然，這意味已完成金屬圖案中的間隔可 能比最小特性尺寸要大得多，由於之前討論的彎曲和縮短 效應’且該效應限制了整合密度，使無法充份利用可解析 出的最小特性尺寸。 現在參見圖3，現在將解釋本發明。為方便及清楚說明 起見，該記憶體單元電路與圖1A相同，記憶體單元電路主 動70件的配置類似圖1。但是，應注意到本發明的記憶體 單元寬度W和高度Η大幅縮小。提供作為參考，此配置方 向以圖3Α的字母” F ”代表。再一次，應瞭解到與圖2的關係 ，圖3顯示的金屬圖案對應到曝光圖案，且僅有些微的金 屬圖案在晶片上實現。 除了整體尺寸之外，根據本發明，圖3的圖案與圖2不同 之處主要在於連接152和154的延伸區ε超過連接點132。另 外，位元線連接130還提供額外的區域和配置彈性。這些變 更無法在圖2圖案中完成，該圖電源供應連接的形成方式 是經由實際上的直線穿過記憶體單元。此延伸區Ε不需要 標記形式的OPC錨，因為在連接末端產生的彎曲和縮短效 -10- 516220 A7 B7 五、發明説明（8 ) 應將局限在連接點132之外的區域。由於不需要大幅修改 OPC錫曝光圖案，也不需要具侵略性的配置設計，因此， 本發明使能夠生產出尺寸較小的記憶體單元，且在增加生 產良率的情況下，更充份利用最小特性尺寸和微影工具解 析。 但應注意到，圖3所述的電源連接並不適用整個記憶體 單元，圖3單元的連接也不能配置在單純相對應的對組中 ;兩者僅證明已知的記憶體單元陣列。換句話說，在相對 應對組中的電源連接配置及/或記憶體單元陣列的配置，妨 礙本發明提供的增加整合密度及/或生產良率的方法，且反 之亦然。因此，本發明的方法是高度反直覺的，並在整合 密度及陣列接線方面為記憶體單元配置提供極大的優勢， 詳細内容討論如下。 本發明與已知且普遍接受的配置慣例間的衝突之處，從 圖6A至6D所示的形態序列中，將更易於瞭解。圖6八實際上 對應到圖2的配置’電源連接直接以線性方式穿過記憶體 單元。這導致對稱地排列重要的間隔區61、62，其中必須 使用具侵略性的配置設計，該設計伴隨著小流程視窗、整 體單元尺寸或痕跡，這些無法充份利用最小可解析特性尺 寸且降低生產良率。但是，如果不使用傳統電源連接配置 ，則區域63和64中的間隔如圖6B所示。這些間隔63、64允許 曝光圖案在交叉耦合連接50處延伸，如圖6C所示，以避免 對於opc錨標記圖案的需求、釋放重要間隔區61並提供間 隔67。接著藉由移除如圖6D所示的交叉耦合連接的斜對角 -11 - 本紙張尺度適用巾@ @家標準(CNS) A4規格(21Gx 297公爱) "—--
裝 訂
線 516220 A7 B7 五、發明説明（9 ) 區，以釋放重要的間隔區62。 現在回到圖4和4 A ’還記得根據本發明的記憶體單元配 置並未遵照提供電源連接的慣例，該慣例實際上以線性方 式穿過單元，因此，無法排列成簡單的單元對應組，如本 發明的方法所示。根據本發明配置提供兩種電源連接，該 連接分別在Ml平面上彎曲（彎曲的程度實際上等於彎曲導 體方向上的記憶體單元的傾斜度）且在Ml和另一個平面之 間彎曲或相連（其通孔/連接的傾斜度等於導體方向上的記 憶體單元的傾斜度）；這種配置在生產、設計和效能方面有 明顯的優勢，將討論如下。 還記得圖3和3 A中，圖3配置為非對稱式，該配置以圖 3 A的字母”F”表示。（字母” F”對本發明並無特別意義，使 用它只是因為它是沒有對稱軸的第一個字母，且很明顯地 是一個非對稱字母）。但是，還可藉由反射圖3圖案來產生 其他三種配置，並以對若干不同軸對稱的方式群組在一起 ，透過這種方式，單元可循序完成電源、信號（例如位元線 )和選擇（例如字線）連接。 觀察圖3和3 A會發現到，字母，’]f，，的開口或右側對應到 由VDD連接而非接地連接所達到的記憶體單元一側，字母 F的頂端對應到朝向記憶體單元或從接地連接開始轉彎 的側，或朝向子母’’ F ’’封閉的一側或左側。（個別vDD和 接地線的屬性可利用彎曲的vDD連接來反轉。但是較好是接 地線彎曲，因為接地線與單元配置邊緣有足夠的距離來這 麼作，反之，彎曲VDD連接則會增加記憶體單元配置的整體 -12- 本紙張尺度適用中®國家鮮((：卿M規格(21GX297公爱) ------
装 訂
線 516220 A7 -----— —_ B7 五、發日S兑明(ίο) 一~ " --- 尺寸）。字線WL延伸穿過記憶體單元侧之間的單元，如圖1 所示，對應到字母，，F"的封閉/左側和開口 /右侧，大致上 與頂端平行。 圖4顯示在四個象限内以四個不同反射方向重複四次的 圖3記憶體單元配置。這些配置反射的相關方位如圖μ所 示。應注意到，圖3和3八的配置方向分別出現在圖々和以 的右下象限，但本行業的專家應瞭解到，圖4和4八的四·單 元陣列（以下將參見圖5討論八單元陣列）可以是更大陣列 的任意部份，且以下對於四單元陣列的討論，同樣適用整 體陣列中可延伸為任意大小的任意四_單元、2χ2子陣列。 圖4四單元子陣列的配置在Ml面上提供彎曲但延續至接 地線的形狀。因此，字母” F，，的”頂端”鄰接（或相對）在垂 直相鄰單元間，且垂直和水平兩相鄰象限間的相對方位。 換句話說，酉己置圖案在垂直相鄰單元間旋轉18〇。並很快地 在水平相鄰單元間以垂直軸為主軸彼此反射。因此，如果 接地/GND線中的角度位於各記憶體單元配置的中央（理應 如此，接觸擴散接點30)，將導致彎曲的接地線16〇。利用 相同的記號，當vDD線在擴散連接38重疊區外的單元内終止 4，VDD線末端區域的水平和垂直相鄰單元間彼此對齊，並 很快地在另一接線層（例如第二，M2)内結合在一起❹ 圖5顯示圖4 A四單元配置的陣列如何以較佳方式以水平 軸iii-iii(或垂直軸）為主軸反射，以形成和圖4和4八的四單 元子陣列一樣，具有相同單元對單元屬性的八單元子陣列 配置。此陣列完全以垂直和水平軸方向對稱，並可視需要 -13- 本紙張尺度適财國國家標準(CN0) A4規格(21〇X297公复) 516220
重複(利用分步重複的流程’反射產生相同圖案，且反之亦 然）產生可重複的大型子陣列；任何陣列都可利用分步重複 流程重複構成，以形成所需尺寸的記憶體單元陣列。可以 此方式構成記憶體晶片的相關大型子陣列之發展，能夠大 幅增加微影曝光工具的產量’特別是當整合密度增大且單 元尺寸縮小的情況。 鑑於上述說明’很明顯地本發明提供改#的連接點涵蓋 範圍，同時極力避免因侵略性配置設計和縮小生產流程視 窗時的間隔考量，戶斤導致犧牲生產良率及無法充份利用最 小特性尺寸的缺點。由於避免了空間考量，記憶體單元的 配置可充份利用最小特性尺寸接地規則和微影曝光工具解 析，以便在高生產良率的條件下使整合密度最大化。 現在參見圖7，該圖以平面檢視方式象徵性地描繪任意 延伸的一般記憶體200單元陣列。該圖顯示編號排列，用: 瞭解本發明在記憶體陣列接線方面的其他優點。在圖7中 ，四個5己憶體單元，每一單元的四個子陣列7 〇，與圖4中 的子陣列類似，概略地顯示以指示任意數量列和欄排列出 來的記憶體單元陣列的末端（例如角）^欄從左至右編號為 1至η，列從下至上編號為丨至m。此編號慣例在圖8至1】的 討論中依然沿用。 圖8顯示傳統的記憶體單元子陣列的位元線接線方式， 這種方式可與具有類似圖丨配置的記憶體單元合用。在本 例中，各欄單元的位元線組以垂直方向排列，如圖所示， 不同接線層（例如M2)用於電源分佈。如上所討論，電源連 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 516220 A7 _____ B7 五、發明説明（12) 接81 ' 83以水平方向穿過該單元，如圖所示，且位於單一 接線層中（例如Μ 1 )。針對此種接線排列，最小數量的連接 線為η條位元線組85、m條接地線和m/2條VDD線，因為v〇d線 8 3可由子陣列邊界上的.子陣列共用。此外，還可視需要提 供多餘的電源連接。 圖9顯示另一排列，可根據m和η的相對值，減少某此接 線的數量。在此排列中，VDD線水平穿過Ml層上的單元， 並和圖8排列一樣，由子陣列邊界上的子陣列共用。接地 接線線路9 1的各欄在位元線組8 5之間排列，並位於和位元 線相同的層級（例如Μ 2 )上。最小數量的連接為n條位元線 組、η條接地線和m/2條VDD線。因此，此排列只有在历大於 η時才優於圖8排列。 現在參見圖10，現在將討論根據本發明的可能接線排列 。應瞭解該圖為對應到圖4子陣列1的子陣列簡圖。彎曲連 接160允許Ml層上單一的接地線在兩列單元間共用，如上 所討論。圖4子陣列的配置允許單一 v〇D連接在各列中兩相 鄰單元之間共用（並延伸至交互列中相鄰的子陣列），其中 連接170鄰接一相鄰的單元。這些Vdd連接17〇可利用在交互 位元線組的位元線之間移動的連接172結合在一起，如上所 述。因此，圖10排列所需的電源連接數為n對位元線組（和 之前一樣）、m/2條接地線（圖8的一半）和n/2條Vdd線（若n小 於m則比圖9少）。只牽涉到兩層接線層，且其中之一位元 線可共用。因此，應瞭解到本發明允許電源連接數的減少 ，特別是在M2接線層，同時提供電源給所有陣列的記憶 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公着） ---------- 516220 A7 B7 五、發明説明（13 ) 體單元，不論陣列是否有延伸。 現在參見圖11，圖中顯示藉由包含多餘的接地連接，使 接線排列更有彈性。此排列類似圖1〇，除了多餘的接地連 接174在M2層上的交互位元線組之間移動，且多餘的連接 176在彎曲的接地連接丨6〇轉角處產生之外。 這個連接排列不但提供高層的多餘連接而且重要的是形 成一接地面網格，以提供重要的雜訊屏蔽。此排列需要n 對位元線組（和之前一樣）、n/2 + m/2條接地線（若n小於㈤ 則少於圖8 )和n/2條VDD線（若n小於m且與圖9相同，同時 提供多餘連接，則少於圖8 )。換句話說，圖丨丨排列在不增 加M2接線層所需的導體數的情況下，提供記憶體陣列多 餘的接地和屏蔽。可視需要，在額外的接線層上提供乂⑽連 接額外的多餘連接。但是，應瞭解到圖9排列中的不論是 VDD或接地連接的多餘連接，都需要額外的接線層。也應瞭 解到圖H)和Η分別表示最少數量的連接和最多的多餘連接 對本行業的專豕而5，可根據上述討論執行介於兩特性 之間的其他排列。 鑑於上述說明，很明顯地本發明提供一記憶體單元和子 陣列配置，該配置可充份利用所有解析和由已知微影工具 發展出來的最小特性尺寸，不需要會縮減流程視窗和生產 良率的侵略性配置設計。該記憶體單元和子陣列配置也提 供不增加Μ 2連接數即可简& φw^ & 、 跃[j間化電源供應接線或屏蔽及多餘 連接的優點。 本發明已利用單-較佳具體實施例加以說明，本行業的 -16 裝 訂 張尺度適财國a家標準(CNS) A4$格(21GX297公董 516220 A7 B7 五、發明説明（14 ) 專家將發現到本發明仍可加以修改執行，而仍不脫本發明 申請專利範圍的精神及範疇。 元件符號說明 10 記憶體單元 60,61，62 間隔區 12 基底 63,64,67 間隔 14 整個記憶體單元區域 70 子陣列 16 N-# 72 字線(WL)接地 18 擴散區域 81?83 電源連接 20 導體區域 85 位元線組 22 電晶體區域 130 位元線連接 24 字線(WL) 132 連接點 30 位元線(BL)連接 152,154 連接 32 連接點 160 彎曲的接地線 34 閘極連接 174 多餘的接地連接 40 雙定態電路 200 記憶體 50 交叉連接 CA 連接 52,54 金屬區 E 延伸區 56 光學接近校正(OPC) RX 擴散區 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
Claims (1)
- 516220 A8 B8 C8 D8 六、申請專利範圍 1 . 一種靜態記憶體單元，包括： 一雙定態電路， 一連至該雙定態電路的第一電源連接，具有一第一 端，鄰接該記憶體單元的第一側，以及一第二端，鄰接 該記憶體單元的第二側，該第二側係鄰接該第一側，以 及 一連至該雙定態電路的第二電源連接，具有一第一 端，鄰接該記憶體單元的第三側，以及一第二端，終止 於該記憶體單元内的通孔。 2 .如申請專利範圍第1項之靜態記憶體單元，其中該第二 電源連接位於該記憶體單元的第四側旁。. 3 · —種記憶體陣列，包括： 一彎曲電源連接，在該記憶體陣列記憶體單元的相鄰 列的記憶體單元之間共用，以及 一另一電源連接，在該記憶體陣列記憶體單元的相鄰 欄的記憶體單元之間共用。 4 .如申請專利範圍第3項之記憶體陣列，其中該彎曲電源 連接在單一金屬層上為連續的。 5 ·如申請專利範圍第4項之記憶體陣列，其中該單一金屬 層為在主動裝置和一絕緣層上的一第一金屬層。 6 .如申請專利範圍第3項之記憶體陣列，其中該彎曲電源 連接為一接地連接。 7 .如申請專利範圍第5項之記憶體陣列，其中該彎曲電源 連接為一接地連接。 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 516220 Α8 Β8 C8 D8 κ、申請專利範圍 8’如申請專利範圍第3項之記憶體陣列，其中該另一電源 連接包括在一第二金屬層上的連接。 9·如申請專利範圍第8項之記憶體陣列，其中該第二金屬 層對於該記憶體陣列的位元線為共通的。 此如申請專利範圍第3項之記憶體陣列，其中該記憶體陣 列包括排列在m列和η欄中的m χ η記憶體單元。 U·如申請專利範圍第10項之記憶體陣列，包括m/2個彎曲 導體和n/2個另一電源連接。 以如申請專利範圍第"項之記憶體陣列，另包括在該彎曲 連接之間的η / 2個多餘連接。 13.如申請專利範圍第12項之記憶體陣列，其中該彎曲連接 和該多餘連接形成一網格。 14·如申請專利範圍第9項之記憶體陣列，其中該另一電源 連接位於交互位元線組的位元線之間。 15.如申請專利範圍第12項之記憶體陣列，其中該多餘電源 連接位於交互位元線組的位元線之間。 16·如申請專利範圍第15項之記憶體陣列，其中該另一電源 連接位於其他交互位元線組的位元線之間。 17. 如申請專利範圍第3項之記憶體陣列，其中該記憶體單 元為靜態隨機存取記憶體單元。 18. 如申請專利範圍第3項之記憶體陣列，其中該另一電源 連接在一第一金屬層中的區段内形成，且形成與一第二 金屬層内區段呈直角的連續線。 19·如申請專利範圍第18項之記憶體陣列，其中該區段和連 -19- ^紙張尺度適用巾8 0家襟準(CNS) Α4規格(210X297公釐) "~~ ' ---- 516220 A8 B8 C8 D8 、申請專利範圍 續線藉由通孔相連。 中該記憶體單 ，並在水平相 20·如申請專利範圍第3項之記憶體陣列，其 元的配置圖案在垂直相鄰單元間旋轉180° 鄰單元之間以垂直軸為主軸彼此反射。 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/770,844 US6426890B1 (en) | 2001-01-26 | 2001-01-26 | Shared ground SRAM cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW516220B true TW516220B (en) | 2003-01-01 |
Family
ID=25089868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW090132812A TW516220B (en) | 2001-01-26 | 2001-12-28 | Shared ground SRAM cell |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6426890B1 (zh) |
| JP (1) | JP4215432B2 (zh) |
| KR (1) | KR100493265B1 (zh) |
| TW (1) | TW516220B (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734472B2 (en) | 2002-04-25 | 2004-05-11 | Synplicity, Inc. | Power and ground shield mesh to remove both capacitive and inductive signal coupling effects of routing in integrated circuit device |
| US7739624B2 (en) * | 2002-07-29 | 2010-06-15 | Synopsys, Inc. | Methods and apparatuses to generate a shielding mesh for integrated circuit devices |
| US7943436B2 (en) * | 2002-07-29 | 2011-05-17 | Synopsys, Inc. | Integrated circuit devices and methods and apparatuses for designing integrated circuit devices |
| JP4005468B2 (ja) | 2002-09-30 | 2007-11-07 | 富士通株式会社 | メモリセルの配置方法及び半導体記憶装置 |
| TWI348631B (en) * | 2007-01-19 | 2011-09-11 | Faraday Tech Corp | Electronic cells of integrated circuit and related technology and method |
| KR100899739B1 (ko) * | 2007-09-27 | 2009-05-27 | 주식회사 동부하이텍 | 반도체 메모리 소자 |
| US7760578B2 (en) * | 2008-10-20 | 2010-07-20 | Lsi Logic Corporation | Enhanced power distribution in an integrated circuit |
| US8611169B2 (en) * | 2011-12-09 | 2013-12-17 | International Business Machines Corporation | Fine granularity power gating |
| US9183906B2 (en) | 2012-10-02 | 2015-11-10 | International Business Machines Corporation | Fine granularity power gating |
| KR102088200B1 (ko) | 2014-07-01 | 2020-03-13 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| US10163879B2 (en) | 2015-10-05 | 2018-12-25 | Samsung Electronics Co., Ltd. | Semiconductor device having jumper pattern |
| FR3083911B1 (fr) * | 2018-07-13 | 2021-01-22 | Commissariat Energie Atomique | Memoire sram / rom reconfigurable par connexions aux alimentations |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4785427A (en) * | 1987-01-28 | 1988-11-15 | Cypress Semiconductor Corporation | Differential bit line clamp |
| EP0426174B1 (en) * | 1989-11-02 | 1994-07-27 | Seiko Epson Corporation | Semiconductor integrated circuit |
| JPH0513714A (ja) * | 1990-01-25 | 1993-01-22 | Texas Instr Inc <Ti> | 溝型トランジスタ使用の双安定論理デバイス |
| JP3813638B2 (ja) * | 1993-01-14 | 2006-08-23 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| US5654915A (en) * | 1993-08-19 | 1997-08-05 | Cypress Semiconductor Corp. | 6-bulk transistor static memory cell using split wordline architecture |
| US5723883A (en) | 1995-11-14 | 1998-03-03 | In-Chip | Gate array cell architecture and routing scheme |
| US6103579A (en) * | 1996-01-31 | 2000-08-15 | Micron Technology, Inc. | Method of isolating a SRAM cell |
| JPH10334662A (ja) * | 1997-05-29 | 1998-12-18 | Nec Corp | 半導体記憶装置 |
| JPH11111860A (ja) * | 1997-10-06 | 1999-04-23 | Mitsubishi Electric Corp | 半導体装置 |
| US5991224A (en) | 1998-05-22 | 1999-11-23 | International Business Machines Corporation | Global wire management apparatus and method for a multiple-port random access memory |
-
2001
- 2001-01-26 US US09/770,844 patent/US6426890B1/en not_active Expired - Fee Related
- 2001-12-28 TW TW090132812A patent/TW516220B/zh active
-
2002
- 2002-01-11 JP JP2002004213A patent/JP4215432B2/ja not_active Expired - Fee Related
- 2002-01-14 KR KR10-2002-0002004A patent/KR100493265B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100493265B1 (ko) | 2005-06-03 |
| US20020101759A1 (en) | 2002-08-01 |
| KR20020063112A (ko) | 2002-08-01 |
| US6426890B1 (en) | 2002-07-30 |
| JP2002252287A (ja) | 2002-09-06 |
| JP4215432B2 (ja) | 2009-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE48085E1 (en) | Semiconductor integrated circuit | |
| TW516220B (en) | Shared ground SRAM cell | |
| US9412730B2 (en) | Integrated circuits, standard cells, and methods for generating a layout of an integrated circuit | |
| KR950011636B1 (ko) | 개선된 레이아웃을 갖는 다이내믹 랜덤 액세스 메모리와 그것의 메모리셀 배치방법 | |
| TWI506792B (zh) | 具有寬鬆之閘極間距的Ｎ通道及Ｐ通道端對端鰭式場效電晶體（ＦｉｎＦＥＴ）單元架構 | |
| TW202025448A (zh) | 用於製造單晶片積體式3d cmos邏輯及記憶體的架構設計及製程 | |
| JP2003203993A (ja) | 半導体記憶装置及びその製造方法 | |
| KR19980087485A (ko) | Sram 구조를 위한 레이아웃 | |
| CN108389860A (zh) | 半导体装置 | |
| JP2022543116A (ja) | 積み重ねられたデバイスを有する半導体装置及びその製造方法 | |
| CN109727980B (zh) | 一种半导体结构及其制造方法 | |
| TWI285410B (en) | Interlayer interconnect of three-dimensional memory and method for manufacturing the same | |
| TW201123605A (en) | Vertical coplanar waveguide with tunable characteristic impedance, design structure and method of fabricating the same | |
| TW202240849A (zh) | 使用cfet的雙列正反器之雙重交叉耦合 | |
| US20200328216A1 (en) | Semiconductor structure | |
| US5490103A (en) | Signal terminal structure for macro cells and an associated connection method | |
| US5742078A (en) | Integrated circuit SRAM cell layouts | |
| JPH06509443A (ja) | コンパクト形半導体メモリデバイスおよびその製造方法 | |
| JP4591809B2 (ja) | 微細化に対応したメモリアレイ領域のレイアウト方法 | |
| US7423285B2 (en) | Wire cross-point fet structure | |
| JP2004221377A (ja) | 半導体記憶装置 | |
| TWI853269B (zh) | 靈敏放大器的版圖形成方法及靈敏放大器的版圖 | |
| JP3386036B2 (ja) | 半導体記憶装置 | |
| KR100267587B1 (ko) | 동일 형태로 레이아웃된 메모리 셀을 가지는 반도체메모리 장치 및 메모리 셀 어레이에서 대칭적으로레이아웃된 주변회로 | |
| WO2022228281A1 (zh) | 一种三维存储器、芯片封装结构及电子设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent |