KR101022250B1 - 멀티게이트 전계 효과 트랜지스터 어레이 레이아웃 - Google Patents

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Abstract

회로 레이아웃은 각각의 셀이 적어도 한 그룹의 홀수개의 핀을 포함하는 복수의 셀을 포함한다. 복수의 셀은 반복 패턴(repeating pattern) 내에 배열될 수 있으며, 상기 반복 패턴은 상기 반복 패턴의 거울 대칭을 포함한다. 복수의 핀 형성 영역이 제공되며, 상기 복수의 핀 형성 영역 둘레에는 상기 핀이 이중 핀 트랜지스터용 및 단일 핀 트랜지스터용으로 형성된다.
Figure R1020080012270
회로, 레이아웃, 셀, 반복 패턴, 트랜지스터

Description

멀티게이트 전계 효과 트랜지스터 어레이 레이아웃{MuGFET Array Layout}
본 발명은 멀티게이트 전계 효과 트랜지스터 어레이 레이아웃에 관한 것이다.
정적 랜덤 액세스 메모리(static random acess memories: 이하 "SRAM"이라 합니다)와 같은 고밀도 어레이 형태의 회로 레이아웃의 경우, 소형 셀(small cell)이 요구된다. 멀티게이트 전계 효과 트랜지스터(MuGFET) 기술에 있어서, 코어 셀 영역(core cell area)은 2개의 핀 사이의 거리(핀 피치: fin pitch) 및 디바이스 당 사용된 핀의 수에 의해 제한된다. MuGFET 기술을 사용하는 코어 셀에 필요한 영역을 중이는 것이 바람직하다.
핀 피치(fin pitch)로 불리우는 핀들 사이의 짧은 거리를 생성하는 2가지 제조 프로세스가 핀을 생산하는데 사용되어 왔다. 하나의 방법에서는, 다중 희생 스페이서(multiple sacrificial spacers)가 먼저 형성된다. 그 후, 핀은 스페이서의 측면 상에 형성된다. 그 결과, 핀의 수는 짝수이다. 각각의 핀이 0° 및 180°위상 이동 영역(phase shifting area) 사이에 경계를 가져야만 하는 교대 위상 이동 변조(alternating phase shifting modulation: altPSM)를 사용하는 유사한 프로세스 를 실행하는 경우에도 또한 핀의 수는 짝수이다.
상술한 2가지 프로세스는 짧은 핀 피치를 제공한다. 각각의 핀은 스페이서에 의해 정해지거나 또는 PSM의 경우 폐쇄된 경계(closed boundary)에 의해 정해진다. 편의상, 스페이서라는 용어가 사용되지만, 이러한 용어는 PSM 방법에도 또한 적용된다. 따라서, 2개의 스페이서 구조의 내부 사이에(in-between) 핀을 구축하는 것은 불가능하다. 그러므로, 홀수개의 핀을 구비한 트랜지스터로 구성되는 트랜지스터 적층(transistor stacks)을 구축하는 것은 불가능하다. 단일 핀 디바이스는 추가적인 복잡한 제거 단계(clean-out steps)의 사용을 요구하며, 그 결과 칩 영역을 비효율적으로 사용하게 된다.
본 발명은 다중 코어 셀 전체에 걸쳐 있는 스페이서 또는 교대 위상 이동 영역과 같은 핀 형성 영역을 배치하여 단일 핀 PMOS 로드 디바이스(load device) 및 단일 핀 NMOS 액세스 디바이스를 구비한 SRAM 셀과 같은 회로의 어레이 제조가 가능하도록 하여 효율적인 칩 영역을 제공하기 위한 것이다.
본 발명의 제 1 특징에 따른 회로 레이아웃은 각각의 셀이 홀수개의 핀을 포함하는 적어도 하나의 멀티게이트 전계 효과 트랜지스터를 구비하는 복수의 셀; 및 상기 핀이 형성되는 복수의 핀 형성 영역을 포함하고, 상기 복수의 셀은 반복 패턴(repeating pattern) 내에 배열되며, 상기 반복 패턴은 상기 반복 패턴의 거울 대칭을 포함하는 것을 특징으로 한다.
본 발명의 제 2 특징에 따른 정적 랜덤 액세스 메모리(SRAM) 어레이는 핀(fins)을 구비한 멀티게이트 전계 효과 트랜지스터로 형성되는 코어 셀(core cell); 및 상기 코어 셀과 동일한 레이아웃 또는 상기 코어 셀의 거울 대칭 레이아웃을 구비하며, 적어도 하나의 소스 및/또는 드레인 영역을 공유하는 다중 인접 셀(multiple adjacent cells)을 포함하고, 상기 코어 셀의 적어도 일부분은 홀수개의 핀을 구비하며, 상기 각각의 셀은 자신에게 인접한 셀의 거울 대칭인 것을 특징으로 한다.
본 발명의 제 3 특징에 따른 정적 랜덤 액세스 메모리(SRAM) 어레이는 단일 핀 디바이스 및 이중 핀 디바이스를 구비한 코어 셀(core cell); 상기 코어 셀과 동일한 레이아웃 또는 상기 코어 셀의 거울 대칭 레이아웃을 구비하며, 적어도 하나의 소스 및/또는 드레인 영역을 공유하는 다중 인접 셀(multiple adjacent cells); 및 복수의 핀 형성 영역을 포함하고, 상기 각각의 셀은 자신에게 인접한 셀의 거울 대칭인 것을 특징으로 한다.
본 발명의 제 4 특징에 따른 정적 랜덤 액세스 메모리(SRAM) 어레이를 형성하는 방법은 소스 및 드레인 영역을 구비한 단일 핀 트랜지스터 및 이중 핀 트랜지스터를 구비한 코어 셀(core cell)을 생성하기 위한 영역을 생성하는 단계를 포함하여 핀 형성 영역의 레이아웃을 정하는 단계; 및 상기 코어 셀과 동일한 핀 형성 영역 레이아웃 또는 상기 코어 셀의 상기 핀 형성 영역 레이아웃의 거울 대칭을 구비하며, 적어도 하나의 소스 및/또는 드레인 영역을 공유하는 다중 인접 셀(multiple adjacent cells) 내에 상기 코어 셀의 핀 형성의 상기 레이아웃을 복제하는 단계를 포함하고, 상기 핀 형성 영역의 상기 각각의 레이아웃은 자신에게 인접한 셀의 거울 대칭인 것을 특징으로 한다.
본 발명의 제 5 특징에 따른 회로 레이아웃에 있어서, 각각의 셀이 홀수개의 핀을 포함하는 적어도 하나의 멀티게이트 전계 효과 트랜지스터를 구비하는 복수의 셀; 및 둘레에 핀이 형성되는 복수의 핀 형성 영역을 포함하고, 상기 복수의 셀은 반복 패턴(repeating pattern) 내에 배열되며, 상기 반복 패턴은 상기 반복 패턴의 거울 대칭을 포함하고, 적어도 하나의 핀 형성 영역은 적어도 2개의 상기 복수의 셀에 걸쳐 있는 것을 특징으로 한다.
본 발명에 따르면, 단일 핀 트랜지스터는 넓고 좁은 핀 형성 영역, 넓고 좁은 개방 공간, 및 인접한 셀들의 거울 대칭 복제의 조합을 통해 형성될 수 있으며, 칩 영역의 효율적인 사용을 제공한다. 공유 소스 및 드레인 영역은 칩 영역을 추가로 보호할 수 있다.
또한, 본 발명에 따르면, 스페이서 대신에, 교대 위상 이동 마스크를 통해 핀을 정하도록 함으로써 동일한 구조(scheme)가 교대 위상 이동 영역으로 사용될 수 있다.
또한, 본 발명에 따르면, 핀 형성 영역은 폐쇄된 다각형의 사용을 포함하는 구조를 정하는 추가적인 방법에 여전히 대응될 수 있으며, 여기서 폐쇄된 다각형에서 폐쇄된 다각형 구조는 공통적인 리소그래픽 프로세스를 사용하여 용이하게 형성 될 수 없는 구조를 정하는데 사용될 수 있다.
또한, 본 발명에 따르면, 어레이를 레이아웃하는 방법이 6개의 트랜지스터를 구비한 SRAM 디바이스 이외의 디바이스에 적용될 수 있다. 이러한 방법은 또한 폐쇄된 다각형의 얇은 형상 형성 영역(closed polygon thin feature forming regions)에 의해 형성되는 기타 다른 구조에도 적용가능하며, 폐쇄된 다각형의 얇은 특징 형성 영역에서 기타 다른 구조는 어레이 내에 복제될 수 있다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하며, 본 발명이 실현될 수 있는 구체적인 실시예가 예시적으로 도시된 첨부 도면에 대한 참조가 이루어진다. 이러한 실시예들은 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세하게 기술되며, 또한 기타 다른 실시예들이 사용될 수 있으며, 구조적, 논리적, 그리고 전기적인 변경이 본 발명의 범위를 벗어남이 없이 이루어질 수 있다는 것이 이해되어야 한다. 따라서, 예시적인 실시예에 대한 이하의 설명은 제한적인 의미를 갖는 것이 아니며, 본 발명의 범위는 첨부된 청구범위에 의해 제한된다.
다중 코어 셀 전체에 걸쳐 있는 스페이서 또는 교대 위상 이동 영역과 같은 핀 형성 영역을 배치하면 단일 핀 PMOS(p-형 금속 산화물 반도체) 로드 디바이스(load device) 및 단일 핀 NMOS(n-형 금속 산화물 반도체) 액세스 디바이스를 구비한 SRAM 셀과 같은 회로의 어레이 제조가 가능해진다. 핀들은 핀들 사이에 매우 작은 피치 또는 이격 공간(spacing)을 구비하는 구조이며, 이러한 레이아웃은 셀 레이아웃에 대한 전체적으로 잘 배분된 영역을 생성한다. 추가적인 실시예에서, 기 타 다른 소형 구조는 스페이서 또는 교대 위상 이동 영역을 함께 구비하도록 형성된다.
도 1은 예시적인 실시예에 따른 단일 핀 및 이중 핀 트랜지스터를 사용하는 SRAM 코어 셀의 레이아웃(100)을 예시한 도면이다. SRAM 레이아웃(100)은 2개의 단일 핀 PMOS 풀업 또는 로드 디바이스(110,120) 및 2개의 단일 핀 NMOS 액세스 디바이스(130,140)를 포함한다. NMOS 풀다운 디바이스(150,160)는 셀 안정성을 증가시키기 위해 이중 핀 디바이스로서 구현(implement)된다. 풀업 디바이스(110,120)는 VDD(voltage drain drain: 드레인 전압)에 연결될 수 있다. 풀다운 디바이스(150,160)는 VSS(voltage source source: 소스 전압)에 연결될 수 있다.
액세스 디바이스에는 교차 연결된 인버터(cross coupled inverter)가 형성된다. 트랜지스터용 게이트는 핀을 가로질러 형성되며, 또한 데이터를 읽고 쓰기 위해 비트선(bit lines)(BL 및 /BL)을 교차 연결된 인버터에 결합하도록 워드선(word line)(WL)에 의한 제어용 인버터 게이트(165,170) 및 게이트(175,180)를 포함한다. 소스 영역(182)은 하나의 실시예에서 레이아웃(100)의 왼쪽 상에 표시되어 있다. 드레인 영역은 오른쪽 상에서 참조부호 183에 표시되어 있다. 중앙 영역(184)은 트랜지스터용 공유 소스 및 드레인 영역을 형성한다.
따라서, 셀(100)은 서로에 대해 뒤집어진 거울 대칭(reverse mirror image)으로 배열된 2개의 단일 핀 PMOS 로드 디바이스(100,120), 중앙 부분을 기준으로 직경방향으로 대향하여 뒤집어도록 배치된 단일 핀 NMOS 액세스 디바이스(130,140), 및 중앙 부분을 기준으로 직경방향으로 대향되며 단일 핀 PMOS 로드 디바이스(110,120)와 마주보도록 배치된 NMOS 풀다운 디바이스(150,160)를 구비한다. 디바이스들은 교차 연결된 인버터 SRAM을 형성하도록 메탈리제이션(metalization)과 같은 방법에 의해 연결될 수 있다.
코어 셀을 사용하여 셀의 어레이를 형성하기 위해, 드레인 영역(183)을 관통하여 연장되는 제 1 거울축(mirror axis)(185)은 하나의 라인을 예시하는데, 이 하나의 라인을 기준으로 레이아웃의 복제(copy)가 셀(100)의 오른쪽에 인접한 셀을 형성하도록 회전되는 것으로 생각될 수 있다. 셀(100)의 하부에 도시된 제 2 거울축(190)은 하나의 라인을 예시하는데, 이 하나의 라인을 기준으로 레이아웃의 복제(copy)가 셀(100)의 아래쪽에 인접한 셀을 형성하도록 회전되는 것으로 생각될 수 있다.
하나의 실시예에서 단일 SRAM 셀은 SRAM 셀의 어레이를 형성하기 위해 상술한 바와 같이 복제(replicate)된다. 도 2는 예시적인 실시예에 따른 도 1의 코어 셀의 레이아웃의 다중 거울 대칭(multiple mirror images)을 사용하는 다중 코어 셀 어레이(200)를 예시한 도면이다. 각각의 셀은 기본적으로 각 셀이 인접한 다른 모든 셀의 거울 대칭이다. 도 1에 예시된 바와 같이, 셀의 복제의 회전이 이루어지는 가상 라인을 사용한 결과, 전체 영역을 일일이 복제할 필요 없이 인접한 셀들에 의해 소스/드레인 영역을 공유할 수 있다.
하나의 실시예에서, SRAM 어레이는 2개의 단일 핀 PMOS 로드 또는 풀업 디바이스, 2개의 단일 핀 NMOS 액세스 디바이스, 및 2개의 이중 핀 NMOS 풀다운 디바이스를 갖는 6개의 트랜지스터 레이아웃을 구비한 코어 셀(100)을 포함한다. 다중 인 접 셀(230,240,250)은 코어 셀과 동일한 레이아웃, 또는 코어 셀의 거울 대칭 지 레이아웃을 구비하며, 적어도 하나의 소스 및/또는 드레인 영역을 공유하여 각각의 셀은 각 셀에 인접한 셀들의 거울 대칭이다. 추가적인 실시예에 있어서, NMOS 로드 디바이스 및 PMOS 액세스 다바이스 및 풀다운 디바이스가 존재하도록 NMOS 및 PMOS 디바이스는 전환(switch)될 수 있다.
예시적인 SRAM 실시예를 다시 참조하면, 다중 코어 셀 전체에 걸쳐 있는 스페이서 또는 교대 위상 이동 영역과 같은 핀 형성 영역을 특정하게 배치하면 단일 핀 PMOS 로드 디바이스 및 단일 핀 NMOS 액세스 디바이스를 구비한 SRAM 셀의 어레이(200)의 제조가 가능해진다. 하나의 실시예에서, 핀 형성 영역은 폐쇄된 다각형(closed polygon)이며, 핀들은 이러한 다각형의 측면 상에 형성되어 원하는 대로 에칭될 수 있다. 이러한 핀 형성 영역을 사용하면, 핀 피치가 매우 짧아질 수 있어서 효율적인 셀 레이아웃을 생성한다. 도 1에 도시된 제 1축 및 제 2축은 도 2에서는 인접 셀들의 거울 대칭 관계를 예시하기 위해 각각 참조부호 210 및 220으로 연장된다. 셀(230)은 셀(100)의 오른쪽에 도시되며, 축(210)을 기준으로 셀(100)의 거울 대칭이다. 셀(240)은 셀(100)의 아래쪽에 도시되며, 축(220)을 기준으로 셀(100)의 거울 대칭이다. 4개의 셀 레이아웃 내의 4번째 셀은 참조부호 250에 도시되어 있으며, 축(220)을 기준으로 한 셀(230)과 축(210)을 기준으로 한 셀(240) 모두의 거울 대칭이다. 추가적인 셀들은 8개의 셀 디바이스를 형성하도록 상술한 4개의 셀을 축(260)을 기준으로 거울 대칭시키는 것과 같은 방법에 의해 형성될 수 있다. 또한 추가적인 셀들은 개별 셀들 또는 셀들의 그룹에 대해 상술한 거울 대칭 방법을 연속적으로 행함으로써 임의의 원하는 방향으로 형성될 수 있다. 게이트들도 또한 예시된 바와 같이 거울 대칭이다.
레이아웃(200)은 또한 풀다운 트랜지스터(150,160)가 예를 들어 참조부호 280 및 285에서와 같은 영역을 공유하는 복제된 셀의 교차부분(intersections)에서 VSS 접촉부의 배치를 용이하게 한다. 워드선 접촉부는 축(210)을 따라 2개의 셀 사이에서 공유될 수 있다. 비트선은 또한 수평 방향으로 제공되어 2개의 셀 사이에서 공유될 수 있다.
도 3a는 도 3b, 도 3c, 도 4a, 및 도 4b의 상이한 영역을 확인하기 위한 키(key)를 예시하고 있다. 스페이서 또는 교대 위상 이동 영역은 참조부호 310에서 예시된 바와 같은 음영(shade)으로 표시되어 있다. 핀, 소스 및 드레인 영역은 참조부호 315에서 예시된 바와 같은 음영으로 표시되어 있다.
도 3b는 도 2의 코어 셀 레이아웃용 핀 구조를 정하는데 사용되는, 스페이서 또는 교대 위상 이동 영역과 같은, 영역의 배열 또는 레이아웃(300)을 예시한 도면이다. 게이트는 설명의 단순화를 위해 예시되어 있지 않다. 핀 형성 영역은 음영(310)으로 예시되어 있으며, 핀 영역과 소스 영역과 드레인 영역은 음영(315)으로 예시되어 있다. 핀 형성 영역들 사이에는 많은 개방 공간(open spaces)이 존재한다는 점에 유의하여야 한다. 일반적으로 예시된 바와 같이 2가지 종류의 핀 형성 영역이 존재한다. 참조부호 320에서 예시된 바와 같이, 좁은 또는 얇은 핀 형성 영역은 좁은 피치를 갖는 핀(narrow pitched fins)의 세트를 형성하는데 사용된다. 핀들이 핀 형성 영역의 측면 상에 형성되기 때문에, 얇은 핀 형성 영역은 핀의 피치를 결정한다. 일부 전형적인 얇은 핀 형성 영역 두께는 본 실시예에서는 대략 50 나노미터(nm)이다. 추가적인 실시예가 필요에 따라 그리고 제조 프로세스가 개선됨에 따라 더 커지거나 또는 더 작아질 수 있다. 높이는 일반적으로 핀 높이로 요구되는 것과 동일한 높이를 갖는다. 일부 실시예에서, 이러한 다중 핀들은 2개 보다 더 많은 핀을 구비한 트랜지스터용으로 형성될 수 있다. 도면의 혼란을 회피하기 위해 모든 핀 형성 영역에 참조부호가 표시되어 있는 것은 아니라는 점에 유의하여야 한다.
넓은 또는 두꺼운 핀 형성 영역(330)은 또한 넓게 이격된 핀들을 형성하는데 사용될 수 있다. 폭은 상당히 가변적일 수 있지만, 칩 공간(chip space)을 보존하면서도, 접촉부 형성과 같은 추가 프로세스를 허용하기 위해 디바이스들 간의 충분한 이격 거리(sufficient spacing)를 제공하도록 선택될 수 있다. 넓고 좁은 개방 공간과 함께, 넓고 좁은 핀의 조합을 통해 바람직한 레이아웃 내의 핀들이 얻어질 수 있다. 따라서, 단일 핀 트랜지스터 또는 홀수개의 핀 트랜지스터 또는 홀수개의 핀을 구비한 셀의 일부분이 넓고 좁은 핀 형성 영역, 넓고 좁은 개방 공간, 및 인접한 셀들의 거울 대칭 복제의 조합을 통해 형성될 수 있으며, 칩 영역의 효율적인 사용을 제공한다. 일부 실시예에서, 스페이서들의 하나의 폭(single width)이 사용될 수 있다. 공유 소스 및 드레인 영역은 칩 영역을 추가로 보호할 수 있다.
도 3c는 핀 영역, 드레인 영역 및 소스 영역을 형성하기 전에 도 2의 코어 셀 레이아웃용 핀 구조를 정하는데 사용되는 핀 형성 영역을 예시한 도면이다. 핀 형성 영역은 도 3b의 핀 형성 영역과 동일하다.
어레이의 엣지 부분에서, 특정 종단 구조(special termination structures)가 표준 리소그래픽 프로세스에서 공통적으로 사용된다. 하나의 실시예에서, 이러한 구조가 생성될 수 있거나, 또는 추가 더미 셀(dummy cell)이 어레이 내의 매우 균일한 구조(uniform structure)를 보장하기 위해 사용될 수 있다. 어레이의 엣지 부분에서 전기적 단락(electrical short)을 회피하기 위해, 이들 더미 셀 또는 구조는 어레이 둘레에 트렌치(trench)를 형성하도록 저정밀 마스킹되어(coarse masked) 에칭될 수 있다.
도 4a는 도 2의 코어 셀 레이아웃용 핀 구조를 정하는데 사용되는 영역의 대안적인 배열 또는 레이아웃(400)을 예시한 도면이다. 이전의 핀 형성 영역(300)에서는 다수의 개방 공간이 존재한다는 점에 유의하여야 한다. 레이아웃(400)에서는, 핀 형성 영역이 개방 공간을 대신하여, 개방 공간은 레이아웃(300)의 핀 형성 영역의 위치에 존재한다. 기본적으로, 레이아웃(400)과 레이아웃(300)은 핀 영역, 소스 영역 및 드레인 영역을 고려하면, 서로에 대해 네거티브 이미지(negative image)이다. 따라서, 단일 핀 트랜지스터는 넓고 좁은 핀 형성 영역, 넓고 좁은 개방 공간, 및 인접한 셀들의 거울 대칭 복제의 조합을 통해 형성될 수 있으며, 칩 영역의 효율적인 사용을 제공한다. 공유 소스 및 드레인 영역은 칩 영역을 추가로 보호할 수 있다.
도 4b는 핀 영역, 드레인 영역 및 소스 영역을 형성하기 전에 도 2의 코어 셀 레이아웃용 핀 구조를 정하는데 사용되는 핀 형성 영역을 예시한 도면이다. 핀 형성 영역은 도 4a의 핀 형성 영역과 동일하다.
앞서 지적된 바와 같이, 핀 형성 영역은 핀을 정하기 위해 다중 SRAM 셀 전체에 걸쳐 있는 스페이서 구조에 대응될 수 있다. 하나의 실시예에서, 적어도 하나의 핀 형성 영역은 상이한 셀 내의 상이한 트랜지스터의 핀들을 형성하도록 개변(adapt)될 수 있다.
2개의 균등한 배열이 도시되어 있다. 스페이서 대신에, 교대 위상 이동 마스크를 통해 핀을 정하도록 함으로써 동일한 설계(scheme)가 교대 위상 이동 영역으로 사용될 수 있다. 핀 형성 영역은 또한 폐쇄된 다각형의 사용을 포함하는 구조를 정하는 추가적인 방법에 여전히 대응될 수 있으며, 여기서 폐쇄된 다각형에서 폐쇄된 다각형 구조는 공통적인 리소그래픽 프로세스를 사용하여 용이하게 형성될 수 없는 구조를 정하는데 사용될 수 있다.
추가적인 실시예에서, 어레이를 레이아웃하는 방법이 6개의 트랜지스터를 구비한 SRAM 디바이스 이외의 디바이스에 적용될 수 있다. 이러한 방법은 또한 폐쇄된 다각형의 얇은 형상 형성 영역(closed polygon thin feature forming regions)에 의해 형성되는 기타 다른 구조에도 적용가능하며, 폐쇄된 다각형 얇은 특징 형성 영역에서 기타 다른 구조는 어레이 내에 복제될 수 있다. 일부 실시예에서, 적어도 하나의 이러한 구조는 홀수개의 얇은 형상을 가질 수 있다.
요약서는 독자들이 기술적 개시 내용의 특징 및 요점을 신속하게 확인하는 것을 허용하도록 요구하는 37 연방 규정 코드(C.F.R.) 섹션 1.72(b)와 일치하도록 제공된다. 요약서는 청구범위의 범위 및 의미를 해석하거나 제한하는데 사용되지 않는 것으로 이해되도록 제출된다.
도 1은 예시적인 실시예에 따른 단일 핀 및 이중 핀 트랜지스터를 사용하는 SRAM 코어 셀의 레이아웃을 예시한 도면이다.
도 2는 예시적인 실시예에 따른 도 1의 코어 셀의 레이아웃의 다중 거울 대칭(multiple mirror images)을 사용하는 다중 코어 셀 어레이를 예시한 도면이다.
도 3a는 도 3b, 도 3c, 도 4a, 및 도 4b의 소정 영역에 대한 음영(shading)을 표시한 키(key)이다
도 3b는 도 2의 코어 셀 레이아웃용 핀 구조를 정하는데 사용되는 영역의 배열을 예시한 도면이다.
도 3c는 도 2의 코어 셀 레이아웃용 핀 구조를 정하는데 사용되는 스페이서 또는 교대 위상 이동 영역(alternating phase shift regions)을 예시한 도면이다.
도 4a는 도 2의 코어 셀 레이아웃용 핀 구조를 정하는데 사용되는 영역의 대안적인 배열을 예시한 도면이다.
도 4b는 도 2의 코어 셀 레이아웃용 핀 구조를 정하는데 사용되는 대안적인 스페이서 또는 대안적인 교대 위상 이동 영역을 예시한 도면이다.

Claims (23)

  1. 회로 레이아웃에 있어서,
    각각의 셀이 홀수개의 핀을 포함하는 적어도 하나의 멀티게이트 전계 효과 트랜지스터를 구비하는 복수의 셀; 및
    상기 핀이 형성되는 복수의 핀 형성 영역
    을 포함하고,
    상기 복수의 셀은 반복 패턴(repeating pattern) 내에 배열되며, 상기 반복 패턴은 제 1 축에 대한 상기 반복 패턴의 거울 대칭 및 제 2 축에 대한 상기 반복 패턴의 거울 대칭을 포함하는
    회로 레이아웃.
  2. 제 1항에 있어서,
    적어도 하나의 상기 핀 형성 영역은 상이한 트랜지스터의 핀을 형성하도록 개변(adapt)되는 회로 레이아웃.
  3. 제 1항에 있어서,
    상기 제 1 축의 어느 한 쪽 면 상의 트랜지스터는 소스 또는 드레인 영역을 공유하는 회로 레이아웃.
  4. 제 1항에 있어서,
    상기 회로 레이아웃은 상기 핀 형성 영역 사이에 공간(spaces)을 추가로 포함하는 회로 레이아웃.
  5. 제 4항에 있어서,
    상기 핀 형성 영역은 둘레에 핀이 형성되는 스페이서(spacers)인 회로 레이아웃.
  6. 제 4항에 있어서,
    상기 핀 형성 영역은 교대 위상 이동 영역인 회로 레이아웃.
  7. 정적 랜덤 액세스 메모리(SRAM) 어레이에 있어서,
    핀(fins)을 구비한 멀티게이트 전계 효과 트랜지스터로 형성되는 코어 셀(core cell); 및
    상기 코어 셀과 동일한 레이아웃을 구비하며, 적어도 하나의 소스 영역, 드레인 영역, 또는 소스 및 드레인 영역을 공유하는 다중 인접 셀(multiple adjacent cells)
    을 포함하고,
    상기 코어 셀의 적어도 일부분은 홀수개의 핀을 구비하며,
    상기 다중 인접 셀은 각각 제 1 축 및 제 2 축에 대해 자신에게 인접한 셀의 거울 대칭이고,
    상기 핀은 복수의 핀 형성 영역의 사용을 통해 형성되는
    SRAM 어레이.
  8. 삭제
  9. 제 7항에 있어서,
    상기 멀티게이트 전계 효과 트랜지스터의 상기 핀은 평행한 영역(parallel regions) 내에 배열되며, 상기 평행한 영역을 통해 연장되는(run through) 게이트에 의해 선택적으로 연결되는 SRAM 어레이.
  10. 제 7항에 있어서,
    상기 레이아웃의 중앙은 공급 연결부(supply connection)를 제공하는 SRAM 어레이.
  11. 제 7항에 있어서,
    상기 핀은 폐쇄된 다각형(closed polygons)인 영역 둘레에 형성되는 SRAM 어레이.
  12. 제 11항에 있어서,
    적어도 하나의 핀 형성 영역은 2개의 셀에 걸쳐 있는 SRAM 어레이.
  13. 정적 랜덤 액세스 메모리(SRAM) 어레이에 있어서,
    단일 핀 디바이스 및 이중 핀 디바이스를 구비한 코어 셀(core cell);
    상기 코어 셀과 동일한 레이아웃을 구비하며, 적어도 하나의 소스 영역, 드레인 영역, 또는 소스 및 드레인 영역을 공유하는 다중 인접 셀(multiple adjacent cells); 및
    복수의 핀 형성 영역
    을 포함하고,
    상기 다중 인접 셀은 각각 제 1 축 및 제 2 축에 대해 자신에게 인접한 셀의 거울 대칭인
    SRAM 어레이.
  14. 제 13항에 있어서,
    상기 핀 형성 영역은 둘레에 핀이 형성되는 희생 스페이서(sacrificial spacers) 또는 교대 위상 이동 영역인 SRAM 어레이.
  15. 제 13항에 있어서,
    상기 SRAM 어레이는 또한 공간(spaces)에 의해 정해지며, 상기 핀 형성 영역 및 상기 공간은 상기 핀 형성 영역의 뒤집어진 거울 대칭(reverse image)을 제공하도록 교체(interchange)될 수 있는 SRAM 어레이.
  16. 제 13항에 있어서,
    적어도 하나의 핀 형성 영역은 2개의 셀에 걸쳐 있는 SRAM 어레이.
  17. 정적 랜덤 액세스 메모리(SRAM) 어레이를 형성하는 방법에 있어서,
    소스 및 드레인 영역을 구비한 단일 핀 트랜지스터 및 이중 핀 트랜지스터를 구비한 코어 셀(core cell)을 생성하기 위한 형성 영역을 포함하는 핀 형성 영역의 레이아웃을 정하는 단계; 및
    상기 코어 셀과 동일한 핀 형성 영역 레이아웃을 구비하며, 적어도 하나의 소스 영역, 드레인 영역, 또는 소스 및 드레인 영역을 공유하는 다중 인접 셀(multiple adjacent cells) 내에 상기 코어 셀의 상기 핀 형성 영역의 레이아웃을 복제하는 단계
    를 포함하고,
    상기 핀 형성 영역의 레이아웃은 각각 제 1 축 및 제 2 축에 대해 자신에게 인접한 셀의 거울 대칭인
    SRAM 어레이 형성 방법.
  18. 제 17항에 있어서,
    상기 핀은 핀을 형성하는 얇은 핀 형성 영역 및 두꺼운 핀 형성 영역에 의해 정해지는 SRAM 어레이 형성 방법.
  19. 제 17항에 있어서,
    상기 핀 형성 영역은 둘레에 핀이 형성되는 희생 스페이서(sacrificial spacers) 또는 교대 위상 이동 영역인 SRAM 어레이 형성 방법.
  20. 제 17항에 있어서,
    상기 SRAM 어레이는 또한 공간(spaces)에 의해 정해지며, 상기 핀 형성 영역 및 상기 공간은 상기 핀 형성 영역의 뒤집어진 거울 대칭(reverse image)을 제공하도록 교체(interchange)될 수 있는 SRAM 어레이 형성 방법.
  21. 제 17항에 있어서,
    적어도 하나의 핀 형성 영역은 2개의 셀에 걸쳐 있는 SRAM 어레이 형성 방법.
  22. 회로 레이아웃에 있어서,
    각각의 셀이 홀수개의 핀을 포함하는 적어도 하나의 멀티게이트 전계 효과 트랜지스터를 구비하는 복수의 셀; 및
    둘레에 핀이 형성되는 복수의 핀 형성 영역
    을 포함하고,
    상기 복수의 셀은 반복 패턴(repeating pattern) 내에 배열되며, 상기 반복 패턴은 제 1 축 및 제 2 축에 대한 상기 반복 패턴의 거울 대칭을 포함하고,
    적어도 하나의 핀 형성 영역은 적어도 2개의 상기 복수의 셀에 걸쳐 있는
    회로 레이아웃.
  23. 제 22항에 있어서,
    상기 적어도 하나의 핀 형성 영역은 상기 적어도 2개의 상기 복수의 셀 중 하나 내의 트랜지스터용 및 상기 적어도 2개의 상기 복수의 셀 중 다른 하나 내의 또 다른 트랜지스터용 핀에 대응되는 회로 레이아웃.
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