TW202343752A - 記憶體裝置和記憶體結構 - Google Patents

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Abstract

一種記憶體裝置包含第一下拉元件、第二下拉元件、第一傳輸閘元件、設置在基板上的第一p型井區域中 的第二傳輸閘元件、第一上拉元件、第二上拉元件、第一隔離元件，以及設置在相鄰於第一p型井區域的n型井區域中之第二隔離元件。第一下拉元件、第二下拉元件、第一傳輸閘元件和第二傳輸閘元件共用第一主動區域。第一上拉元件、第二上拉元件、第一隔離元件和第二隔離元件共用第二主動區域。第一隔離元件的第一閘極和第二隔離元件的第二閘極耦接至正供應電壓。第一上拉元件的汲極和第二上拉元件的汲極耦接至正供應電壓。

Description

記憶體裝置和記憶體結構
本揭露係關於一種記憶體裝置，特別是關於一種單埠(single-port；SP) 靜態隨機存取記憶體裝置。
半導體產業經歷了快速增長。半導體的材料和設計技術歷經了幾代進步，每一代電路都比上一代更小、更複雜。在積體電路(IC)演進的過程中，功能密度(即，單位面積的晶片中互聯元件的數量)已經普遍增加，而幾何尺寸(即，可使用製程造出的最小組件或線)逐漸縮小。此種使元件縮小的發展過程通常有助於提高生產效率並降低相關成本，而這也增加了IC製造的複雜度。
在深次微米(DEEP SUB-MICRON)積體電路技術中，嵌入式靜態隨機存取記憶體(SRAM)元件已成為高速通訊、圖像處理和單晶片系統(SOC)產品的主流記憶體單元。一些現有的SRAM單元設計需要將主動區域圖案化成具有不同長度的片段，而這可能會導致漏電。儘管現有的SRAM單元通常能滿足其預期目的，但它們並非在各個方面都能令人滿意。
本揭露提供了一種記憶體裝置。這種記憶體裝置包含第一下拉元件、第二下拉元件、第一傳輸閘元件，以及第二傳輸閘元件，該些元件皆設置於基板上的第一p型井區域；記憶體裝置又包含第一上拉元件、第二上拉元件、第一隔離元件，以及第二隔離元件，該些元件皆設置於與第一p型井區域相鄰的n型井區域。第一下拉元件、第二下拉元件、第一傳輸閘元件和第二傳輸閘元件共用第一主動區域。第一上拉元件、第二上拉元件、第一隔離元件和第二隔離元件共用第二主動區域。第一隔離元件的第一閘極和第二隔離元件的第二閘極耦接至正供應電壓。第一上拉元件的汲極和第二上拉元件的汲極耦接至正供應電壓。
本揭露提供了另一種記憶體結構。這種記憶體結構包含第一單元和第二單元。第一單元包含第一下拉元件、第二下拉元件、第一傳輸閘元件和第二傳輸閘元件，皆設置於基板上的第一p型井區域；以及第一上拉元件、第二上拉元件、第一隔離元件和第二隔離元件，皆設置於與第一p型井區域相鄰的n型井區域。第二單元包含第三下拉元件、第四下拉元件、第三傳輸閘元件和第四傳輸閘元件，皆設置於第二p型井區域，且該n型井區域夾設於該第一p型井區域和該第二p型井區域之間；以及第三上拉元件、第四上拉元件、第三隔離元件和第四隔離元件，皆設置於該n型井區域。第一隔離元件和第三隔離元件共用第一閘極。第二隔離元件和第四隔離元件共用第二閘極。第一閘極和第二閘極電性耦接至正供應電壓。
本揭露提供了另一種記憶體結構。這種記憶體結構包含第一單元和第二單元。第一單元包含第一下拉元件、第二下拉元件、第一傳輸閘元件和第二傳輸閘元件，共用沿著第一方向縱向延伸的第一主動區域；以及第一上拉元件、第二上拉元件、第一隔離元件和第二隔離元件，共用沿著第一方向縱向延伸的第二主動區域。第二單元包含第三下拉元件、第四下拉元件、第三傳輸閘元件和第四傳輸閘元件，共用沿著第一方向縱向延伸的第三主動區域；以及第三上拉元件、第四上拉元件、第三隔離元件和第四隔離元件，共用沿著第一方向縱向延伸的第四主動區域。第一主動區域、第二主動區域、第三主動區域和第四主動區域沿著第一方向的長度皆相同。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
與空間相關用詞，如「在…下方」、「下方」、「較低的」、「上方」、「較高的」 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
此外，當一數字或數字範圍被以「約」、「大約」等用語進行描述時，除非另有說明，否則此用語根據本文所述之特定技術領域具通常知識者的知識涵蓋所述數字之特定變化(例如：+/-10%或其他變化)內的數字。舉例來說，用語「約5奈米(nm)」可涵蓋的尺寸範圍，為自4.5nm至5.5nm、自4.0nm至5.0nm等，其中沉積材料層相關的製造公差+/-15%已為本文所述之特定技術領域具通常知識者習之。進一步來說，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。
靜態隨機存取記憶體(SRAM)通常用於積體電路中，因為SRAM具有無需更新便可保存資料的能力。在IC設計中，複數個元件可組合成SRAM單元，並做為記憶體陣列或記憶體裝置的基本建構模組。為了達成不斷縮小的需求，人們努力縮小SRAM單元的尺寸，而這種縮小尺寸的過程並非沒有挑戰。例如，允許共用閘極結構和共用源極/汲極接點，以減少記憶體單元的尺寸，並將不連續主動區域和密集金屬線據以實施。不連續主動區域是指透過圖案化分割並由電介質特徵所端點覆蓋(end capped)的主動區域，而這可能導致製程步驟、成本或漏電路徑的增加。此外，當金屬層中的密集金屬線靠近前段製程(FEOL)結構，可能會導致金屬線狹窄，並造成電容電阻延遲(RC延遲)。
本揭露提供了一種單埠(single-port；SP)SRAM單元，其包含連續的主動區域和路由結構，用於容納更多間隔的金屬線以減少RC延遲。SP SRAM單元包含八個元件，分別為第一上拉電晶體(第一上拉元件)PU-1、第二上拉電晶體(第二上拉元件)PU-2、第一隔離元件IS-1、第二隔離元件IS-2、第一傳輸閘電晶體(第一傳輸閘元件)PG-1、第二傳輸閘電晶體(第二傳輸閘元件)PG-2、第一下拉電晶體(第一下拉元件)PD-1和第二下拉電晶體(第二下拉元件)PD-2。第一隔離元件IS-1和第二隔離元件IS-2的閘極節點電性耦接至正供應電壓CVdd。第一隔離元件IS-1和第二隔離元件IS-2的汲極節點電性耦接至相鄰的上拉電晶體。本發明實施例的SRAM單元的高度約為閘極間距(gate pitch)的4倍，其中閘極間距包含了閘極長度和閘極間隙(gate spacing)。本公開的SRAM單元允許位元線寬度和間隙更大，而這會使得電阻和電容量變小。
第1圖和第2圖為單埠靜態隨機存取記憶體(SP SRAM)單元100的示意電路圖。SP SRAM單元100可透過平面場效應電晶體(FET)或多閘極FET據以實施。平面FET(planar FET)包含一個閘極結構，該閘極結構可沿著主動區域的表面生成一個平面通道區域，因此得名。多閘極FET包含一個閘極結構，該閘極結構連接了主動區域的至少兩個表面。多閘極FET包含了例如鰭式FET(FinFET)和多橋通道(Multi-Bridge Channel；MBC)FET等電晶體。FinFET包含鰭式主動區域(fin-shaped active region)和閘極結構，鰭式主動區域是由基板突起，而閘極結構設置於鰭式主動區域的頂面和側壁上。MBC FET包含至少一個通道元件(channel member)和一個閘極結構，該至少一個通道元件在兩個源極/汲極特徵之間延伸，而閘極結構完全環繞該至少一通道元件。由於閘極結構環繞通道元件，MBC FET因此可被稱為閘極全環(gate-all-around；GAA)FET或環繞閘極電晶體(surrounding gate transistor；SGT)。根據形狀和方向，MBC FET的通道元件可為奈米片(nanosheet)、半導體線(semiconductor wire)、奈米線(nanowire)、奈米結構(nanostructure)、奈米柱(nano-post)、奈米梁(nano-beam)或奈米橋(nano-bridge)。在某些情況下，MBC FET可以透過通道元件的形狀來表示。例如，具有一個或多個奈米片通道元件的MBC FET也可被稱為奈米片電晶體或奈米片FET。
第1圖為SP SRAM單元100的示意電路圖。SP SRAM單元100包含一對交叉耦接的反相器、第一傳輸閘電晶體PG-1、第二傳輸閘電晶體PG-2、第一隔離電晶體IS-1、第二隔離電晶體IS-2，上述一對交叉耦接的反相器分別為反相器101和反相器102。反相器(即上述的反相器101和反相器102)在節點n1和n2之間交叉耦接，形成閂鎖電路(latch circuit)。在一些實施例中，節點n1和n2的其中之一者用作閂鎖電路的輸出端，另一個節點則用作閂鎖電路的輸入端。第一傳輸閘電晶體PG-1耦接在位元線(bit line；BL)122和節點n1之間，第二傳輸閘電晶體PG-2耦接在互補位元線124和節點n2之間，其中互補位元線與位元線互補。第一傳輸閘電晶體PG-1和第二傳輸閘電晶體PG-2的閘極耦接至相同的字元線(word-line；WL)112。此外，第一傳輸閘電晶體PG-1和第二傳輸閘電晶體PG-2是NMOS電晶體。第一隔離電晶體IS-1和第二隔離電晶體IS-2的閘極耦接至正供應電壓CVdd，而第一隔離電晶體IS-1和第二隔離電晶體IS-2的源極是浮接的。此外，第一隔離電晶體IS-1的汲極電性耦接至節點n1，第二隔離電晶體IS-2的汲極電性耦接至節點n2。在一些實施例中，第一隔離電晶體IS-1和第二隔離電晶體IS-2是PMOS電晶體。
第2圖揭露了本發明的一種實施例，該實施例為第1圖所示之SP SRAM單元100的簡化圖。反相器101包含第一上拉電晶體PU-1和第一下拉電晶體PD-1。第一上拉電晶體PU-1是PMOS電晶體，第一下拉電晶體PD-1是NMOS電晶體。第一上拉電晶體PU-1的汲極和第一下拉電晶體PD-1的汲極耦接至節點n1，而節點n1又連接第一傳輸閘電晶體PG-1。第一上拉電晶體PU-1的閘極和第一下拉電晶體PD-1的閘極耦接至節點n2，而節點n2又連接第二傳輸閘電晶體PG-2。此外，第一上拉電晶體PU-1的源極耦接至正供應電壓CVdd，第一下拉電晶體PD-1的源極耦接至接地電壓CVss。
與上文元件配置類似，反相器102包含第二上拉電晶體PU-2和第二下拉電晶體PD-2。第二上拉電晶體PU-2是PMOS電晶體，第二下拉電晶體PD-2是NMOS電晶體。第二上拉電晶體PU-2和第二下拉電晶體PD-2的汲極耦接至節點n2，而節點n2又連接第二傳輸閘電晶體PG-2。第二上拉電晶體PU-2和第二下拉電晶體PD-2的閘極耦接至節點n1，而節點n1又連接第一傳輸閘電晶體PG-1。此外，第二上拉電晶體PU-2的源極耦接至正供應電壓CVdd，第二下拉電晶體PD-2的源極耦接至接地電壓CVss。如第2圖所示，SP SRAM單元100可包含總共8個電晶體，因此可被稱為8T SRAM單元100。
值得注意的是，在第2圖的SP SRAM單元100中，第一上拉電晶體PU-1的源極、第二上拉電晶體PU-2的源極、第一隔離電晶體IS-1的閘極和第二隔離電晶體IS-2的閘極皆耦接至正供應電壓CVdd。
第2圖中的SP SRAM單元100可透過例如FinFET或MBC FET等多閘極電晶體據以實施。第3圖揭示了一種佈局圖，為透過FinFET實施第2圖中的SP SRAM單元100的示意佈局圖，第4圖揭示了另一種佈局圖，為透過MBC FET實施第2圖中的SP SRAM單元100的示意佈局圖。
第3圖揭示了雙單元(dual cell)200的佈局，該雙單元200包含第一單元2002和第二單元2004，而第一單元2002和第二單元2004皆連接沿著Y方向延伸的中心線。值得注意的是，雙單元200的實施例是為了揭示本發明的SRAM單元具有極高的對稱性，以及兩個相鄰的SRAM單元如何共用同一n型井區域200N。第一單元2002和第二單元2004皆實施了第2圖中的SP SRAM單元100。亦即，第一單元2002和第二單元2004皆為具有8個電晶體的8T SRAM單元，並各自包含兩個傳輸閘電晶體、兩個上拉電晶體、兩個下拉電晶體和兩個隔離電晶體。第一單元2002和第二單元2004皆包含沿著Y方向的單元高度H和沿著X方向的單元寬度W。在上述實施例中，單元高度H總共跨越4個閘極結構，其高度約為4個閘極間距。每個閘極間距皆包含沿著Y方向的閘極長度和沿著Y方向的閘極間隙，而上述閘極間隙為相鄰閘極結構之間的間隙。
參考第3圖左側所示的第一單元2002，該第一單元2002包含設置於第一p型井區域200P1中的第一傳輸閘電晶體PG-11、第二傳輸閘電晶體PG-12、第一下拉電晶體PD-1和第二下拉電晶體PD-12；以及設置於n型井區域中的第一單元2002又包含第一隔離電晶體IS-11、第二隔離電晶體IS-12、第一上拉電晶體PU-1和第二上拉電晶體PU-2。在一些實施例中，第一p型井區域可摻雜例如硼(boron；B)或二氟化硼(boron difluoride；BF 2)的p型摻雜劑(dopant)，而n型井區域可摻雜例如磷(phosphorus；P)或砷(arsenic；As)的n型摻雜劑。如第3圖所示，第一傳輸閘電晶體PG-11、第二傳輸閘電晶體PG-12、第一下拉電晶體PD-11和第二下拉電晶體PD-12可成形於第一鰭片(fin)202和第二鰭片204之上，第一鰭片(fin)202和第二鰭片204亦可被稱為雙鰭式主動區域。第一鰭片202和第二鰭片204沿著Y方向延伸。第一隔離電晶體IS-11、第二隔離電晶體IS-12、第一上拉電晶體PU-11和第二上拉電晶體PU-12可成形於第三鰭片206上，且第三鰭片206也是沿著Y方向延伸。與第一傳輸閘電晶體PG-11、第二傳輸閘電晶體PG-12、第一下拉電晶體PD-11以及第二下拉電晶體PD-12的雙鰭式電晶體不同，第一隔離電晶體IS-11、第二隔離電晶體IS-12、第一上拉電晶體PU-11以及第二上拉電晶體PU-12是單鰭式電晶體(mono-fin transistor)。
第3圖中，第一傳輸閘電晶體PG-11、第二傳輸閘電晶體PG-12、第一下拉電晶體PD-11、第二下拉電晶體PD-12、第一隔離電晶體IS-11、第二隔離電晶體IS-12、第一上拉電晶體PU-11和第二上拉電晶體PU-12的閘極結構皆沿著垂直於Y方向的X方向延伸。如第3圖所示，第一傳輸閘電晶體PG-11和第一隔離電晶體IS-11的閘極結構相互隔離，但沿著X方向對齊。在一些實施例中，第一傳輸閘元件PG-11和第一隔離元件IS-11的閘極結構可透過閘極結構的介電特徵部件(dielectric feature)，從單一個閘極結構中切分出來。第一下拉電晶體PD-11和第一上拉電晶體PU-11共用同一閘極結構。第二下拉電晶體PD-12和第二上拉電晶體PU-12共用同一閘極結構。第二傳輸閘電晶體PG-12和第二隔離電晶體IS-12的閘極結構彼此隔離，但沿著X方向對齊。在在一些實施例中，第二傳輸閘元件PG-12和第二隔離元件IS-12的閘極結構可透過閘極結構的介電特徵部件，從單一個閘極結構中切分出來。
第3圖中，第一下拉電晶體PD-11的汲極和第一上拉電晶體PU-11的汲極共用同一源極/汲極接點，而該接點橫越第一鰭片202、第二鰭片204和第三鰭片206。該共用的源/汲極接點利用一條沿著Y方向延伸的局部連接線段(local contact line)，電性耦接至第二下拉電晶體PD-12和第二上拉電晶體PU-12的共用閘極結構。第二下拉電晶體PD-12的汲極和第二上拉電晶體PU-12的汲極共用同一源極/汲極接點，而該接點橫越第一鰭片202、第二鰭片204和第三鰭片206。該共用的源極/汲極接點利用另一條沿著Y方向延伸的局部連接線段，電性耦接至第一下拉電晶體PD-11和第一上拉電晶體PU-11的共用閘極結構。
與上文所述類似，第二單元2004包含設置於第二p型井區域200P2中的第三傳輸閘電晶體PG-21、第四傳輸閘電晶體PG-22、第三下拉電晶體PD-21、第四下拉電晶體PD-22；以及設置於n型井區域中的第三隔離電晶體IS-21、第四隔離電晶體IS-22、第三上拉電晶體PU-21，以及第四上拉電晶體PU-22。第一p型井區域200P1和第二p型井區域200P2可為連續p型井區域的兩個部分，且n型井區域設置於連續p型井區域內。在一些實施例中，和第一p型井區域200P1一樣，第二p型井區域200P2可摻雜例如硼(B)或二氟化硼(BF 2)的p型摻雜劑。如第3圖所示，第三傳輸閘電晶體PG-21、第四傳輸閘電晶體PG-22、第三下拉電晶體PD-21、第四下拉電晶體PD-22可成形在第五鰭片210和第六鰭片212之上，第五鰭片210和第六鰭片212亦可被稱為雙鰭式主動區域。第五鰭片210和第六鰭片212沿著Y方向延伸。第三隔離電晶體IS-21、第四隔離電晶體IS-22、第三上拉電晶體PU-21和第四上拉電晶體PU-22可成形在第四鰭片208上，而第四鰭片208也是沿著Y方向延伸。與第三傳輸閘電晶體PG-21、第四傳輸閘電晶體PG-22、第三下拉電晶體PD-21以及第四下拉電晶體PD-22的雙鰭式電晶體不同，第三隔離電晶體IS-21、第四隔離電晶體IS-12、第三上拉電晶體PU-21以及第四上拉電晶體PU-22是單鰭式電晶體。
第3圖中，第三傳輸閘電晶體PG-21、第四傳輸閘電晶體PG-22、第三下拉電晶體PD-21、第四下拉電晶體PD-22、第三隔離電晶體IS-21、第四隔離電晶體IS-22、第三上拉電晶體PU-21和第四上拉電晶體PU-22的閘極結構皆沿著垂直於Y方向的X方向延伸。如第3圖所示，第三傳輸閘電晶體PG-21和第三隔離電晶體IS-21的閘極結構相互隔離，但沿著X方向對齊。在一些實施例中，第三傳輸閘元件PG-21和第三隔離元件IS-21的閘極結構可透過閘極結構的介電特徵部件，從單一個閘極結構中切分出來。第三下拉電晶體PD-21和第三上拉電晶體PU-21共用同一閘極結構。第四下拉電晶體PD-22和第四上拉電晶體PU-22共用同一閘極結構。第四傳輸閘電晶體PG-22和第四隔離電晶體IS-22的閘極結構相互隔離，但沿著X方向對齊。在一些實施例中，第四傳輸閘元件PG-22和第四隔離元件IS-22的閘極結構可透過閘極結構的介電特徵部件，從單一個閘極結構中切分出來。
如第3圖所示，第三下拉電晶體PD-21的汲極和第三上拉電晶體PU-21的汲極共用同一源極/汲極接點，而該接點橫越第四鰭片208、第五鰭片210和第六鰭片212。該共用的源/汲極接點利用一條沿著Y方向延伸的局部連接線段，電性耦接至第四下拉電晶體PD-22和第四上拉電晶體PU-22的共用閘極結構。第四下拉電晶體PD-22的汲極和第四上拉電晶體PU-22的汲極共用同一源極/汲極接點，而該接點橫越第四鰭片208、第五鰭片210和第六鰭片212。該共用的源極/汲極接點利用另一條沿著Y方向延伸的局部連接線段，電性耦接至第三下拉電晶體PD-21和第三上拉電晶體PU-21的共用閘極結構。
如第3圖所示，在雙單元200中，第一單元2002中的第一隔離電晶體IS-11和第二單元2004中的第三隔離電晶體IS-21共用同一閘極結構，該閘極結構電性耦接至金屬線250，而金屬線250設置於第一單元2002和第二單元2004的介面上。金屬線250電性耦接至正供應電壓CVdd，因此可被稱為電源軌(power rail)250。與上文所述類似，第一單元2002中的第二隔離電晶體IS-12和第二單元2004中的第四隔離電晶體IS-22共用同一閘極結構，該閘極結構電性耦接至金屬線250，而金屬線250設置於第一單元2002和第二單元2004的介面上。同一條金屬線250電性耦接至第一上拉電晶體PU-11、第二上拉電晶體PU-12、第三上拉電晶體PU-21和第四上拉電晶體PU-22的共用源極接點。亦即，第一上拉電晶體PU-11、第二上拉電晶體PU-12、第三上拉電晶體PU-21和第四上拉電晶體PU-22的源極也耦接至正供應電壓CVdd。
第一傳輸閘電晶體PG-11的閘極和第二傳輸閘電晶體PG-12的閘極皆電性耦接至第一著陸墊層(landing pad)220，第一沉澱墊層220耦接至沿著X方向延伸的第一字元線(word line)。第三傳輸閘電晶體PG-21的閘極和第四傳輸閘電晶體PG-22的閘極皆電性耦接至第二著陸墊層222，第二著陸墊層222耦接至沿著X方向延伸的第二字元線。在第一單元2002中，第一下拉電晶體PD-11和第二下拉電晶體PD-12共用同一源極接點，該接點耦接至接觸墊層(contact pad)252以連接到接地電壓CVss。在第二單元2004中，第三下拉電晶體PD-21和第四下拉電晶體PD-22共用同一源極接點，該接點耦接至另一個接觸墊層254以連接到接地電壓CVss。在第一單元2002中，第一傳輸閘電晶體PG-11的源極耦接至位元線著陸墊層230，並且第二傳輸閘電晶體PG-12的源極耦接至互補位元線著陸墊層232。在第二單元2004中，第三傳輸閘電晶體PG-21的源極耦接至位元線著陸墊層240並且第四傳輸閘電晶體PG-22的源極耦接至互補位元線著陸墊層242。
如第3圖所示，在雙單元200的邊界之內，第一鰭片202、第二鰭片204、第三鰭片206、第四鰭片208、第五鰭片210和第六鰭片212具有沿著X方向的相同寬度和沿著Y方延伸的相同長度。雙單元200中，沒有任何鰭片被剪短或截斷以導致Y方向的長度不一。雙單元200中，十六個電晶體的所有閘極結構皆具有沿著Y方向的相同閘極長度，其中，該閘極長度是由電流的流動方向定義。此外，閘極結構沿著Y方向並以固定的閘極間距設置。為避免疑義，上述的閘極間距是指兩個相鄰閘極結構之間的閘極長度與間隙之總和。依閘極間距為準，雙單元200的單元高度H大抵等於四倍閘極間距。第一單元2002和第二單元2004皆會具有相同的單元高度H。沿著X方向，第一單元2002和第二單元2004皆會具有單元寬度W。因此，雙單元200的寬度等於單元寬度W的兩倍。
第一著陸墊層220、第二著陸墊層222、位元線著陸墊層230、互補位元線著陸墊層232、位元線著陸墊層240、互補位元線接合墊層242、電源軌250皆設置於第一金屬層 M1中，緊鄰中段製程 (middle-of-the-line；MEOL)結構上方，亦即位於前段製程 (front-end-of-line；FEOL)結構之上。上述的FEOL結構可包含源極/汲極特徵和閘極結構，而MEOL結構可包含源極/汲極接點、位於源極/汲極接點上方的源極/汲極的連結導孔，以及閘極導孔。局部內連線(The local interconnects)，例如連接共用汲極接點的局部連接線段，亦設置於第一金屬層中。
第3圖中的雙單元200也可透過如第4圖所示的MBC電晶體據以實施。第4圖中的雙單元200包含第一奈米結構堆疊2012、第二奈米結構堆疊2014、第三奈米結構堆疊2016，以及第四奈米結構堆疊2018。上述奈米結構堆疊皆包含奈米結構的垂直堆疊，而該些堆疊皆沿著Y方向延伸。當奈米結構堆疊中的每個奈米結構皆保持相同厚度，以便於製造，這種情情況下即可透過改變各奈米結構的寬度以調節MBC電晶體的導通電流(On-state current；Ion)。如第3圖所示，當導通電流需要加大時，可於第一單元2002和第二單元2004中實施雙鰭式主動區域。第一奈米結構疊層2012和第四奈米結構疊層2018在X方向的奈米結構寬度較第二奈米結構疊層2014和第三奈米結構疊層2016更寬，以此替代兩個鰭狀結構。在一些情況下，第一奈米結構堆疊2012(或第四奈米結構堆疊2018中)的奈米結構寬度可為第二奈米結構堆疊2014(或第三奈米結構堆疊2016)中的奈米結構寬度的約1.2至5倍，例如約1.5至3倍。對於第4圖中的每個電晶體，閘極結構皆會環繞各奈米結構堆疊內的每一個奈米結構，而這也是MBC電晶體的一大特徵。除了奈米結構堆疊的使用以及閘極結構如何接合主動區域之外，第4圖中的雙單元200類似於第3圖中的雙單元。因此，第3圖的特徵描述大抵適用於第4圖，為簡潔起見不再重複。
第5圖和第6圖揭示了兩個金屬層結構的實施例，該些實施例用於路由第3圖或第4圖中的雙單元200訊號。第5圖和第6圖所示的金屬層結構設置於第3圖和第4圖所示的結構之上，且可設置於第一金屬層M1上方的第二金屬層M2以及第二金屬層M2上方的第三金屬層M3中。為使圖示清晰易懂，第5圖和第6圖省略了第3圖或第4圖所示的FEOL、MEOL和第一金屬層M1結構。金屬層之間的垂直重疊，如第5圖、第6圖和第3圖的示意佈局圖所示，第7圖和第8圖中會進一步說明。第5圖和第6圖所示之金屬層間的垂直重疊以及第4圖的示意佈局圖都被省略了，原因在於除了奈米結構的使用外，第4圖、第5圖和第6圖大抵相似於第7圖和第8圖。
參考第5和7圖，雙單元200可進一步包含透過導孔耦接至第一著陸墊層220的第一字元線282，以及透過導孔耦接至第二著陸墊層222的第二字元線284。第一字元線282和第二字元線284皆沿著X方向延伸。就這方面，雙單元200以及雙單元200當中第一單元2002和第二單元2004中皆會被兩條字元線橫越，而非僅是一條字元線。接地軌(ground rail)280設置於第一字元線282和第二字元線284之間，並沿著X方向延伸。接地軌280電性耦接至第一下拉電晶體PD-11、第二下拉電晶體PD-12、第三下拉電晶體PD-21，以及第三下拉電晶體PD-21和第四下拉電晶體PD-22的共用源極接點。第一位元線延伸墊層290設置於位元線著陸墊層230上方，並電性耦接至位元線著陸墊層230以重新路由位元線訊號。第一互補位元線延伸墊層292設置於互補位元線著陸墊層232上方，並電性耦接至互補位元線著陸墊層232以重新路由互補位元線訊號。第二位元線延伸墊層294設置於位元線著陸墊層240上方，並電性耦接至位元線著陸墊層240以重新路由位元線訊號。第二互補位元線延伸墊層296設置於互補位元線著陸墊層242上方，並電性耦接至互補位元線著陸墊層242以重新路由互補位元線訊號。第一字元線282、第二字元線284、接地軌280、第一位元線延伸墊層290、第一互補位元線延伸墊層292、第二位元線延伸墊層294和第二互補位元線延伸墊層296設置於第二金屬層M2中。
為了確保良好的接地性，接地軌280進一步電性耦接至第一接地線322、第二接地線324、第三接地線326和第四接地線328，而上述接地線皆在第三金屬層M3中沿著Y方向延伸。第一位元線(bit line)302電性耦接至第一位元線延伸墊層290。第一互補位元線312電性耦接至第一互補位元線延伸墊層292。第二位元線304電性耦接至第二位元線延伸墊層294。第二互補位元線314電性耦接至第二互補位元線延伸墊層296。第一位元線302、第一互補位元線312、第二位元線304和第二互補位元線314在第三金屬層M3中沿著Y方向延伸。
第6圖揭示一種不同於第5圖所示的金屬線配置圖。如第6圖和第8圖所示，第5圖中的第二接地線324和第三接地線326被中間接地線325替代，而中間接地線325設置並延伸於第一單元2002和第二單元2004之間的介面上。在雙單元200中，第5圖和第7圖中包含四個沿著Y方向延伸的接地線，而第6圖和第8圖中包含三個沿著Y方向延伸的接地線。值得注意的是，如第6圖和第8圖所示，第三金屬層M3中的中間接地線325與第一金屬層 M1中的電源軌250垂直重疊，而電源軌250電性耦接至正供應電壓CVdd。
第9圖概括了第3至7圖中所示的FEOL、MEOL和後段製程(back-end-of-line；BEOL)結構的垂直佈局。在本發明的實施例中，正供應電壓CVdd的電源軌250設置於第一金屬層M1中；第一字元線282和第二字元線284設置於第二金屬層M2中；接地線、位元線和互補位元線設置於第三金屬層M3中。值得注意的是，第二金屬層M2中的接地軌280不會像第一接地線322、第二接地線324、中間接地線325、第三接地線326或第四接地線328那樣延伸很長的距離。第一金屬層M1、第二金屬層M2、第三金屬層M3和更上層的金屬層被認為是BEOL結構或多層互連(multi-layer interconnect；MLI)結構的一部份。
第10、11和12圖揭示一系列記憶體裝置300的電路圖或示意圖，其中包含第2至8圖所示的SP SRAM單元100或雙單元200。第10圖揭示記憶體裝置300的電路圖。第10圖的記憶體裝置300包含第2圖所示之SP SRAM單元100的陣列。第10圖的陣列包括四列：第1列(1st row)、第2列(2nd row)、第3列(3rd row)和第4列(4th row)。每一列都包含兩組雙單元，而該些雙單元會以Y方向為中心線互為鏡像。雙單元中的每一個單元都包括一對位元線和互補位元線。亦即，雙單元中的每一個單元都包含兩個沿著X方向延伸的位元線和互補位元線。兩個位元線和兩個互補位元線被放入一組，而第10圖揭示了兩組位元線，分別為第1組位元線(1 stGroup BLs)和第2組位元線(2 ndGroup BLs)。相鄰二列中的單元會以X方向為中心線並互為鏡像。例如，第2列最左側的雙單元和第1列最左側的雙單元，二者沿著第1列和第2列之間界面互為鏡像。這一規律同樣適用於其他幾列。例如，第3列最左側的雙單元和2列最左側的雙單元互為鏡像。如第3、4圖所示，本發明實施例之雙單元中的兩個單元會藉由不同字元線存取。對於第1列中最左側的雙單元，左側的8T SRAM單元透過字元線WL1存取，右側的8T SRAM單元通過字元線WL2存取。然而，值得注意的是，同一列中的雙單元是由相同的字元線存取。例如，第1列中最右側的雙單元包含左側單元和右側單元。前者透過字元線WL2存取，後者透過字元線WL1存取。這一規律同樣適用於其他列中的單元。
第11圖揭示了記憶體裝置 300。第11圖更揭示記憶體裝置300進一步包含行多工器350以及字元線解碼器/驅動器(WL decoder/driver)340。類似於第10圖中的記憶體裝置300，第11圖中的記憶體裝置300包含四列(row)：列R1、列R2、列R3和列R4。第11圖的記憶體裝置300在每一列中皆包含四個雙單元。上述四列各有兩條字元線沿著X方向橫越其對應的四個雙單元。列R1由字元線WL1和字元線WL2存取；列R2由字元線WL3和字元線WL4存取；列R3由字元線WL5和字元線WL6存取；列R4由字元線WL7和字元線WL8存取。被標上數字的單元是由數字相應的字元線進行存取。例如，列R1中標記為「1」的單元是由字元線WL1存取，而列R1中標記為「2」的單元是由字元線WL2存取。字元線WL1至字元線WL8的所有字元線皆沿著X方向延伸，以耦接至做為解碼或驅動這些單元的字元線解碼器/驅動器340。位元線和互補位元線耦接至行多工器350，當中包括位元線BL-1至位元線BL-8以及互補位元線BLB-1至互補位元線BLB-8。行多工器350進一步包含或連接到感測放大器，以感測和放大儲存在上述單元中的資料。行多工器350亦可包含或耦接至寫入驅動器(write driver)，以將數據寫入上述單元內。第11圖中的記憶體裝置300包含八行，每一行皆耦接至一對位元線和互補位元線以及四列，而該四列中的每一列皆由兩條字元線進行存取。由於每個單元可存儲一個資料位元，因此第11圖中的記憶體裝置300是一個32位的SRAM陣列。相較於由8T SRAM單元或6T SRAM單元構成的現有記憶體裝置，記憶體裝置300包含兩倍的位元線。
第12圖揭示了一種記憶體裝置300 ，該記憶體裝置包含四對共8列位元線：列M、列M+1、列M+2、列M+3；該記憶體裝置又包含以下8行：行C1至行C8，而上述的每一列每一行都由位元線和互補位元線進行存取。位元線和互補位元線沿著Y方向延伸耦接至行多工器350(Column MUX 350)，行多工器350也可感測和寫入每條位元線。位元線和互補位元線會在每一行中組成一組，當中包含兩個外部位元線和兩個內部互補位元線。第12圖中的記憶體裝置300包含組別N(Group N)、組別N+1(Group N+1)、組別N+2(Group N+2)和組別N+3(Group N+3)。值得注意的是，第12圖還以示意性地標示出沿著X方向延伸的位元線延伸墊層和互補位元線延伸墊層。每一列皆由兩條字元線存取，而每一條字元線則耦接至著陸墊層，該著陸墊層通常對應第3圖和第4圖中所示的第一著陸墊層220和第二著陸墊層222。每列的字元線皆耦接至字元線解碼器/驅動器340。
因此，本揭露之一實施例提供了一種記憶體裝置。這種記憶體裝置包含第一下拉元件、第二下拉元件、第一傳輸閘元件，以及第二傳輸閘元件，該些元件皆設置於基板上的第一p型井區域；記憶體裝置又包含第一上拉元件、第二上拉元件、第一隔離元件，以及第二隔離元件，該些元件皆設置於與第一p型井區域相鄰的n型井區域。第一下拉元件、第二下拉元件、第一傳輸閘元件和第二傳輸閘元件共用第一主動區域。第一上拉元件、第二上拉元件、第一隔離元件和第二隔離元件共用第二主動區域。第一隔離元件的第一閘極和第二隔離元件的第二閘極耦接至正供應電壓。第一上拉元件的汲極和第二上拉元件的汲極耦接至正供應電壓。
在一些實施例中，第一主動區域和第二主動區域沿著一第一方向縱向延伸，並且第一主動區域沿著第一方向的長度和第二主動區域沿著第一方向的長度相同。在一些實施例中，第一主動區域包含複數個鰭片，而第二主動區域包含單一鰭片。在一些實施例中，第一主動區域包含奈米結構的第一垂直堆疊，而第二主動區域包含奈米結構的第二垂直堆疊。第一垂直堆疊中的奈米結構皆包含沿著第二方向的第一寬度，並且第二方向垂直於第一方向，而第二垂直堆疊中的奈米結構皆包含沿著第二方向的第二寬度。第一寬度大於第二寬度。在一些實施例中，記憶體元件還包含第三下拉元件、第四下拉元件、第三傳輸閘元件和第四傳輸閘元件，該些元件皆設置於基板上的第二p型井區域；記憶體裝置又包含第三上拉元件、第四上拉元件、第三隔離元件和第四隔離元件，該些元件皆設置於n型井區域。n型井區域夾設於第一p型井區域和第二p型井區域之間。第三下拉元件、第四下拉元件、第三傳輸閘元件和第四傳輸閘元件共用第三主動區域。第三上拉元件、第四上拉元件、第三隔離元件和第四隔離元件共用第四主動區域。第三隔離元件的閘極和第四隔離元件的閘極耦接至正供應電壓。在一些實施例中，第一隔離元件和第三隔離元件共用第一閘極，第二隔離元件和第四隔離元件共用第二閘極。在一些實施例中，記憶體裝置進一步包含電性耦接至正供應電壓的第一金屬線。第一閘極透過第一導孔電性耦接至第一金屬線。第二閘極透過第二導孔電性耦接至第一金屬線。
本揭露之一實施例提供了另一種記憶體結構。這種記憶體結構包含第一單元和第二單元。第一單元包含第一下拉元件、第二下拉元件、第一傳輸閘元件和第二傳輸閘元件，皆設置於基板上的第一p型井區域；以及第一上拉元件、第二上拉元件、第一隔離元件和第二隔離元件，皆設置於與第一p型井區域相鄰的n型井區域。第二單元包含第三下拉元件、第四下拉元件、第三傳輸閘元件和第四傳輸閘元件，皆設置於第二p型井區域，且該n型井區域夾設於該第一p型井區域和該第二p型井區域之間；以及第三上拉元件、第四上拉元件、第三隔離元件和第四隔離元件，皆設置於該n型井區域。第一隔離元件和第三隔離元件共用第一閘極。第二隔離元件和第四隔離元件共用第二閘極。第一閘極和第二閘極電性耦接至正供應電壓。
在一些實施例中，第二單元沿著n型井區域的中心線，與第一單元互為鏡像。在一些實施例中，記憶體結構進一步包含電性耦接至正供應電壓的第一金屬線。第一閘極透過第一導孔電性耦接至第一金屬線。第二閘極透過第二導孔電性耦接至第一金屬線。第一金屬線直接設置於中心線上。在一些實施例中，第一下拉元件、第二下拉元件、第一傳輸閘元件和第二傳輸閘元件共用沿著第一方向縱向延伸的第一主動區域；其中，第一上拉元件、第二上拉元件、第一隔離元件，以及第二隔離元件共用沿著第一方向縱向延伸的第二主動區域；第三上拉元件、第四上拉元件、第三隔離元件和第四隔離元件共用沿著第一方向縱向延伸的第三主動區域；第三下拉元件、第四下拉元件、第三傳輸閘元件和第四傳輸閘元件共用沿著第一方向縱向延伸的第四主動區域。在一些實施例中，第一主動區域、第二主動區域、第三主動區域和第四主動區域沿著第一方向的長度相同。在一些實施例中，第一主動區域包含第一複數鰭片，第二主動區域包含第一單鰭片，第三主動區域包含第二單鰭片，第四主動區域包含第二複數鰭片。在一些實施例中，第一複數鰭片和第二複數鰭片中皆包含二個半導體鰭片。在一些實施例中，第一主動區域包含奈米結構的第一垂直堆疊，並且第二主動區域包含奈米結構的第二垂直堆疊。第一垂直堆疊中的奈米結構皆包含沿著第二方向的第一寬度，並且第二方向垂直於第一方向，而第二垂直堆疊中的奈米結構皆包含沿著第二方向的第二寬度。第一寬度大於第二寬度。
本揭露之一實施例提供了另一種記憶體結構。這種記憶體結構包含第一單元和第二單元。第一單元包含第一下拉元件、第二下拉元件、第一傳輸閘元件和第二傳輸閘元件，共用沿著第一方向縱向延伸的第一主動區域；以及第一上拉元件、第二上拉元件、第一隔離元件和第二隔離元件，共用沿著第一方向縱向延伸的第二主動區域。第二單元包含第三下拉元件、第四下拉元件、第三傳輸閘元件和第四傳輸閘元件，共用沿著第一方向縱向延伸的第三主動區域；以及第三上拉元件、第四上拉元件、第三隔離元件和第四隔離元件，共用沿著第一方向縱向延伸的第四主動區域。第一主動區域、第二主動區域、第三主動區域和第四主動區域沿著第一方向的長度皆相同。
在一些實施例中，記憶體結構進一步包含沿著第一方向延伸的第一金屬線和第二金屬線，以及沿著垂直於第一方向的第二方向並在第一金屬線和第二金屬線之上延伸的第一字元線和第二字元線。第一傳輸閘元件的閘極和第二傳輸閘元件的閘極電性耦接至第一金屬線。第三傳輸閘元件的閘極和第四傳輸閘元件的閘極電性耦接至第二金屬線。第一字元線電性耦接至第一金屬線，並與第二金屬線絕緣。第二字元線電性耦接至第二金屬線，並與第一金屬線絕緣。在一些實施例中，第一隔離元件和第三隔離元件共用第一閘極。第二隔離元件和第四隔離元件共用第二閘極。第一閘極和第二閘極電性耦接至正供應電壓。在一些實施例中，記憶體結構進一步包含電性耦接至正供應電壓的金屬線。第一閘極透過第一導孔電性耦接至金屬線。第二閘極透過第二導孔電性耦接至金屬線。第一金屬線設置於第一單元和第二單元之間的邊界之上。在一些實施例中，第一單元和第二單元皆包含沿著第一方向的長度，以及沿著第二方向的寬度，而第二方向垂直於第一方向，並且寬度與長度的比值約在0.5至1之間。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
PG-1:第一傳輸閘電晶體 PG-2:第二輸閘電晶體 IS-1:第一隔離元件 IS-2:第二隔離元件 CVdd:正供應電壓 100:SP SRAM單元 101,102:反相器 112:字元線 122:位元線 124:互補位元線 PU-1:第一上拉電晶體 PU-2:第二上拉電晶體 PD-1:第一下拉電晶體 PD-2:第二下拉電晶體 CVss:接地電壓 n1,n2:節點 200:雙單元 2002:第一單元 2004:第二單元 200P1:第一p型井區域 200P2:第二p型井區域 200N:n型井區域 202:第一鰭片 204:第二鰭片 206:第三鰭片 208:第四鰭片 210:第五鰭片 212:第六鰭片 220:第一著陸墊層 222:第二著陸墊層 230,240:位元線著陸墊層 232,242:互補位元線著陸墊層 250:電源軌 252,254:接觸墊層 H:單元高度 W:單元寬度 PG-11:第一傳輸閘電晶體 PD-11:第一下拉電晶體 PD-12:第二下拉電晶體 PG-12:第二傳輸閘電晶體 IS-11:第一隔離電晶體 PU-11:第一上拉電晶體 PU-12:第二上拉電晶體 IS-12:第二隔離電晶體 IS-21:第三隔離電晶體 PU-21:第三上拉電晶體 PU-22:第四上拉電晶體 IS-22:第四隔離電晶體 PG-21:第三傳輸閘電晶體 PD-21:第三下拉電晶體 PD-22:第四下拉電晶體 PG-22:第四傳輸閘電晶體 2012:第一奈米結構疊層 2014:第二奈米結構疊層 2016:第三奈米結構疊層 2018:第四奈米結構疊層 280:接地軌 282:第一字元線 284:第二字元線 290,294:第一位元線延伸墊層 292,296:第一互補位元線延伸墊層 302:第一位元線 304:第二位元線 312:第一互補位元線 314:第二互補位元線 322:第一接地線 324:第二接地線 326:第三接地線 328:第四接地線 325:中間接地線 M1:第一金屬層 M2:第二金屬層 M3:第三金屬層 BL:位元線 BLB:互補位元線 WL:字元線 300:記憶體裝置 WL1,WL2,WL3,WL4,WL5,WL6,WL7,WL8:字元線 340:字元線解碼器/驅動器 350:行多工器 R1,R2,R3,R4,M,M+1,M+2,M+3:列 BL-1,BL-2,BL-3,BL-4,BL-5,BL-6,BL-7,BL-8:位元線 BLB-1,BLB-2,BLB-3,BLB-4:互補位元線 BLB-5,BLB-6,BLB-7,BLB-8:互補位元線 1 stWL:第一字元線 2 ndWL:第二字元線 C1,C2,C3,C4,C5,C6,C7,C8:行 BL1(N),BL2(N),BL1(N+1),BL2(N+1):位元線 BL1(N+2),BL2(N+2),BL1(N+3),BL2(N+3):位元線
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1圖係根據本揭露多種態樣所示之靜態隨機存取記憶體(SRAM)單元的示意電路圖。 第2圖係根據本揭露多種態樣所示之第1圖中SRAM單元的替代示意電路圖。 第3圖係根據本揭露多種態樣所示之第2圖中SRAM單元的示意佈局圖。 第4圖係根據本揭露多種態樣所示之第2圖中SRAM單元的另一示意佈局圖。 第5圖係根據本揭露多種態樣所示之第3圖或第4圖中SRAM單元的金屬層之第一示意佈局圖。 第6圖係根據本揭露多種態樣所示之第3圖或第4圖中SRAM單元的金屬層之第二示意佈局圖。 第7圖係根據本揭露多種態樣所示，包含第3圖中之SRAM單元和第5圖之金屬層第一示意佈局的示意圖。 第8圖係根據本揭露多種態樣所示，包含第3圖中之SRAM單元和第6圖之金屬層第二示意佈局的示意圖。 第9圖係根據本揭露多種態樣所示，分佈於SRAM單元上的各金屬層中之各金屬線的示意圖。 第10圖係根據本揭露多種態樣所示之SRAM陣列的電路繪圖。 第11圖和第12圖係根據本揭露多種態樣所示，包含SRAM陣列之SRAM裝置的示意圖。
無
PG-1:第一傳輸閘電晶體
PG-2:第二輸閘電晶體
IS-1:第一隔離元件
IS-2:第二隔離元件
CVdd:正供應電壓
100:SP SRAM單元
101,102:反相器
112,WL:字元線
122:位元線
124:互補位元線
n1,n2:節點

Claims (20)

  1. 一種記憶體裝置，包含： 一第一下拉元件、一第二下拉元件、一第一傳輸閘元件，以及一第二傳輸閘元件，皆設置於一基板上的一第一p型井區域；以及 一第一上拉元件、一第二上拉元件、一第一隔離元件，以及一第二隔離元件，皆設置於與該第一p型井區域相鄰的一n型井區域； 其中，該第一下拉元件、該第二下拉元件、該第一傳輸閘元件，以及該第二傳輸閘元件共用一第一主動區域； 其中，該第一上拉元件、該第二上拉元件、該第一隔離元件，以及該第二隔離元件共用一第二主動區域； 其中，該第一隔離元件的一第一閘極和該第二隔離元件的一第二閘極耦接至一正供應電壓； 其中，該第一上拉元件的汲極和該第二上拉元件的汲極耦接至該正供應電壓。
  2. 如請求項1之記憶體裝置， 其中，該第一主動區域和該第二主動區域沿著一第一方向縱向延伸； 其中，該第一主動區域沿著該第一方向的長度和該第二主動區域沿著該第一方向的長度相同。
  3. 如請求項2之記憶體裝置， 其中該第一主動區域包含複數個鰭片； 其中該第二主動區域包含單一鰭片。
  4. 如請求項2之記憶體裝置， 其中，該第一主動區域包含奈米結構的一第一垂直堆疊； 其中，該第二主動區域包含奈米結構的一第二垂直堆疊； 其中，該第一垂直堆疊中的奈米結構皆包含沿著一第二方向的一第一寬度，並且該第二方向垂直於該第一方向； 其中，該第二垂直堆疊中的奈米結構皆包含沿著該第二方向的一第二寬度； 其中，該第一寬度大於該第二寬度。
  5. 如請求項1之記憶體裝置，進一步包括： 一第三下拉元件、一第四下拉元件、一第三傳輸閘元件，以及一第四傳輸閘元件，皆設置於該基板上的一第二p型井區域，而該n型井區域夾設於該第一p型井區域和該第二p型井區域之間；以及 一第三上拉元件、一第四上拉元件、一第三隔離元件，以及一第四隔離元件，皆設置於該n型井區域； 其中，該第三下拉元件、該第四下拉元件、該第三傳輸閘元件，以及該第四傳輸閘元件共用一第三主動區域； 其中，該第三上拉元件、該第四上拉元件、該第三隔離元件，以及該第四隔離元件共用一第四主動區域； 其中，該第三隔離元件的閘極和該第四隔離元件的閘極耦接至該正供應電壓。
  6. 如請求項5之記憶體裝置， 其中，該第一隔離元件和該第三隔離元件共用該第一閘極， 其中，該第二隔離元件和該第四隔離元件共用該第二閘極。
  7. 如請求項6之記憶體裝置，進一步包含： 一第一金屬線，電性耦接至該正供應電壓； 其中，該第一閘極透過一第一導孔電性耦接至該第一金屬線； 其中，該第二閘極透過一第二導孔電性耦接至該第一金屬線。
  8. 一種記憶體結構，包含： 一第一單元，包含： 一第一下拉元件、一第二下拉元件、一第一傳輸閘元件，以及一第二傳輸閘元件，皆設置於一基板上的一第一p型井區域；以及 一第一上拉元件、一第二上拉元件、一第一隔離元件，以及一第二隔離元件，皆設置於與該第一p型井區域相鄰的一n型井區域；以及 一第二單元，包含： 一第三下拉元件、一第四下拉元件、一第三傳輸閘元件，以及一第四傳輸閘元件，皆設置於一第二p型井區域，且該n型井區域夾設於該第一p型井區域和該第二p型井區域之間；以及 一第三上拉元件、一第四上拉元件、一第三隔離元件，以及一第四隔離元件，皆設置於該n型井區域； 其中，該第一隔離元件和該第三隔離元件共用一第一閘極； 其中，該第二隔離元件和該第四隔離元件共用一第二閘極； 其中，該第一閘極和該第二閘極電性耦接至一正供應電壓。
  9. 如請求項8之記憶體結構，其中，該第二單元沿著該n型井區域的一中心線，與該第一單元互為鏡像。
  10. 如請求項9之記憶體結構，進一步包含： 一第一金屬線，電性耦接至該正供應電壓； 其中，該第一閘極透過一第一導孔電性耦接至該第一金屬線； 其中，該第二閘極透過一第二導孔電性耦接至該第一金屬線； 其中，該第一金屬線直接設置於該中心線上。
  11. 如請求項8之記憶體結構， 其中，該第一下拉元件、該第二下拉元件、該第一傳輸閘元件，以及該第二傳輸閘元件共用沿著一第一方向縱向延伸的一第一主動區域； 其中，該第一上拉元件、該第二上拉元件、該第一隔離元件，以及該第二隔離元件共用沿著該第一方向縱向延伸的一第二主動區域； 其中，該第三上拉元件、該第四上拉元件、該第三隔離元件，以及該第四隔離元件共用沿著該第一方向縱向延伸的一第三主動區域； 其中，該第三下拉元件、該第四下拉元件、該第三傳輸閘元件，以及該第四傳輸閘元件共用沿著該第一方向縱向延伸的一第四主動區域。
  12. 如請求項11之記憶體結構，其中，該第一主動區域、該第二主動區域、該第三主動區域和該第四主動區域沿著該第一方向的長度相同。
  13. 如請求項12之記憶體結構， 其中，該第一主動區域包含一第一複數鰭片； 其中，該第二主動區域包含一第一單鰭片； 其中，該第三主動區域包含一第二單鰭片； 其中，該第四主動區域包含一第二複數鰭片。
  14. 如請求項13之記憶體結構，其中，該第一複數鰭片和該第二複數鰭片中皆包含二個半導體鰭片。
  15. 如請求項11之記憶體結構， 其中，該第一主動區域包含奈米結構的一第一垂直堆疊； 其中，該第二主動區域包含奈米結構的一第二垂直堆疊； 其中，該第一垂直堆疊中的奈米結構皆包含沿著一第二方向的一第一寬度，並且該第二方向垂直於該第一方向； 其中，該第二垂直堆疊中的奈米結構皆包含沿著該第二方向的一第二寬度； 其中，該第一寬度大於該第二寬度。
  16. 一種記憶體結構，包含： 一第一單元，包含： 一第一下拉元件、一第二下拉元件、一第一傳輸閘元件，以及一第二傳輸閘元件，共用沿著一第一方向縱向延伸的一第一主動區域；以及 一第一上拉元件、一第二上拉元件、一第一隔離元件，以及一第二隔離元件，共用沿著該第一方向縱向延伸的一第二主動區域；以及 一第二單元，包含： 一第三下拉元件、一第四下拉元件、一第三傳輸閘元件，以及一第四傳輸閘元件，共用沿著該第一方向縱向延伸的一第三主動區域；以及 一第三上拉元件、一第四上拉元件、一第三隔離元件，以及一第四隔離元件，共用沿著該第一方向縱向延伸的一第四主動區域； 其中，該第一主動區域、該第二主動區域、該第三主動區域和該第四主動區域沿著該第一方向的長度皆相同。
  17. 如請求項16之記憶體結構，進一步包含： 一第一金屬線和一第二金屬線，沿著該第一方向延伸；以及 一第一字元線和一第二字元線，沿著垂直於該第一方向的一第二方向，在該第一金屬線和該第二金屬線之上延伸； 其中，該第一傳輸閘元件的閘極和該第二傳輸閘元件的閘極電性耦接至該第一金屬線； 其中，該第三傳輸閘元件的閘極和該第四傳輸閘元件的閘極電性耦接至該第二金屬線； 其中，該第一字元線電性耦接至該第一金屬線，並與該第二金屬線絕緣； 其中，該第二字元線電性耦接至該第二金屬線，並與該第一金屬線絕緣。
  18. 如請求項16之記憶體結構， 其中，該第一隔離元件和該第三隔離元件共用一第一閘極； 其中，該第二隔離元件和該第四隔離元件共用一第二閘極； 其中，該第一閘極和該第二閘極電性耦接至一正供應電壓。
  19. 如請求項18之記憶體結構，進一步包含： 一金屬線，電性耦接至該正供應電壓； 其中，該第一閘極透過一第一導孔電性耦接至該金屬線； 其中，該第二閘極透過一第二導孔電性耦接至該金屬線； 其中，該第一金屬線設置於該第一單元和該第二單元之間的邊界之上。
  20. 如請求項16之記憶體結構， 其中，該第一單元和該第二單元皆包含沿著該第一方向的一長度，以及沿著一第二方向的一寬度，而該第二方向垂直於該第一方向； 其中，該寬度與該長度的比值約在0.5至1之間。
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