CN118284031A - 半导体结构、集成电路布局及静态随机存取存储器电路 - Google Patents

Abstract

一种半导体结构，包括存储器单元、逻辑单元以及位于存储器单元和逻辑单元之间的过渡区。存储器单元包括第一有源区和具有栅极节距的多个第一栅极结构。逻辑单元包括第二有源区和具有栅极节距的多个第二栅极结构。过渡区包括第一介电部件和第二介电部件。第一介电部件将第一有源区划分为部分地位于过渡区中的第一区段和完全地位于过渡区中的第二区段。第二介电部件将第二有源区划分为部分地位于过渡区中的第三区段和完全地位于过渡区中的第四区段。本申请的实施例还公开了一种集成电路布局及静态随机存取存储器电路。

Description

半导体结构、集成电路布局及静态随机存取存储器电路

技术领域

本申请的实施例涉及半导体结构、集成电路布局及静态随机存取存储器电路。

背景技术

半导体集成电路(IC)行业经历了指数级增长。集成电路材料和设计的技术进步产生了几代集成电路，每一代都比上一代更小、更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)通常随着几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减少而增加。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供好处。这种按比例缩小也增加了处理和制造IC的复杂性。

存储器通常用于IC中。例如，静态随机存取存储器(SRAM)是在需要高速、低功耗和操作简单的电子应用中使用的易失性存储器。嵌入式SRAM在高速通信、图像处理和片上系统(SOC)应用中特别流行。SRAM具有能够在不需要刷新的情况下保持数据的优点。SRAM结构包括存储器单元和逻辑单元。在IC设计过程中，设计者从单元库中检索所需的单元，并将它们定位在所需的位置。随后，执行布线以在存储器单元和逻辑单元之间建立连接，从而创建期望的集成电路。存储器单元和逻辑单元的放置遵循预定义的设计规则。例如，单元彼此非常接近，它们之间的空间由预定义的规则确定。然而，单元和单元边界之间的这种保留空间导致整体器件尺寸的显著增加。此外，它包含的结构增加了制造复杂性，并引入了缺陷风险，影响了电路性能。由此产生的电路的性能降低。布局图案和配置对IC的成品率和设计性能有影响。因此，需要一种IC结构来解决上述问题。

发明内容

根据本申请的实施例的一个方面，提供了一种半导体结构，该半导体结构包括：存储器单元；逻辑单元，被配置为向存储器单元提供逻辑功能；以及过渡区，位于存储器单元和逻辑单元之间。其中，存储器单元包括在第一方向上纵向延伸的至少第一有源区和在垂直于第一方向的第二方向上纵向延伸并在第一方向上以栅极节距彼此间隔开的多个第一栅极结构，逻辑单元包括在第一方向上纵向延伸的第二有源区和在第二方向上纵向延伸并在第一方向上以栅极节距彼此间隔开的多个第二栅极结构，过渡区包括在第二方向上纵向延伸的第一介电部件和在第二方向上纵向延伸的第二介电部件，第一介电部件将第一有源区划分为部分地位于过渡区中的第一区段和完全位于过渡区中的第二区段，以及第二介电部件将第二有源区划分为部分地位于过渡区中的第三区段和完全位于过渡区中的第四区段。

根据本申请的实施例的另一个方面，提供了一种集成电路布局，包括：存储器电路，具有第一边界，存储器电路包括：多个第一有源区，和多个第一栅极结构，跨过第一有源区，第一栅极结构具有栅极节距。集成电路布局还包括：逻辑电路，具有第二边界，逻辑电路包括：多个第二有源区，和多个第二栅极结构，跨过第二有源区，第二栅极结构具有栅极节距。集成电路布局还包括：过渡区，以栅极节距的整数倍的宽度从第一边界的边缘跨越到第二边界的边缘，过渡区包括：至少一个介电部件，将第一有源区与第二有源区分离。

根据本申请的实施例的又一个方面，提供了一种静态随机存取存储器(SRAM)电路，包括：SRAM单元，包括形成在第一有源区上的第一传输门晶体管和第一下拉晶体管、以及形成在第二有源区上的第二传输门晶体管和第二下拉晶体管，其中，第一有源区和第二有源区在第一方向上纵向延伸；以及介电部件，在垂直于第一方向的第二方向上纵向延伸，其中，介电部件具有与第一有源区和第二有源区接触的侧壁。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本公开的一些实施例的包括存储器宏的半导体器件的框图。

图2示出了根据本公开的一些实施例的静态随机存取存储器(SRAM)单元的电路示意图。

图3示出了根据本公开的一些实施例的多栅极晶体管的透视图。

图4示出了根据本公开的一些实施例的如图2中的SRAM单元的布局。

图5和图6示出了根据本公开的一些实施例的如图1中的存储器宏的部分的框图。

图7、图9、图10、图11、图12和图14示出了根据本公开的一些实施例的如图1中的存储器宏的部分的布局。

图8、图13和图15分别示出了根据本公开的一些实施例的沿着图7、图12和图14中的布局的切割线的截面图。

具体实施方式

以下公开提供了许多不同的实施例或示例，用于实现本发明的不同特征。以下描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例，并不是限制性的。例如，在下面的描述中，在第二特征之上或之上形成第一特征可以包括其中第一特征和第二特征直接接触地形成的实施例，并且还可以包括其中附加特征可以形成在第一特征与第二特征之间以使第一特征与第一特征不直接接触的实施例。

此外，本公开可以重复各个示例中的附图标记和/或字母。这种重复是为了简单和清楚，并且其本身并不规定所讨论的各种实施例和/或配置之间的关系。此外，在下面的本公开中，在另一部件上、连接到和/或耦合到另一部件的部件的形成可以包括部件以直接接触的方式形成的实施例，并且还可以包括附加部件可以形成为插入部件，使得部件可以不直接接触的实施例。此外，例如，“下”、“上”、“水平”、“垂直”、“上面”、“上方”、“下面”、“下方”、“向上”、“向下”、“顶部”、“底部”等以及其衍生物(例如“水平地”、“往下”、“往上”等)用于简化本公开的一个部件与另一个部件的关系。空间相对术语旨在覆盖包括部件的器件的不同取向。此外，当一个数字或一系列数字用“约”、“近似”等来描述时，除非另有规定，否则该术语旨在涵盖所描述数字的+/-10％以内的数字。例如，术语“约5纳米”包括从4.5纳米到5.5纳米的尺寸范围。

本公开通常涉及包括存储器单元和逻辑单元的静态随机存取存储器(SRAM)结构。存储器单元也被称为位单元，并且被配置为存储存储器位。存储器单元可以被布置在阵列的行和列中。逻辑单元可以是标准单元(STD单元)，例如反相器(INV)、AND(与)、OR(或)、NAND(与非)、NOR(或非)、触发器、扫描(SCAN)等。逻辑单元布置在存储器单元周围，并且被配置为实现各种逻辑功能。存储器单元和逻辑单元的放置遵循预定义的设计规则。例如，可以将伪单元放置在存储器单元和逻辑单元之间的保留空间中，以促进存储器单元的制造和/或性能的均匀性。然而，单元之间的这种保留空间导致整体器件尺寸的显著增加。根据一些示例性实施例，提供了在存储器单元和逻辑单元之间具有减小的过渡区的各种SRAM结构以及相应的布局。讨论了一些实施例的一些变型。在各种视图和所示实施例中，使用相同的附图标记来表示相同的元件。

现在参考图1。图1是根据本公开的一些实施例的半导体器件(或IC)10的简化框图。半导体器件10可以是例如微处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)或其部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、FinFET(鳍式场效应晶体管)、全环栅(GAA)晶体管(诸如纳米片FET或纳米线FET)、其他类型的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、存储器器件、其他合适的部件或其组合。半导体器件10的确切功能并不是对所提供的主题的限制。

半导体器件10包括电路宏(以下称为宏)20。在一些实施例中，宏20是静态随机存取存储器(SRAM)宏，例如单端口SRAM宏、双端口SRAM宏观或其他类型的SRAM宏观。然而，本公开设想了一些实施例，其中宏20是另一种类型的存储器，诸如动态随机存取存储器(DRAM)、非易失性随机存取存储器(NVRAM)、闪存或其他合适的存储器。为了清楚起见，简化了图1以更好地理解本公开的发明概念。可以在宏20中添加附加部件，并且在宏20的其他实施例中可以替换、修改或消除下面描述的一些部件。

在一些实施例中，宏20包括存储器单元和外围电路。存储器单元也被称为位单元，并且被配置为存储存储器位。外围单元也被称为布置在位单元周围的逻辑单元，并且被配置为实现各种逻辑功能。逻辑单元的逻辑功能包括例如写入和/或读取解码、字线选择、位线选择、数据驱动和存储器自检。上述逻辑单元的逻辑功能是为了说明的目的而给出的。逻辑单元的各种逻辑功能在本公开的预期范围内。在所示的实施例中，宏20包括电路区22，在电路区22中，至少一个存储器单元块30和至少一个逻辑单元块40被定位为彼此紧邻。存储器单元块30包括至少一个存储器单元。通常，存储器单元块30可以包括排列在阵列的行和列中的许多存储器单元。逻辑单元块40包括至少一个逻辑单元。通常，逻辑单元块40可以包括许多逻辑单元，以向存储器单元块40中的存储器单元提供读取操作和/或写入操作。一个或多个存储器单元块30和一个或多个逻辑单元块40中的晶体管可以用各种PFET和NFET来实现，诸如平面晶体管或包括各种FinFET晶体管、GAA晶体管或其组合的非平面晶体管。GAA晶体管是指具有围绕晶体管沟道的栅电极的晶体管，诸如垂直堆叠的全环栅水平纳米线或纳米片MOSFET器件。以下公开将继续一个或多个GAA实例来说明本公开的各种实施例。然而，应当理解，除非特别要求保护，否则本申请不应限于特定类型的器件。例如，本公开的各方面也可以应用于基于FinFET或平面FET的实施。

存储器单元块30与逻辑单元块40分隔开距离S，从而在存储器单元块30和逻辑单元块40之间留出保留空间。可以在保留空间中引入各种尺寸的边缘伪单元和/或阱带单元，以用作从存储器单元块30到逻辑单元块40的过渡。例如，存储器单元块30和逻辑单元块40可以各自具有对应的边缘伪单元。专用于存储器单元块30的边缘伪单元促进存储器单元块30中的存储器单元的制造和/或性能的均匀性。专用于逻辑单元块40的边缘伪单元促进了逻辑单元块40中逻辑单元的制造和/或性能的均匀性。专用于存储器单元块30的阱带单元促进存储器单元块30中的n阱和p阱的电势的稳定性。专用于逻辑单元块40的阱带单元促进逻辑单元块40中的n阱和p阱的电势的稳定性。距离S必须足够大以容纳这些非功能单元，从而导致整体器件尺寸的显著增加。

图2是根据本公开的各个方面的示例性SRAM单元60的电路图，其可以实现为SRAM阵列的存储器单元。在一些实现中，SRAM单元60在宏20(图1)的一个或多个存储器单元块30中实现。在所示实施例中，SRAM单元60是单端口(SP)六晶体管(6T)SRAM单元。在各种实施例中，SRAM单元60可以是其他类型的存储器单元，例如双端口存储器单元或具有多于六个晶体管的存储器单元。为了清楚起见，简化了图2以更好地理解本公开的发明概念。可以在单端口SRAM单元60中添加附加部件，并且在单端口DRAM单元60的其他实施例中可以替换、修改或消除下面描述的一些部件。

示例性SRAM单元60包括六个晶体管：传输门晶体管PG-1、传输门晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1和下拉晶体管PD-2。在操作中，传输门晶体管PG-1和传输门晶体管PG-2提供对SRAM单元60的储存部分的存取，SRAM单元包括交叉耦合的反相器对(反相器82和反相器84)。反相器82包括上拉晶体管PU-1和下拉晶体管PD-1，反相器84包括上拉晶体管PU-2和下拉晶体管PD-2。在一些实施方式中，上拉晶体管PU-1、PU-2被配置为p型FinFET晶体管或p型GAA晶体管，下拉晶体管PD-1、PD-2被配置为n型FinFET晶体管或n型GAA晶体管。

上拉晶体管PU-1的栅极介于源极(与电源电压(VDD)电耦合)和第一公共漏极(CD1)之间，下拉晶体管PD-1的栅极介于漏极(与电源电压(VSS)电耦合，VSS可以是电接地)和第一公共漏极之间。上拉晶体管PU-2的栅极介于源极(与电源电压(VDD)电耦合)和第二公共漏极(CD2)之间，下拉晶体管PD-2的栅极介于漏极(与电源电压(VSS)电耦合)与第二公共漏极之间。在一些实施方式中，第一公共漏极(CD1)是以真形式储存数据的储存节点(SN)，而第二公共漏极区(CD2)是以互补形式储存数据的储存节点(SNB)。上拉晶体管PU-1的栅极与下拉晶体管PD-1的栅极耦接至第二共同漏极(CD2)，并且上拉晶体管PU-2的栅极和下拉晶体管PD-2的栅极与第一公共漏极(CD1)耦合。传输门晶体管PG-1的栅极介于源极(与位线BL电耦合)和漏极之间，漏极与第一公共漏极(CD1)电耦合。传输门晶体管PG-2的栅极介于源极(与互补位线BLB电耦合)和漏极之间，漏极与第二公共漏极(CD2)电耦合。传输门晶体管PG-1、PG-2的栅极与字线WL电耦合。在一些实施方式中，传输门晶体管PG-1、PG-2在读取操作和/或写入操作期间提供对储存节点SN、SNB的存取。例如，传输门晶体管PG-1、PG-2响应于通过字线WL施加到传输门晶体管PG-1、PG-2的栅极的电压而将储存节点SN、SNB分别耦合到位线BL、BLB。

图3示出了多栅极晶体管100的透视图，其可以用作SRAM单元60(图2)中的任何晶体管，包括上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1、下拉晶体管PD-2、传输门晶体管PG-1和传输门晶体管PG-2。在一些实施例中，多栅极晶体管100是包括由鳍状结构构成的沟道区的FinFET晶体管。在一些实施例中，多栅极晶体管100是GAA晶体管，其包括由垂直堆叠的水平取向的纳米结构(例如，纳米线或纳米片)组成的沟道区。

在所示实施例中，多栅极晶体管100形成在衬底102上。衬底102可以包括：元素(单元素)半导体，诸如硅、锗和/或其他合适的材料；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟和/或其他合适的材料；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GaInP、GaInAsP和/或其他合适的材料。衬底102可以是具有一致组成的单层材料。可替换地，衬底102可以包括具有适用于IC器件制造的相似或不同组成的多个材料层。在一个示例中，衬底102可以是具有形成在氧化硅层上的半导体硅层的绝缘体上硅(SOI)衬底。在另一示例中，衬底102可以包括导电层、半导体层、介电层、其他层或其组合。各种掺杂区，例如源极/漏极(S/D)区，可以形成在衬底102之中或衬底102上。根据设计要求，掺杂区可以掺杂有n型掺杂剂(例如磷或砷)和/或p型掺杂剂(例如硼)。掺杂区可以直接形成在衬底102上、P阱结构中、N阱结构中、双阱结构中或使用凸起结构。掺杂区可以通过掺杂原子的注入、原位掺杂外延生长和/或其他合适的技术来形成。

在衬底102上形成三维有源区104。晶体管的有源区是指在晶体管的栅极结构下形成源极区、漏极区和沟道区的区域。

由于有源区有时设置在含硅氧化物的隔离部件(如浅沟槽隔离或STI)中并由其定义，因此有源区可称为氧化物定义或“OD”区。有源区104包括源极区106a、漏极区106b、由源极区106a和漏极区106b夹持的沟道区(在栅极结构110下方)、以及鳍基底112，在鳍基底112上设置有源极区10.6a、漏极区106b和沟道区。源极区106a和漏极区106b也被统称为源极/漏极(S/D)区106。在一些实施例中，源极/漏极区106由外延生长部件形成，并且也被称为源极/漏极部件106或源极/漏极外延部件106。鳍基底112从衬底102突出。在FinFET晶体管中，栅极结构110下方的沟道区可以是从鳍基底112连续向上延伸的鳍状结构。在GAA晶体管中，栅极结构110下方的沟道区可以是垂直堆叠的水平取向的纳米结构，其悬置在鳍基底112上方。悬置的纳米结构连接相对的源极区106a和漏极区106b。

SRAM单元包括多个有源区。在一些实施例中，有源区(例如图3所示的三维有源区104)的形成包括在图案化工艺中图案化衬底的顶部。例如，可以使用一个或多个光刻工艺来图案化有源区104，该光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如比使用单一直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，在衬底上形成牺牲层，并使用光刻工艺将其图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来图案化有源区104。

在一些实施例中，隔离结构114沉积在鳍基底112的侧壁上。隔离结构114可以将有源区104与其他有源区电隔离。在一些实施例中，隔离结构114是浅沟槽隔离(STI)、场氧化物(FOX)或另外合适的电绝缘部件。

仍然参考图3，在一些实施例中，栅极结构110包括栅极电介质116和形成在栅极电介质116上的栅电极118。在FinFET晶体管中，栅极结构110位于鳍的侧壁和顶面上方。在GAA晶体管中，栅极结构110包裹每个沟道层(例如，纳米线或纳米片)。因此，栅极结构110将其下方的有源区104的部分定义为沟道区。在一些实施例中，栅极电介质116是高介电常数(high-k)介电材料。高介电常数介电材料的介电常数(k)高于二氧化硅。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、氮氧化硅、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、另外合适的高k材料或其组合。在一些实施例中，栅电极118由导电材料制成，诸如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)或其它可应用的材料。

在一些实施例中，栅极间隔件120沉积在栅极结构110的侧壁上。在一些实施例中，栅极间隔件120由氮化硅、氮氧化硅、碳化硅、另外合适材料或其组合制成。

在一些实施例中，有源区104的未被栅极结构110和栅极间隔件120覆盖的部分用作源极/漏极区106。在一些实施例中，p型晶体管(例如上拉晶体管PU-1、PU-2)的源极/漏极区106通过用诸如硼、铟等的p型杂质注入有源区104的未被栅极结构110和栅极间隔件120覆盖的部分而形成。在一些实施例中，n型晶体管(例如，传输门晶体管PG-1、PG-2、下拉晶体管PD-1、PD-2)的源极/漏极区106通过用诸如磷、砷、锑等的n型杂质注入有源区104的未被栅极结构110和栅极间隔件120覆盖的部分来形成。

在一些实施例中，通过蚀刻有源区104的未被栅极结构110和栅极间隔件120覆盖的部分以形成凹陷，并在凹陷中生长外延部件来形成源极/漏极区106。外延部件可以由Si、Ge、SiP、SiC、SiPC、SiGe、SiAs、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP、C或其组合形成。因此，在一些示例性实施例中，源极/漏极区106可以由硅锗(SiGe)形成，而剩余的有源区104可以由硅形成。在一些实施例中，在p型晶体管(例如上拉晶体管PU-1、PU-2)的源极/漏极区106的外延生长期间，在源极/漏极区106中原位掺杂p型杂质。此外，在n型晶体管(例如，传输门晶体管PG-1、PG-2、下拉晶体管PD-1、PD-2)的源极/漏极区106的外延生长期间，n型杂质原位掺杂在源极/漏极区106中。

图4示出了如图2所示的SRAM单元60的示例性布局200。SRAM单元60的边界在图4中使用具有虚线的矩形框202来示出。矩形框202在Y方向上比在X方向上长，例如，长约3.5倍至约6倍。矩形框202沿X方向的第一尺寸被表示为单元宽度W，矩形盒202沿着Y方向的第二尺寸被表示为由单元高度H。在SRAM单元60在存储器阵列中重复的情况下，单元宽度W可以表示并被称为存储器阵列中沿X方向的存储器单元节距，并且单元高度H可以表示并被称为存储器阵列中沿Y方向的存储器单元节距。在所示的实施例中，单元宽度W是多晶硅节距的两倍。多晶硅节距是指沿X方向在两个相邻栅极结构之间的最小中心到中心距离。

SRAM单元60包括沿X方向纵向取向的有源区205(包括205A、205B、205C和205D)，以及沿垂直于X方向的Y方向纵向取向的栅极结构240(包括240A、240B、240C和240D)。有源区205B和205C设置在n型阱(或n阱)204N上方。有源区205A和205D设置在沿Y方向位于n阱204N两侧的p型阱(或p阱)204P上方。栅极结构240接合各个有源区205的沟道区以形成晶体管。在这方面，栅极结构240A接合有源区205A的沟道区215A以形成n型晶体管作为传输门晶体管PG-1；栅极结构240B接合有源区205A的沟道区215B以形成n型晶体管作为下拉晶体管PD-1，并且接合有源区205B的沟道区215C以形成p型晶体管作为上拉晶体管PU-1；栅极结构240C接合有源区205D的沟道区215E以形成n型晶体管作为下拉晶体管PD-2，并且接合有源区205C的沟道区215D以形成p型晶体管作为上拉晶体管PU-2；并且栅极结构240D接合有源区205D的沟道区215F以形成n型晶体管作为传输门晶体管PG-2。在本实施例中，每个沟道区215A-215F是垂直堆叠的纳米结构的形式，并且晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2中的每个是GAA晶体管。可替换地，沟道区215A-215F中的每个都鳍的形式，并且晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2中的每个是FinFET晶体管。

SRAM单元60的不同晶体管中的不同有源区可以具有不同的宽度(例如，在Y方向上测量的尺寸)，以优化器件性能。更详细地，下拉晶体管PD-1和传输门晶体管PG-1的有源区205A具有宽度W1，上拉晶体管PU-1的有源区205B具有宽度W2，上拉晶体管PU-2的有源区205具有宽度W3，并且传输门晶体管PG-2和下拉晶体管PD-2的有源区205D具有宽度W4。宽度W1-W4也可以在有源区的与沟道区215A-215F相对应的部分中测量。换句话说，有源区的这些部分(从中测量宽度W1-W4)是晶体管的沟道区(例如，GAA器件的垂直堆叠的纳米结构)。为了优化SRAM性能，在一些实施例中，宽度W1和W4中的任一个被配置为大于宽度W2和W3中的任一个，以努力平衡n型晶体管和p型晶体管之间的速度。例如，W1/W2(或W4/W3)的比率可以在从约1.2到约3的范围内。在一些实施例的进一步实施中，宽度W2和W3可以相同，并且宽度W1和W4可以相同。

仍然参考图4，SRAM单元60还包括设置在有源区205的源极/漏极区上方的源极/漏极接触件(源极/漏极区设置在相应沟道区的两侧)、设置在有源区205B和栅极结构240C上方并连接有源区205B和栅结构240C的对接接触件(Butt_Co)209、设置在有源区205C和栅极结构240B上方并连接有源区205C和栅极结构240B的另一对接接触件209、设置在源极/漏极接触件上方并连接源极/漏极接触件的源极/漏极接触通孔(“VC”)、以及分别设置在栅极结构240A和240D上方并连接栅极结构240A和240D的两个栅极通孔(“VG”)。由于源极/漏极接触通孔VC和栅极通孔VG通常形成在设置在器件层(其中形成有源区和栅极结构)上的多层互连(MLI)的通孔零层(V0层级)中，因此在上下文中，通孔VC与VG也统称为通孔“V0”。图4进一步示出与图2中的电路节点Vss、Vdd、BL和BLB相对应的电路节点Vss节点、Vdd节点、位线节点和反相位线节点(或BLB节点)。反相位线也被称为互补位线或反位线。同样如图4所示，在布局200中，源极/漏极接触通孔VC和栅极通孔VG可以被定位在SRAM单元60的边界上(例如，被定位在矩形框202的虚线上)，如源极/漏极接触通孔VC和栅极通孔VG可由相邻SRAM单元共享以将对应相同的信号线电耦合在一起。

仍然参考图4，SRAM单元60还包括沿X方向纵向延伸的多个栅极切割介电部件，包括介电部件252A、252B、252C、252D(统称为介电部件252)。在所示实施例中，介电部件252A设置在有源区205C、205D之间，并且邻接栅极结构240B和栅极结构240D。介电部件252A将原本连续的栅极结构划分为对应于栅极结构240B和栅极结构240D的两个隔离区段。类似地，介电部件252B设置在有源区205A、205B之间，并且邻接栅极结构240A和栅极结构240C。介电部件252B将原本连续的栅极结构划分为对应于栅极结构240A和栅极结构240C的两个隔离区段。介电部件252C设置在SRAM单元60左侧的相邻SRAM单元中的有源区205A和有源区之间，并且将栅极结构240B与相邻SRAM单元中的栅极结构分开。类似地，介电部件252D设置在SRAM单元60右侧的相邻SRAM单元中的有源区205D和有源区之间，并且将栅极结构240C与相邻SRAM单元中的栅极结构分开。每个介电部件252是通过在介电部件的位置填充相应的切割金属栅极(CMG)沟槽而形成的。介电部件252也被称为CMG部件。在所示的实施例中，介电部件252A、252B中的每个设置在n阱204N与相应p阱204P之间的界面上方，且介电部件252C、252D设置在相应p阱204P上方。

CMG工艺是指在金属栅极(例如，高k金属栅极或HKMG)替换伪栅极结构(例如，多晶硅栅极)之后，(如，通过蚀刻工艺)切割金属栅极以将金属栅极分离为两个或更多个栅极区段的制造工艺。每个栅极区段起到单个晶体管的金属栅极的作用。随后将隔离材料填充到金属栅极的相邻部分之间的沟槽中。在本公开中，这些沟槽被称为切割金属栅极沟槽或CMG沟槽。填充用于隔离的CMG沟槽的介电材料被称为CMG部件。为了确保金属栅极将被完全切割，CMG部件(诸如填充金属栅极之间空间的介电层)通常进一步延伸到相邻区域中。CMG部件在俯视图中通常具有细长形状。例如，如图4所示，每个CMG部件252具有在X方向上纵向延伸的细长形状。

图5示出了如图1所示的电路区22的部分的简化框图。具体地，根据本公开的一些实施例，框图22A表示电路区22的部分的简化俯视图，并且根据本公开一些其他实施例，框图22B表示电路区22的部分的简化俯视视图。电路区22可以基于电路性能需要用框图22A、22B中的一个来实现，但不需要另一个。可替换地，电路区22可以用两个框图22A、22B来实现，其中每个框图在电路区22的不同部分。为了清楚起见，简化了图5以更好地理解本公开的发明概念。可以在框图22A、22B中添加附加部件，并且在框图22A、22B的其他实施例中可以替换、修改或消除下面描述的一些部件。

在所示实施例中，存储器单元块30是包括至少一个SRAM单元的SRACM单元块。因此，存储器单元块30也被称为SRAM单元块。通常，SRAM单元块30可以包括布置在阵列的行和列中的多个SRAM单元，例如图2中的SRAM单元60。两个SRAM边缘单元区32分别沿着X方向邻接SRAM单元块30的相对边缘。SRAM边缘单元区32配置有边缘单元，例如伪单元和/或阱带单元，以促进SRAM单元块30中SRAM单元的制造和/或性能的均匀性。伪单元被配置为在物理上和/或结构上类似于SRAM单元(例如图2中的SRAM单元60)，但不储存数据。例如，伪单元可以包括p型阱、n型阱、沟道(例如，形成在一个或多个鳍或一个或多个悬置沟道层(例如，纳米线或纳米片)中)、栅极结构、源极/漏极和/或互连件(例如，接触件、通孔和/或金属线)。阱带单元通常是指被配置为将电压电连接到SRAM单元的n阱、SRAM单元的p阱或两者的非功能单元。例如，n型阱带被配置为将与SRAM单元的至少一个p型晶体管相对应的n阱电耦合到电压源，并且p型阱带配置为将与SRAM单元的至少一个n型晶体管相对应的p阱电耦合至电压源。

在所示实施例中，逻辑单元块40包括至少一个逻辑单元。通常，逻辑单元块40可以包括多个逻辑单元，以向SRAM单元块30中的SRAM单元提供读取操作和/或写入操作。逻辑抽头区44沿着X方向位于两个相邻的逻辑单元块40之间。逻辑抽头区44包括类似于上述阱带单元的抽头单元。抽头单元可以采用逻辑单元块40中的晶体管的形状，但是它们不具有功能栅极结构。抽头单元可以被实现为将某些阱耦合到适当的电压源。例如，n型抽头单元被配置为将与逻辑单元的至少一个p型晶体管相对应的n阱电耦合到电压源，并且p型阱带被配置为将与逻辑单元的至少一个n型晶体管相对应的p阱电耦合至电压源。逻辑边缘单元区42位于SRAM边缘单元区32和逻辑单元块40之间。逻辑边缘单元区42邻接SRAM边缘单元区的面向逻辑单元块40的边缘和相对的面向SRAM边缘单元区32的边缘。逻辑边缘单元区42配置有伪单元，以促进逻辑单元块40中的逻辑单元的制造和/或性能的均匀性。伪单元可以采用逻辑单元块40中的晶体管的形状，但是它们不具有功能栅极结构。如框图22A所示，包括第一逻辑单元块40、逻辑抽头区44和第二逻辑单元区40的组合可以被两个逻辑边缘单元区42夹在中间。在框图22A中，SRAM边缘单元区32和邻接的逻辑边缘单元区42共同限定了跨越SRAM单元块30和逻辑单元块40之间的距离S的保留空间。

为了清楚和简单，框图22B中的类似部件由与框图22A中相同的附图标记标识，并且这些类似方面不再重复。框图22A和22B之间的一个区别在于，在框图22A中逻辑相关电路(例如，专用于逻辑功能的块和/或区40、42、44，统称为逻辑区46)设置在存储器相关电路(例如，专用于存储器功能的块或区30、32，统称为存储器区36)的一侧，但是在框图22B中逻辑相关电路设置在存储器相关电路的两侧。逻辑相关电路在存储器相关电路的一侧或两侧的布置由预定义的设计规则和/或电路性能需求来确定。在框图22A和22B中的任一个中，SRAM区36和逻辑区46各自具有自己的边缘单元区，并且SRAM单元和逻辑单元难以直接邻接。SRAM单元块30和逻辑单元块40的边界之间用于留出容纳SRAM边缘单元区32和逻辑边缘单元区42的保留空间的的距离S，占用了宏中不适当的占地。

这是因为尽管SRAM边缘单元区32中的阱带单元可以形成在与SRAM单元块30中的SRAM单元相同的有源区中，但不同的掺杂类型防止它们彼此紧邻放置。例如，SRAM区36中的n阱和p阱可以沿着相同的方向从SRAM单元块30延伸到SRAM边缘单元区32中，每个都具有细长形状，并且交替布置。可以在n阱或p阱上方形成鳍或沟道层的垂直堆叠，并且掺杂有不同类型的掺杂剂。然而，当阱带单元的有源区邻接存储器单元的不同导电类型的有源区时，会导致存储器单元的电特性漂移和性能劣化。为了将阱带单元与相邻的存储器单元隔离，引入有源区的中断。如上所述，由于有源区有时设置在含硅氧化物的隔离部件(例如浅沟槽隔离或STI)中并由其限定，所以有源区可以被称为氧化物限定或“OD”区，并且有源区的不连续可以被称作OD中断。在一些实施例中，OD中断在隔离部件的沉积和源极/漏极部件的形成之前形成。因为OD中断是在隔离部件的沉积之前形成的，所以用于隔离部件的材料也沉积在OD中断中。因为OD中断是在形成对有源区施加应力的源极/漏极部件之前形成的，所以与OD中断相邻的有源区暴露于不同的环境并且可以具有不同的性质。OD中断因此也带来一种形式的布局相关效应，其中标准单元的有源区由阱带单元的另一有源区中断。

为了解决OD中断带来的布局相关效应，可以在SRAM单元和OD中断之间引入伪单元，以用作OD中断和SRAM单元之间的过渡。在一个示例中，SRAM边缘单元区32可以具有在X方向上测量的10个多晶硅节距的宽度。在10个多晶硅节距中，4个多晶硅节距用于阱带单元，6个多晶硅节距用于伪单元，在阱带单元和伪单元之间具有OD中断。此外，逻辑边缘单元区42可以具有专用于逻辑单元的伪单元的2.5个多晶硅节距的宽度，在SRAM边缘单元区32中的阱带单元和逻辑边缘单元区42之间具有OD中断。因此，SRAM单元块30和逻辑单元块40的边界之间的距离S为12.5个多晶硅节距，以留出用于容纳SRAM边缘单元区32和逻辑边缘单元区42的保留空间。考虑到如图4所示的SRAM单元60具有2个多晶硅节距的单元宽度，SRAM单元块30和逻辑单元块40之间的保留空间占据了可以填充5或6个额外SRAM单元的列的区域，这导致整体器件尺寸的显著增加。鉴于上述情况，可以看出，对于SRAM单元块30来说，具有其自身的阱带单元和相关联的额外伪单元作为SRAM单元和阱带单元之间的隔离结构可能在宏中占用过多的占地。

现在参考图6。图6示出了如图1所示的电路区22的部分的简化框图22C、22D，它们是相对于图5中的电路区(22A、22B)的替代实施例。电路区22可以基于电路性能需要用框图22C、22D中的一个来实现，但不需要另一个。可替换地，电路区22可以用两个框图22C、22D来实现，其中每个框图22C、22D在电路区22的不同部分。为了清楚起见，简化了图6以更好地理解本公开的发明概念。可以在框图22C、22D中添加附加部件，并且在框图22C、22D的其他实施例中可以替换、修改或消除下面描述的一些部件。

为了清楚和简单，框图22C、22D中的类似部件由与框图22A、22B中相同的附图标记标识，并且这些类似方面不再重复。框图22C、22D与框图22A、22B之间的一个区别在于，SRAM单元块30邻接逻辑单元块40，其间没有SRAM边缘单元区32和逻辑边缘单元区42。在框图22C中，逻辑相关电路被布置在SRAM单元块30的单侧上。在框图22D中，逻辑相关电路被布置在SRAM单元块30的两侧上。逻辑相关电路在存储器相关电路的一侧或两侧的布置由预定义的设计规则和/或电路性能需求来确定。

由于SRAM单元块30中的n阱和p阱也延伸到逻辑单元块40和逻辑抽头区44中，因此逻辑抽头区44中的抽头单元可以被配置为不仅为逻辑单元块40而且为SRAM单元块30的阱提供电势稳定性。因此，SRAM单元块30可能不单独需要阱带单元，并且可以不进一步需要作为SRAM单元和与阱带单元相关联的OD中断之间的隔离结构的伪单元。因此，可以省去整个SRAM边缘单元区32。此外，可以不再需要逻辑边缘单元区42中的伪单元作为逻辑单元与阱带单元相关联的OD中断之间的隔离结构，并且最初邻接SRAM边缘单元区32的逻辑边缘单元区42也可以省去。换言之，通过在SRAM单元块30和逻辑单元块40之间共享逻辑区中的抽头单元的功能，SRAM单元块30和逻辑块40可以直接彼此邻接，而其间没有SRAM边缘单元区32和逻辑边缘单元区42。因此，占地的利用率在宏观上得到了显著提高。在一些实施例中，可以实现宏面积的40％以上的减少。

图7示出了根据本公开的图6中的框图22C和/或框图22D的电路区50的布局300A，其包括SRAM单元块30的部分和逻辑单元块40的部分，并且延伸跨过SRAM单元框30和逻辑单元框40之间的界面。为了清楚起见，简化了图7以更好地理解本公开的发明概念。例如，示出了SRAM单元中的有源区、栅极结构、栅极切割部件和通孔V0，而在图7中省略了一些其它部件。

电路区50包括SRAM单元块30中的第一类型有源区305A和逻辑单元块40中的第二类型有源区305B(统称为有源区305)。有源区305A沿着Y方向布置并且在X方向上纵向取向。如上所述，有源区305A可以具有不同的宽度(例如，图4中的W1-W4)。有源区305B沿着Y方向布置并且在X方向上纵向取向。在所示的实施例中，有源区305B沿着Y方向均匀分布，并且每个有源区具有均匀的宽度。电路区50还包括栅极结构340，栅极结构340沿X方向布置并且在Y方向上纵向延伸。在所示的实施例中，栅极结构340沿着X方向均匀分布，两个相邻的栅极结构340之间具有均匀的距离。均匀距离表示为栅极节距或多晶硅节距(“PP”)。栅极切割部件，特别是CMG部件352，将原本连续的栅极结构划分成与栅极结构340相对应的隔离区段，如所示的。栅极结构340在形成晶体管时与有源区305A、305B相交。在有源区305A和栅极结构340的交叉点处形成的晶体管在SRAM单元块30内并且专用于形成SRAM单元。在有源区305B和栅极结构340的交叉点处形成的晶体管在逻辑单元块40内并且专用于形成逻辑单元。

在所示实施例中，SRAM单元块30中的晶体管形成多个SRAM单元302a、302b、302c和302d(统称为SRAM单元302)。SRAM单元302在X方向和Y方向上布置，形成SRAM单元的2x2阵列。阵列中的每个SRAM单元302可以使用SRAM单元60的布局200，如图4所示。在一些实施例中，在X方向上的两个相邻SRAM单元相对于它们之间的公共边界线对称，并且在Y方向上的两个相邻SRAM单元相对于它们之间的共同边界线对称。也就是说，SRAM单元302b是SRAM单元302a的重复单元，但是在Y轴上翻转；SRAM单元302c是SRAM单元302a的重复单元，但是在X轴上翻转；SRAM单元302d是SRAM单元302b的重复单元，但是在X轴上翻转。

一些有源区305延伸穿过中的多个SRAM单元。例如，SRAM单元302b中的晶体管PD-1、PG-1的有源区延伸穿过SRAM单元304a，作为其晶体管PG-1、PD-1的有源区；SRAM单元302b中的晶体管PG-2、PD-2的有源区延伸穿过SRAM单元302a，作为其晶体管PD-2、PG-2的有源区；并且SRAM单元302b中的晶体管PU-2的有源区延伸到SRAM单元302a，作为其晶体管PU2的有源区。SRAM单元302c、302d中的有源区被类似地布置。

在所示实施例中，逻辑单元块40中的晶体管形成多个逻辑单元。逻辑单元可以是标准单元，例如反相器(INV)、AND、OR、NAND、NOR、触发器、扫描器等。逻辑单元实现SRAM单元302的各种逻辑功能。逻辑单元的逻辑功能包括例如写入和/或读取解码、字线选择、位线选择、数据驱动和存储器自检。

在SRAM单元和逻辑单元的相对边界线之间是有源区过渡区370，也称为OD过渡区或简称为过渡区。在过渡区370内部，从SRAM单元的边缘列延伸的有源区305A与从逻辑单元的边缘列延伸的有源区305B相遇。由于相遇的一对有源区305A、305B可以具有不同的宽度，因此在有源区305A、305B相遇的位置处产生OD阶进。阶进是指两个不同宽度的线段相遇的接合处。例如，在由虚线圆表示的区域372A中，相对宽的有源区305A与相对窄的有源区305相遇，从而产生OD阶进。有源区305A、305B的上边缘对齐，而有源区305A、305B的下边缘形成台阶轮廓。类似地，在由另一个虚线圆表示的区域372B中，相对窄的有源区305A与相对宽的有源区305B相遇，从而产生另一个OD阶进。有源区305A、305B的下边缘对齐，而有源区305A、305B的上边缘形成台阶轮廓。

如布局300A中所示，过渡区370在SRAM单元和逻辑单元的相对边界线之间沿X方向具有三个多晶硅节距的跨度。在过渡区370中，多个介电部件374沿着X方向布置并且在Y方向上纵向取向。介电部件374提供有源区305A和305B之间的隔离。在布局300A中，介电部件374在Y方向上沿着SRAM单元和逻辑单元的边界线连续延伸。换言之，介电部件374比SRAM单元高度H高。在布局300A中，介电结构374至少比SRAM单元高度H的2倍高。在一些实施例中，SRAM阵列在列中具有约100000个SRAM单元，并且介电结构374可以沿边缘列的边界线在Y方向上连续延伸。也就是说，介电部件374的长度与SRAM单元高度H的比率可以大到约100000∶1。在一些实施例中，以微米(μm)测量的介电部件374的长度可以大到约150μm。

介电部件374是在连续多晶扩散边缘(CPODE)工艺中形成的。在CPODE工艺中，多晶硅栅极被介电部件所取代。为了本公开的目的，“扩散边缘”可以等效地称为有源边缘，其中例如邻接相邻有源区的有源边缘。在CPODE工艺之前，有源边缘可以包括具有伪栅极结构(例如多晶硅栅极)和多个垂直堆叠的纳米结构作为沟道层的伪GAA结构。此外，内部间隔件可以设置在纳米结构的横向端部处的相邻纳米结构之间。在各种实例中，源极/漏极外延部件设置在伪GAA结构的任一侧上，使得相邻的源极/漏极外延部件与伪GAA的内部间隔件和纳米结构接触。随后的CPODE蚀刻工艺从伪GAA结构移除伪栅极结构和沟道层以形成CPODE沟槽。填充CPODE沟槽以用于隔离的介电材料被称为CPODE部件。在一些实施例中，在形成CPODE部件之后，在替换栅极(后栅极)工艺中，用金属栅极结构替换剩余的伪栅极结构。换言之，在一些实施例中，CPODE部件替换了原本连续的栅极结构的部分，并且被限制在栅极结构的替换部分的相对栅极间隔件之间。作为比较，CMG部件截断了原本连续的栅极结构，并延伸到栅极结构的相邻区域中。因此，在布局300A中，电路区50包括两种类型的栅极切割部件。第一栅极切割部件是CMG部件352，在所示实施例中，CMG部件352设置在SRAM单元或逻辑单元中，但不设置在过渡区370中。CMG部件352沿着X方向纵向延伸。第二栅极切割部件是设置在过渡区370中的CPODE部件374。CPODE部件374沿着Y方向纵向延伸。

由于CPODE部件374是通过替换先前形成的多晶硅栅极结构而形成的，因此CPODE部件374继承了栅极结构340的布置。也就是说，CPODE部件374可以具有与栅极结构340相同的宽度和与栅极结构340相同的节距。如布局300A中所示，由于过渡区370具有三个多晶硅节距的跨度，并且在CPODE工艺之前具有预先设置在其中的三个多晶硅栅极，因此在CPODE工艺之后在过渡区370中设置有三个CPODE部件374。最左边的CPODE部件374邻接有源区305A，最右边的CPODE部件374邻接有源区305B。夹在最左边和最右边CPODE部件374之间的有源区305A和305B的区段实际上与有源区305A、305B的主要部分分离，并且可以被认为是伪有源区或伪OD。三个CPODE部件374夹持来自同一行的伪OD的两个区段，一段区来自有源区305A的端部，另一区段来自有源区305B的端部。伪OD的两个区段也可以被视为OD阶进。

图8是沿图7的A-A线截取的局部示意性截面图，A-A线切割一对有源区305A和305B。有源区305A连续延伸穿过SRAM单元302a、302b(以及存储器阵列的相同行中的其它SRAM单元)。有源区305B连续地延伸穿过逻辑阵列的相同行中的逻辑单元。有源区305A、305B设置在相同的连续p阱上，该p阱延伸跨过SRAM单元块30、逻辑单元块40和逻辑抽头区44(图6)，并且由逻辑抽头区44中的抽头单元偏置至电源电压。换言之，逻辑抽头区44中的抽头单元也对SRAM单元块30中的SRAM单元的阱进行偏置。有源区305A、305B中的每个包括由纳米结构376组成的沟道区和邻接纳米结构376的端部的源极/漏极部件378。栅极结构340包绕纳米结构376并形成SRAM单元302b中的晶体管PG-2、PD-2、SRAM单元302中的晶体管PD-2、PG-2以及逻辑单元中的逻辑晶体管。CPODE部件374替代该行中的原本三个栅极结构340。源极/漏极部件378也设置在CPODE部件374的侧壁上。同样如截面图中所示，CPODE部件具有表示为E的宽度和表示为D的深度。在一些实施例中，CPOOE宽度E的范围为约15nm至约20nm；CPODE深度D在从约150nm到约250nm的范围内。如果深度D小于约150nm，则隔离性能可能受到损害；如果深度D大于约250nm，则CPODE部件374可能延伸到阱(例如，图8中的p阱204P)中太深，并且来自逻辑区中的抽头单元的偏置可能不足以偏置SRAM区中的阱。CPODE部件374可以比CMG部件352向下延伸得更深。同样如截面图所示，在过渡区370中不存在OD中断。

图7将所有CPODE部件374描绘为连续线，而在各种实施例中，CPODE部件374可以是连续线或岛的形式。图9示出了电路区50的布局300B，其中CPODE部件中的至少一些是岛的形式。参考图9，为了清楚和简单，布局300A和300B中的类似部件由相同的附图标记标识，并且不重复这样的类似方面。布局300A和300B之间的一个区别在于，中间CPODE部件不是布局300B中的连续线，而是在Y方向上展开的多个岛。每个中间CPODE部件374沿Y方向纵向延伸，并且在OD阶进处分离至少一对有源区305A、305B。在图9所示的实施例中，每个中间CPODE部件374分离两对有源区305A、305B。在一些实施例中，在Y方向上测量的中间CPODE部件374的长度可以是至少5nm。中间CPODE部件374的长度可以小于SRAM单元高度H，或者甚至小于SRAM单元高度H的一半。

图7描绘了过渡区370中的所有栅极结构被CPODE部件374替代，而在各种实施例中，可以保留过渡区370中的一些栅极结构。图10示出了电路区50的布局300C，其中至少一些栅极结构340保留在过渡区370中。参考图10，为了清楚和简单，布局300A和300C中的类似部件由相同的附图标记标识，并且不重复这样的类似方面。布局300A和300C之间的一个区别在于，最左边的CPODE部件374和最右边的CPODE部件374之间的栅极结构340保留在布局300C中。剩余的栅极结构340设置在OD阶进上方。有源区305A、305B之间的隔离由两个CPODE部件374提供。作为比较，有源区305A、305B之间的隔离由布局300A或布局300B中的三个CPODE部件374提供。

类似地，图11示出了电路区50的布局300D，其中至少一些栅极结构340保留在过渡区370中。参考图11，为了清楚和简单，布局300A和300D中的类似部件由相同的附图标记标识，并且不重复这样的类似方面。布局300A和300D之间的一个区别在于，过渡区370中的最左边的列和最右边的列中的栅极结构340保留下来，夹住设置在OD阶进上方的一个CPODE部件374。有源区305A、305B之间的隔离由单个CPODE部件374提供。值得注意的是，在图11中所示的实施例中，CMG部件352延伸到过渡区370中，以将原本连续的栅极结构划分成与过渡区370中的栅极结构340相对应的区段。换句话说，在这样的实施例中，过渡区370包括两种类型的栅极切割部件，CPODE部件374和CMG部件352。

布局300A-300D将过渡区370描绘为在X方向上跨越三个多晶硅节距，而在各种实施例中，过渡区370可跨越少于三个多晶硅节距。图12示出了电路区50的布局300E，其中过渡区370在X方向上跨越两个多晶硅节距。参考图12，为了清楚和简单，布局300A和300E中的类似部件由相同的附图标记标识，并且不重复这样的类似方面。布局300A和300E之间的一个区别在于，在布局300E中过渡区370跨越两个多晶硅节距并且包括两个CPODE部件374。由两个CPODE部件374夹持的有源区被认为是具有OD阶进的伪OD。OD阶进在两个CPODE部件374之间。从OD阶进的位置到CPODE部件374中的一个的距离表示为偏移S1。OD阶进的位置不必处于两个CPODE部件374的精确中点。S1和多晶硅节距的比率可以在从约0.1到约1的范围内。类似于上面所讨论的，CPODE部件374可以是连续线或岛的形式，只要可以提供足够的隔离即可。在一些实施例中，CPODE部件374在Y方向上测量的长度在从约0.2μm到约150μm的范围内。

图13是沿图12的A-A线截取的局部示意性截面图，A-A线切割一对有源区305A和305B。参照图13，为了清楚和简单，图8和图13中的类似特征由相同的附图标记标识，并且不重复这样的类似方面。图8和图13中的截面图之间的一个区别在于，过渡区370在图13中沿X方向跨越两个多晶硅节距，这比图8中少一个，并且过渡区370包括图13中的两个CPODE部件374，这比图8中多一个。

布局300A-300D将过渡区370描绘为在X方向上跨越三个多晶硅节距，而在各种实施例中，过渡区370可以跨越少于三个多晶硅节距。图14示出了电路区50的布局300F，其中过渡区370在X方向上跨越一个多晶硅节距。参考图14，为了清楚和简单，布局300A和300F中的类似部件由相同的附图标记标识，并且不重复这样的类似方面。布局300A和300F之间的一个区别在于，在布局300F中过渡区370跨越单个多晶硅节距并且包括一个CPODE部件374。单个CPODE部件374与OD阶进重叠。类似于上面所讨论的，CPODE部件374可以是连续线或岛的形式，只要可以提供足够的隔离即可。在一些实施例中，CPODE部件374在Y方向上测量的长度在从约0.2微米到约150微米的范围内。

图15是沿图14的A-A线截取一对有源区305A和305B的局部示意性截面图。参照图15，为了清楚和简单，图8和图15中的类似部件由相同的附图标记标识，并且不重复这样的类似方面。图8和图15中的截面图之间的一个区别在于，在图15中过渡区370在X方向上跨越一个多晶硅节距，其比图8中少两个，并且在图15中过渡区370包括单个CPODE部件374，其比图8中少两个。值得注意的是，尽管在本公开中示出了具有一个、两个和三个多晶硅节距的跨度(宽度)的过渡区370的各种实施例，但是其他实施例考虑各种不同数量的多晶硅节距。例如，过渡区370可以具有跨越N个多晶硅节距的宽度，其中N是整数，例如1、2、3、4、5、6等等。

基于以上讨论，可以看出，本公开提供了优于传统半导体结构的优点。然而，应当理解，其他实施例可以提供额外的优点，并且并非所有优点都必须在本文中公开，并且并非对于所有实施例需要特定的优点。例如，本公开提供了一种存储器宏，其通过与存储器单元块共享逻辑单元块的抽头单元来允许存储器单元块和逻辑单元块邻接。可以不再需要传统地插入在存储器单元块和逻辑单元块之间的边缘单元。在一些实施例中，存储器宏区域可以减少40％以上。

在一个示例性方面，本公开涉及一种半导体结构。半导体结构包括存储器单元、被配置为向存储器单元提供逻辑功能的逻辑单元、以及位于所述存储器单元和所述逻辑单元之间的过渡区。所述存储器单元包括在第一方向上纵向延伸的至少第一有源区和在垂直于所述第一方向的第二方向上纵向延伸并在所述第一方向上以栅极节距彼此间隔开的多个第一栅极结构，所述逻辑单元包括在所述第一方向上纵向延伸的第二有源区和在所述第二方向上纵向延伸并在所述第一方向上以所述栅极节距彼此间隔开的多个第二栅极结构。所述过渡区包括在所述第二方向上纵向延伸的第一介电部件和在所述第二方向上纵向延伸的第二介电部件。所述第一介电部件将所述第一有源区划分为部分地位于所述过渡区中的第一区段和完全位于所述过渡区中的第二区段。所述第二介电部件将所述第二有源区划分为部分地位于所述过渡区中的第三区段和完全位于所述过渡区中的第四区段。在一些实施例中，。在一些实施例中，所述第二介电部件与所述第二栅极结构中的一个间隔开所述栅极节距。在一些实施例中，在所述第一方向上测量的所述过渡区的宽度是所述栅极节距的整数倍。在一些实施例中，所述第一有源区的所述第二区段邻接所述第二有源区的所述第四区段。在一些实施例中，所述过渡区包括多个第三栅极结构，所述第三栅极结构中的一个设置在所述第一有源区的所述第二区段与所述第二有源区的所述第四区段之间的界面上方。在一些实施例中，所述过渡区包括在所述第二方向上纵向延伸并且位于所述第一介电部件和所述第二介电部件之间的第三介电部件。在一些实施例中，所述第三介电部件将所述第一有源区的所述第二区段与所述第二有源区的所述第四有源区分离。在一些实施例中，所述第三介电部件在所述第二方向上测量的长度小于所述第一介电部件和所述第二介电部件。在一些实施例中，所述存储器单元包括栅极切割部件，所述栅极切割部件邻接所述第一栅极结构中的一个并且在所述第一方向上纵向延伸。在一些实施例中，所述栅极切割部件延伸到所述过渡区中。

在另一个示例性方面，本公开涉及一种集成电路布局。集成电路布局包括具有第一边界的存储器电路、具有第二边界的逻辑电路以及从第一边界的边缘跨越到第二边界的边缘的过渡区，过渡区的宽度为栅极节距的整数倍。存储器电路包括多个第一有源区和跨过第一有源区的多个第一栅极结构，第一栅极结构具有栅极节距。逻辑电路包括多个第二有源区和跨过第二有源区的多个第二栅极结构，第二栅极结构具有栅极节距。过渡区包括将第一有源区与第二有源区分离的至少一个介电部件。在一些实施例中，所述过渡区具有一个栅极节距的宽度，并且所述至少一个介电部件具有接触所述第一有源区的第一侧壁和接触所述第二有源区的第二侧壁。在一些实施例中，所述过渡区具有两个栅极节距的宽度，并且所述过渡区包括间隔开一个栅极节距的第一介电部件和第二介电部件。在一些实施例中，所述过渡区具有三个栅极节距的宽度，并且所述至少一个介电部件位于所述过渡区的中心线上。在一些实施例中，所述过渡区具有三个栅极节距的宽度，并且所述过渡区包括间隔开两个栅极节距的第一介电部件和第二介电部件以及设置在所述第一介电部件和所述第二介电部件之间的多个第三栅极结构。在一些实施例中，所述过渡区具有三个栅极节距的宽度，并且所述过渡区包括第一介电部件、第二介电部件和第三介电部件，所述第一介电部件、所述第二介电部件和所述第三介电部件与相邻的一者间隔开栅极节距。

在另一个示例性方面，本公开涉及一种静态随机存取存储器(SRAM)电路。SRAM电路包括SRAM单元，所述SRAM单元包括形成在第一有源区上的第一传输门晶体管和第一下拉晶体管、以及形成在第二有源区上的第二传输门晶体管和第二下拉晶体管，所述第一有源区和所述第二有源区在第一方向上纵向延伸，以及介电部件，其在垂直于所述第一方向的第二方向上纵向延伸，其中，所述介电部件具有与所述第一有源区和所述第二有源区接触的侧壁。在一些实施例中，所述第一传输门晶体管具有在所述第二方向上纵向延伸的第一栅极结构，所述第一下拉晶体管包括在所述第二方向上纵向延伸的第二栅极结构，并且所述第一栅极结构、所述第二栅极结构和所述介电部件沿着所述第一方向均匀地间隔开。在一些实施例中，在所述第二方向上测量的所述介电部件的长度大于在所述第二方向上测量的所述SRAM单元的高度。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种半导体结构，包括：

存储器单元；

逻辑单元，被配置为向所述存储器单元提供逻辑功能；以及

过渡区，位于所述存储器单元和所述逻辑单元之间，

其中：

所述存储器单元包括在第一方向上纵向延伸的至少第一有源区和在垂直于所述第一方向的第二方向上纵向延伸并在所述第一方向上以栅极节距彼此间隔开的多个第一栅极结构，

所述逻辑单元包括在所述第一方向上纵向延伸的第二有源区和在所述第二方向上纵向延伸并在所述第一方向上以所述栅极节距彼此间隔开的多个第二栅极结构，

所述过渡区包括在所述第二方向上纵向延伸的第一介电部件和在所述第二方向上纵向延伸的第二介电部件，

所述第一介电部件将所述第一有源区划分为部分地位于所述过渡区中的第一区段和完全位于所述过渡区中的第二区段，以及

所述第二介电部件将所述第二有源区划分为部分地位于所述过渡区中的第三区段和完全位于所述过渡区中的第四区段。

2.根据权利要求1所述的半导体结构，其中，在所述第一方向上测量的所述过渡区的宽度是所述栅极节距的整数倍。

3.根据权利要求1所述的半导体结构，其中，所述第一有源区的所述第二区段邻接所述第二有源区的所述第四区段。

4.根据权利要求3所述的半导体结构，其中，所述过渡区包括多个第三栅极结构，所述第三栅极结构中的一个设置在所述第一有源区的所述第二区段与所述第二有源区的所述第四区段之间的界面上方。

5.根据权利要求1所述的半导体结构，其中，所述过渡区包括在所述第二方向上纵向延伸并且位于所述第一介电部件和所述第二介电部件之间的第三介电部件。

6.根据权利要求5所述的半导体结构，其中，所述第三介电部件将所述第一有源区的所述第二区段与所述第二有源区的所述第四有源区分离。

7.根据权利要求5所述的半导体结构，其中，所述第三介电部件在所述第二方向上测量的长度小于所述第一介电部件和所述第二介电部件。

8.一种集成电路布局，包括：

存储器电路，具有第一边界，所述存储器电路包括：

多个第一有源区，和

多个第一栅极结构，跨过所述第一有源区，所述第一栅极结构具有栅极节距；

逻辑电路，具有第二边界，所述逻辑电路包括：

多个第二有源区，和

多个第二栅极结构，跨过所述第二有源区，所述第二栅极结构具有所述栅极节距；以及

过渡区，以所述栅极节距的整数倍的宽度从所述第一边界的边缘跨越到所述第二边界的边缘，所述过渡区包括：

至少一个介电部件，将所述第一有源区与所述第二有源区分离。

9.根据权利要求8所述的集成电路布局，其中，所述过渡区具有一个栅极节距的宽度，并且所述至少一个介电部件具有接触所述第一有源区的第一侧壁和接触所述第二有源区的第二侧壁。

10.一种静态随机存取存储器电路，包括：

静态随机存取存储器单元，包括形成在第一有源区上的第一传输门晶体管和第一下拉晶体管、以及形成在第二有源区上的第二传输门晶体管和第二下拉晶体管，其中，所述第一有源区和所述第二有源区在第一方向上纵向延伸；以及

介电部件，在垂直于所述第一方向的第二方向上纵向延伸，其中，所述介电部件具有与所述第一有源区和所述第二有源区接触的侧壁。