CN118284029A - 半导体结构 - Google Patents

Abstract

本申请的实施例提供了一种半导体结构，包括存储器单元、被配置为向存储器单元提供逻辑功能的一个或多个逻辑单元、以及设置在存储器单元和一个或更多个逻辑单元上方的互连结构。互连结构包括位于互连结构的相同金属线层中的位线、反位线、第一电压线和第二电压线。位线和反位线中的至少一个从一个或多个逻辑单元的边界内部延伸到存储器单元的边界内。第一电压线和第二电压线中的至少一个从一个或多个逻辑单元的边界内部延伸到存储器单元的边界内。

Description

半导体结构

技术领域

本申请的实施例涉及半导体结构。

背景技术

半导体集成电路(IC)行业经历了指数级增长。集成电路材料和设计的技术进步产生了几代集成电路，每一代都比上一代更小、更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)通常随着几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减少而增加。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供好处。这种按比例缩小也增加了处理和制造IC的复杂性。

存储器通常用于IC中。例如，静态随机存取存储器(SRAM)是在需要高速、低功耗和操作简单的电子应用中使用的易失性存储器。嵌入式SRAM在高速通信、图像处理和片上系统(SOC)应用中特别流行。SRAM具有能够在不需要刷新的情况下保持数据的优点。SRAM结构包括存储器单元和逻辑单元。在IC设计过程中，设计者从单元库中检索所需的单元，并将它们定位在所需的位置。随后，执行布线以在存储器单元和逻辑单元之间建立连接，从而创建期望的集成电路。例如，SRAM结构通常包括多层互连结构，该多层互连结构提供用于互连存储器单元和逻辑单元之间的电源线和信号线的金属轨道(金属线)。然而，互连结构可以由存储器区中的一组金属轨道和逻辑区中的另一组金属轨道组成，并且这两组金属轨道通常不对准，因此不直接连接。因此，需要向更高金属层的金属过渡来电连接存储器区和逻辑区中的金属轨道。这种过渡增加了互连结构中的电阻和电容，这带来了性能、产量和成本方面的挑战。已经观察到，由先进IC技术节点中的互连表现出的这些更高的电阻和/或更高的电容可以显著延迟(并且在一些情况下，阻止)信号被有效地布线到诸如晶体管的IC器件和从诸如晶体管的IC器件布线，进而抵消了先进技术节点中这种IC器件的性能的任何改进。这样的过渡可以在插入在存储器区和逻辑区之间的边缘单元中实现，这也使芯片上的宝贵的固定物区域成本增加且制造成本增加。因此，尽管用于基于存储器的IC的现有互连结构对于它们的预期目的而言通常是足够的，但是它们不是在所有方面都完全令人满意的。

发明内容

根据本申请的实施例的一个方面，提供了一种半导体结构，包括：存储器单元，连接到位线、反位线、用于接收电源电压的第一电压线和用于接收电接地电压的第二电压线；一个或多个逻辑单元，被配置为向存储器单元提供逻辑功能；以及互连结构，设置在存储器单元和一个或多个逻辑单元上方，其中：互连结构包括位于互连结构的相同金属线层中的位线、反位线、第一电压线和第二电压线，位线和反位线中的至少一个从一个或多个逻辑单元的边界内部延伸到存储器单元的边界内，并且第一电压线和第二电压线中的至少一个从一个或多个逻辑单元的边界内部延伸到存储器单元的边界内。

根据本申请的实施例的另一个方面，提供了一种半导体结构，包括：存储器单元；逻辑单元，邻接存储器单元；以及互连结构，设置在存储器单元和逻辑单元上方，其中：互连结构包括最底部金属线层，最底部金属线层包括第一信号线、第二信号线、电源线和电接地线，第一信号线从逻辑单元延伸到存储器单元中，第二信号线保持在逻辑单元内，并且电接地线从逻辑单元延伸到存储器单元中。

根据本申请的实施例的又一个方面，提供了一种半导体结构，包括：存储器单元，具有平行的多个第一金属轨道；以及一个或多个逻辑单元，具有平行的多个第二金属轨道，其中：第一金属轨道中的每个与第二金属轨道中的一个对准，第二金属轨道的数量是奇数，并且第二金属轨道中的中心金属轨道是延伸穿过存储器单元的电源线。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本公开的一些实施例的包括存储器宏的半导体器件的框图。

图2示出了根据本公开的一些实施例的单端口静态随机存取存储器(SRAM)单元的电路示意图。

图3示出了根据本公开的一些实施例的存储器器件的各个层的截面图。

图4和图5示出了根据本公开的一些实施例的包括如图2中的单端口SRAM单元的器件层和金属层的布局。

图6示出了根据本公开的一些实施例的包括逻辑单元的金属层的布局。

图7、图8、图9和图10示出了根据本公开的一些实施例的如图1中的存储器宏的部分的布局。

图11示出了根据本公开的一些实施例的双端口SRAM单元的电路示意图。

图12和图13示出了根据本公开的一些实施例的包括如图11中的双端口SRAM单元的器件层和金属层的布局。

图14示出了根据本公开的一些实施例的如图1中的存储器宏的部分的金属层的布局。

图15和图16示出了根据本公开的一些实施例的包括如图11中的双端口SRAM单元的器件层和金属层的替代布局。

图17示出了根据本公开的一些实施例的如图1中的存储器宏的部分的金属层的替代布局。

具体实施方式

以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。

此外，本公开可以重复各个示例中的参考数字和/或字母。这种重复是为了简单和清楚，并且其本身并不规定所讨论的各种实施例和/或配置之间的关系。此外，在下面的本公开中，在另一部件上、连接到和/或耦合到另一部件的部件的形成可以包括部件以直接接触的方式形成的实施例，并且还可以包括附加部件可以形成为插入部件，使得部件可以不直接接触的实施例。此外，例如，“下”、“上”、“水平”、“垂直”、“上面”、“上方”、“下面”、“下方”、“向上”、“向下”、“顶部”、“底部”等以及其衍生物(例如“水平地”、“往下”、“往上”等)用于简化本公开的一个部件与另一个部件的关系。空间相对术语旨在覆盖包括部件的器件的不同取向。此外，当一个数字或一系列数字用“约”、“近似”等来描述时，除非另有规定，否则该术语旨在涵盖所描述数字的+/-10％以内的数字。例如，术语“约5纳米”包括从4.5纳米到5.5纳米的尺寸范围。

本公开通常涉及包括存储器单元和逻辑单元的静态随机存取存储器(SRAM)结构。存储器单元也被称为位单元，并且被配置为储存存储器位。存储器单元可以被布置在阵列的行和列中。逻辑单元可以是标准单元(STD单元)，例如反相器(INV)、AND(与)、OR(或)、NAND(与非)、NOR(或非)、触发器、扫描(SCAN)等。逻辑单元布置在存储器单元周围，并且被配置为实现各种逻辑功能。多层互连结构提供用于互连存储器单元和逻辑单元之间的电源线和信号线的金属轨道(金属线)。

现在参考图1。图1是根据本公开的一些实施例的半导体器件(或IC)10的简化框图。半导体器件10可以是例如微处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)或其部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、FinFET(鳍式场效应晶体管)、全环栅(GAA)晶体管(诸如纳米片FET或纳米线FET)、其他类型的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、存储器器件、其他合适的部件或其组合。半导体器件10的确切功能并不是对所提供的主题的限制。

半导体器件10包括电路宏(以下称为宏)20。在一些实施例中，宏20是静态随机存取存储器(SRAM)宏，诸如单端口SRAM宏、双端口SRAM宏观或其他类型的SRAM宏观。然而，本公开设想了一些实施例，其中宏20是另一种类型的存储器，诸如动态随机存取存储器(DRAM)、非易失性随机存取存储器(NVRAM)、闪存或其他合适的存储器。为了清楚起见，简化了图1以更好地理解本公开的发明概念。可以在宏20中添加附加部件，并且在宏20的其他实施例中可以替换、修改或消除下面描述的一些部件。

在一些实施例中，宏20包括存储器单元和外围电路。存储器单元也被称为位单元，并且被配置为储存存储器位。外围单元也被称为布置在位单元周围的逻辑单元，并且被配置为实现各种逻辑功能。逻辑单元的逻辑功能包括例如写入和/或读取解码、字线选择、位线选择、数据驱动和存储器自检。上述逻辑单元的逻辑功能是为了说明的目的而给出的。逻辑单元的各种逻辑功能在本公开的预期范围内。在所示的实施例中，宏20包括电路区22，在电路区22中，至少一个存储器单元块30和至少一个逻辑单元块40被定位为彼此紧邻。存储器单元块30包括至少一个存储器单元。通常，存储器单元块30可以包括排列在阵列的行和列中的许多存储器单元。逻辑单元块40包括至少一个逻辑单元。通常，逻辑单元块40可以包括许多逻辑单元，以向存储器单元块40中的存储器单元提供读取操作和/或写入操作。一个或多个存储器单元块30和一个或多个逻辑单元块40中的晶体管可以用各种PFET和NFET来实现，诸如平面晶体管或包括各种FinFET晶体管、GAA晶体管或其组合的非平面晶体管。GAA晶体管是指具有围绕晶体管沟道的栅电极的晶体管，诸如垂直堆叠的全环栅水平纳米线或纳米片MOSFET器件。以下公开将继续一个或多个GAA实例来说明本公开的各种实施例。然而，应当理解，除非特别要求保护，否则本申请不应限于特定类型的器件。例如，本公开的各方面也可以应用于基于FinFET或平面FET的实施。

图2是根据本公开的各个方面的示例性SRAM单元50的电路图，其可以实现为SRAM阵列的存储器单元。在一些实现中，SRAM单元50在宏20(图1)的一个或多个存储器单元块30中实施。在所示实施例中，SRAM单元50是单端口(SP)六晶体管(6T)SRAM单元。在各种实施例中，SRAM单元50可以是其他类型的存储器单元，诸如双端口存储器单元或具有多于六个晶体管的存储器单元。为了清楚起见，简化了图2以更好地理解本公开的发明概念。可以在单端口SRAM单元50中添加附加部件，并且在单端口DRAM单元50的其他实施例中可以替换、修改或消除下面描述的一些部件。

示例性SRAM单元50是单端口SRAM单元，其包括六个晶体管：通过门晶体管PG-1、通过门晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1和下拉晶体管PD-2。在操作中，通过门晶体管PG-1和通过门晶体管PG-2提供对SRAM单元50的储存部分的存取，SRAM单元包括交叉耦合的反相器对，反相器52和反相器54。反相器52包括上拉晶体管PU-1和下拉晶体管PD-1，反相器54包括上拉晶体管PU-2和下拉晶体管PD-2。在一些实施方式中，上拉晶体管PU-1、PU-2被配置为p型FinFET晶体管或p型GAA晶体管，下拉晶体管PD-1、PD-2被配置为n型FinFET晶体管或n型GAA晶体管。

上拉晶体管PU-1的栅极介于源极(与电源电压(VDD)电耦合)和第一公共漏极(CD1)之间，下拉晶体管PD-1的栅极介于漏极(与电源电压(VSS)电耦合，VSS可以是电接地)和第一公共漏极之间。上拉晶体管PU-2的栅极介于源极(与电源电压(VDD)电耦合)和第二公共漏极(CD2)之间，下拉晶体管PD-2的栅极介于源极(与电源电压(VSS)电耦合)和第二公共漏极之间。在一些实施方式中，第一公共漏极(CD1)是以真形式储存数据的储存节点(SN)，而第二公共漏极区(CD2)是以互补形式储存数据的储存节点(SNB)。上拉晶体管PU-1的栅极与下拉晶体管PD-1的栅极耦接至第二共同漏极CD2，并且上拉晶体管PU-2的栅极和下拉晶体管PD-2的栅极与第一公共漏极(CD1)耦合。通过门晶体管PG-1的栅极介于源极(与位线BL电耦合)和漏极(与第一公共漏极(CD1)电耦合)之间。通过门晶体管PG-2的栅极介于源极(与互补位线BLB电耦合)和漏极(与第二公共漏极(CD2)电耦合)之间。在上下文中，如果没有单独指示，位线BL和互补位线BLB也可以被统称为位线。通过门晶体管PG-1、PG-2的栅极与字线WL电耦合。在一些实施方式中，通过门晶体管PG-1、PG-2在读取操作和/或写入操作期间提供对储存节点SN、SNB的存取。例如，通过门晶体管PG-1、PG-2响应于通过字线WL施加到通过门晶体管PG-1、PG-2的栅极的电压而将储存节点SN、SNB分别耦合到位线BL、BLB。

图3是根据本公开的各个方面，可以在半导体衬底(或晶圆)60上制造的各种层(层级)的局部示意性截面图，以形成存储器(诸如图1的IC器件10)的部分和/或SRAM单元(例如图2的SRAM单元50)的部分。在图4中，各种层包括器件层DL和设置在器件层DL上的多层互连件MLI。器件层DL包括器件(例如晶体管、电阻器、电容器和/或电感器)和/或器件组件(例如掺杂阱、栅极结构和/或源极/漏极部件)。在一些实施例中，器件层DL包括衬底60、设置在衬底60中的掺杂区62(例如n阱和/或p阱)、隔离部件64和晶体管T。在所示实施例中，晶体管T包括位于源极/漏极72之间的悬置的沟道层70和栅极结构68，其中栅极结构68包覆和/或围绕悬置的沟道层70。每个栅极结构68具有金属栅极堆叠件，该金属栅极堆叠件由设置在栅极电介质76上的栅电极74形成，以及沿金属栅极堆叠件的侧壁设置的栅极间隔件78。多层互连件MLI电耦合器件层DL的各种器件和/或组件，使得各种器件和/或组件可以按照存储器的设计要求来操作。

在所描述的实施例中，多层互连件MLI包括接触层(CO层级)、通孔零层(V0层级)、金属零(M0层级)、通孔一层(V1层级)、金属一层(M1层级)、通孔二层(V2层级)、金属二层(M2层级)、通孔三层(V3层级)和金属三层(M3层级)。本公开设想了具有更多或更少层和/或层级的多层互连件MLI，例如，多层互连ML1的N个金属层(层级)的总数，其中N是范围从2到10的整数。多层互连件MLI的每个层级包括设置在一个或多个介电层(例如层间介电(ILD)层和接触蚀刻停止层(CESL))中的导电部件(例如金属线、金属通孔和/或金属接触件)。在一些实施例中，同时形成多层互连件MLI的相同层级(诸如M0层级)的导电部件。在一些实施例中，多层互连件MLI的相同层级处的导电部件具有彼此基本上共面的顶表面和/或彼此基本上共面的底表面。CO层级包括设置在介电层66中的源极/漏极接触件(MD)；V0层级包括设置在介电层66中的栅极通孔VG、源极/漏极接触通孔VD以及对接接触件；M0层级包括设置在介电层66中的M0金属线，其中栅极通孔VG将栅极结构连接到M0金属线，源极/漏极通孔VD将源极/漏极连接到M0金属线，对接接触件将栅极结构和源极/漏极连接在一起并连接到M0金属线；V1层级包括设置在介电层66中的V1通孔，其中V1通孔将M0金属线连接到M1金属线；M1层级包括设置在介电层66中的M1金属线；V2层级包括设置在介电层66中的V2通孔，其中V2通孔将M1金属线连接到M2金属线；M2层级包括设置在介电层66中的M2金属线；V3层级包括设置在介电层66中的V3通孔，其中V3通孔将M2金属线连接到M3金属线。为了清楚起见，简化了图3以更好地理解本公开的发明概念。附加部件可以被添加到存储器的各个层中，并且所描述的一些部件可以在存储器的其他实施例中被替换、修改或消除。图3仅仅是示例，并且可能不反映下面进一步详细讨论的IC器件10和/或SRAM单元50的实际截面图。

图4和图5示出了如图2所示的SRAM单元50的示例性布局200，其中图4示出了布局200的DL层级、CO层级和V0层级，图5示出布局200的V0层级和M0层级。SRAM单元50具有由图4和图5中的虚线表示的单元边界202。单元边界202是在Y方向上比在X方向上长(例如，长约3.5倍至约6倍)的矩形框。单元边界202沿X方向的第一维度被表示为单元宽度W，单元边界202沿Y方向的第二维度被表示为由单元高度H。在SRAM单元50在存储器阵列中重复的情况下，单元宽度W可以表示并被称为存储器阵列中沿X方向的存储器单元节距，并且单元高度H可以表示并被称为存储器阵列中沿Y方向的存储器单元节距。在所示的实施例中，单元宽度W是多晶硅节距的两倍。多晶硅节距是指沿X方向在两个相邻栅极结构之间的中心到中心的最小距离。

SRAM单元50包括沿X方向纵向取向的有源区205(包括205A、205B、205C和205D)，以及沿垂直于X方向的Y方向纵向取向的栅极结构240(包括240A、240B、240C和240D)。有源区205B和205C设置在n型阱(或n阱)204N上方。有源区205A和205D设置在沿Y方向位于n阱204N两侧的p型阱(或p阱)204P上方。栅极结构240接合对应有源区205的沟道区以形成晶体管。在这点上，栅极结构240A接合有源区205A的沟道区以形成n型晶体管作为通过门晶体管PG-1；栅极结构240B接合有源区205A的沟道区以形成n型晶体管作为下拉晶体管PD-1，并且接合有源区205B的沟道区以形成p型晶体管作为上拉晶体管PU-1；栅极结构240C接合有源区205D的沟道区以形成n型晶体管作为下拉晶体管PD-2，并且接合有源区205C的沟道区以形成p型晶体管作为上拉晶体管PU-2；并且栅极结构240D接合有源区205D的沟道区以形成n型晶体管作为通过门晶体管PG-2。在本实施例中，每个沟道区是垂直堆叠的纳米结构的形式，并且晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2中的每个是GAA晶体管。可替换地，沟道区205中的每个都是鳍的形式，并且晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2中的每个都是FinFET晶体管。

SRAM单元50的不同晶体管中的不同有源区可以具有不同的宽度(例如在Y方向上测量的尺寸)，以优化器件性能。更详细地，下拉晶体管PD-1和通过门晶体管PG-1的有源区205A具有宽度W1，上拉晶体管PU-1的有源区205B具有宽度W2，上拉晶体管PU-2的有源区205C具有宽度W3，并且通过门晶体管PG-2和下拉晶体管PD-2的有源区205D具有宽度W4。宽度W1-W4也可以在有源区的与沟道区相对应的部分中测量。换句话说，有源区的这些部分(从中测量宽度W1-W4的部分)是晶体管的沟道区(例如GAA器件的垂直堆叠的纳米结构)。为了优化SRAM性能，在一些实施例中，宽度W1和W4中的任一个被配置为大于宽度W2和W3中的任一个，以努力平衡n型晶体管和p型晶体管之间的速度。例如，W1/W2(或W4/W3)的比率可以在从约1.2到约3的范围内。在一些实施例的进一步实施中，宽度W2和W3可以相同，并且宽度W1和W4可以相同。

SRAM单元50还包括在CO层级、V0层级、M0层级甚至更高金属层级(例如M1层级、M2层级等)中的导电部件。栅极接触件260A将通过门晶体管PG-1的栅极(由栅极结构240A形成)电连接到第一字线WL的着落焊盘280A。第一字线着落焊盘280A电耦合到位于较高金属层级的字线WL。栅极接触件260L将通过门晶体管PG-2的栅极(由栅极结构240D形成)电连接到第二字线着落焊盘280L。第二字线着落焊盘280L电耦合到位于较高金属层级的字线WL。S/D接触件260K电连接下拉晶体管PD-1的漏极区(形成在有源区205A上(其可以包括n型外延源极/漏极部件))和上拉晶体管PU-1的漏极区(形成在有源区205B上(其可以包括p型外延源极/漏极部件))，使得下拉晶体管PD-1和上拉晶体管PU-1的公共漏极形成储存节点SN。栅极接触件260B将上拉晶体管PU-2的栅极(由栅极结构240C形成)和下拉晶体管PD-2的栅极(也由栅极结构240C形成)电连接到储存节点SN。栅极接触件260B可以是邻接S/D接触件260K的对接接触件。S/D接触件260C电连接下拉晶体管PD-2的漏极区(形成在有源区205D上(其可以包括n型外延源极/漏极部件))和上拉晶体管PU-2的漏极区(形成在有源区205C上(其可以包括p型外延源极/漏极部件))，使得下拉晶体管PD-2和上拉晶体管PU-2的公共漏极形成互补储存节点SNB。栅极接触件260D将上拉晶体管PU-1的栅极(由栅极结构240B形成)和下拉晶体管PD-1的栅极(也由栅极结构240B形成)电连接到互补储存节点SNB。栅极接触件260D可以是邻接S/D接触件260C的对接接触件。

S/D接触件260E和其上着落的S/D接触通孔270E将上拉晶体管PU-1的源极区(形成在有源区205B上(其可以包括p型外延源极/漏极部件))电连接到VDD线280E。VDD线280E电耦合到电源电压VDD。S/D接触件260F和着落于其上的S/D接触通孔270F将上拉晶体管PU-2的源极区(形成在有源区205C上(其可以包括p型外延源极/漏极部件))电连接到VDD线280E。S/D接触件260G和着落于其上的S/D接触通孔270G将下拉晶体管PD-1的源极区(形成在有源区205A上(其可以包括n型外延源极/漏极部件))电连接到第一VSS着落焊盘280G。第一VSS着落焊盘280G电耦合到电接地VSS。S/D接触件260H和着落于其上的S/D接触通孔270H将下拉晶体管PD-2的源极区(形成在有源区205D上(其可以包括n型外延源极/漏极部件))电连接到第二VSS着落焊盘280H。第二VSS着落焊盘280H电耦合到电接地VSS。S/D接触件260G和S/D接触件260H可以是由相邻SRAM单元100共享的器件层级接触件(例如在同一拐角处邻接的四个SRAM单元可以共享一个S/D接触件260)。S/D接触件260I和着落于其上的S/D接触通孔270I将通过门晶体管PG-1的源极区(形成在有源区205A上(其可以包括n型外延源极/漏极部件))电连接到位线BL 280I。S/D接触件260J和位于其上的S/D接触通孔270J将通过门晶体管PG-2的源极区(形成在有源区205D上(其可以包括n型外延源极/漏极部件))电连接到互补位线(反位线)BLB 280J。

CO层级、M0层级和更高金属层级(例如M1层级、M2层级等)中的导电部件沿第一布线方向或不同于第一布线方向的第二布线方向布线。例如，第一布线方向是X方向(并且基本上平行于有源区205A-205D的长度方向)，而第二布线方向是Y方向(并且基本上平行于栅极结构240A-240D的纵向)。在所描绘的实施例中，源极/漏极接触件(260C、260E、260F、260G、260H、260I、260J)具有基本上沿Y方向(即，第二布线方向)的纵向(长度)方向，并且对接接触件(260B、260D)具有基本上沿X方向(即第一布线方向)的纵向。偶数金属层(即M0层级和M2层级)的金属线沿X方向(即第一布线方向)布线，奇数金属层(例如M1层级和M3层级)的金属线沿Y方向(即第二布线方向)布线。例如，在如图5所示的M0层级中，位线280I、反位线280J、VDD线280E、VSS着落焊盘280G、VSS着落焊盘280H、字线着落焊盘280A、字线着落焊盘280L具有基本上沿X方向的纵向。此外，由于处于相同金属层级(例如M0层级)的金属线具有相同的纵向方向，所以金属线可以定位在平行布置的金属轨道中。金属轨道可以包括一个或多个金属线。例如，金属轨道可以包括延伸穿过整个SRAM单元的单个金属线，或者金属轨道可以包括不延伸穿过整个SRAM单元的一个或多个局部金属线。所示的金属线基本上是矩形的(即，每个金属线的长度大于其宽度)，但是本公开考虑了具有不同形状和/或形状组合的金属线，以优化和/或提高性能(例如减小电阻)和/或布局占地面积(例如降低密度)。

“着落焊盘”通常指金属层中为SRAM单元提供中间局部互连的金属线，例如(1)器件层级部件(例如栅极或源极/漏极)与位线、反位线、字线、电压线之间的中间局部互连件，或(2)位线、字线或电压线。例如，VSS着落焊盘280G连接到晶体管PD-1的源极/漏极接触件260G并进一步连接到位于较高金属层级的VSS线，VSS着落焊盘280H连接到晶体管PD-2的源极/漏极接触件260H并进一步连接至位于较高金属层级的VSS线，字线着落焊盘280A连接到晶体管PG-1的栅极并进一步连接到位于较高金属层级的字线WL，并且字线着落焊盘280L连接到晶体管PG-2的栅极并还连接到位于较高金属层级的字线WL。着落焊盘具有足够大的纵向尺寸，以为其上覆的通孔提供足够的着落区域(从而最小化覆盖问题并提供更大的图案化灵活性)。在所描绘的实施例中，着落焊盘具有小于SRAM单元50的尺寸的纵向尺寸，例如沿X方向的尺寸小于单元宽度W，以及沿Y方向的尺寸小于单元高度H。与着落焊盘相比，位线280I、互补位线280J、以及VDD线280E具有沿X方向的纵向尺寸，该纵向尺寸大于SRAM单元50的单元宽度W。由于M0层级的位线280I、反位线280J和VDD线280E沿X方向穿过整个SRAM单元50，所以也被称为全局金属线，而其它金属线被称为局部金属线(包括着落焊盘)。在一些实施例中，位线280I、反位线280J和VDD线280E中的每个的长度足以允许列(或行)中的多个SRAM单元电连接到相应的全局金属线。

M0层级的SRAM单元50中的金属线(全局金属线和局部金属线)可以具有不同的宽度。例如，VDD线280E具有宽度Wa，位线280I和反位线280J各自具有宽度Wb，并且着落焊盘各自具有宽度Wc，其中宽度Wa和Wc各自比宽度Wb宽。宽度Wa和Wc可以基本相等，或者，宽度Wa可以大于宽度Wc。具有保留给VDD线280E的最大宽度Wa，通常减小电阻而减小电压降，因此有利于VDD线。具有保留给位线280I和反位线280J的最小宽度Wb，通常减小寄生电容而改善响应时间，因此有利于信号线。在一些实施例中，宽度Wa与宽度Wb的比率(即Wa:Wb)为约1.1至约2。金属线之间的间隔可能不相同。例如，位线280I和反位线280J各自与VDD线间隔开距离S1，并且着落焊盘各自与最近的信号线间隔开距离S2。在所示的实施例中，距离S2大于距离S1。也就是说，位线280I和反位线280J中的每个在Y方向上，相比于VDD线280E更靠近着落焊盘。在一些实施例中，宽度S2与宽度S1的比率(即，S2∶S1)为约1.1至约2。或者，根据布局，距离S2可以小于距离S1。因此，在替代实施例中，位线280I和反位线280J中的每个可以在Y方向上，相比于VDD线280E更靠近焊盘。

在一些实施例中，在与逻辑单元(通常称为标准单元)相同的存储器宏(例如图1中的宏20)中制造SRAM单元50。在这样的实施例中，SRAM单元50的M0层级中的金属线和逻辑单元的M0层级的金属线可以被配置为优化SRAM性能和逻辑密度(协同优化)。例如，图6是根据本公开的各个方面的在Y方向上布置的两个逻辑单元的M0层级的金属线的布局290。每个逻辑单元具有由虚线表示的单元边界292。单元边界292具有沿第一方向(例如X方向)的第一尺寸，例如单元宽度CW，以及沿第二方向(例如Y方向)的第二尺寸，例如单元高度CH。在一些实施例中，例如所描绘的，单元高度CH是SRAM单元高度H的一半，使得邻接在一起的两个逻辑单元的总高度2*CH与SRAM单元的高度H相同(即，H＝2*CH)。

逻辑单元的M0层级包括电连接到器件层的金属线。逻辑单元的器件层包括晶体管，诸如NFET和PFET，每个晶体管具有设置在源极和漏极之间的栅极，其中逻辑单元的M0层级电连接到晶体管的至少一个栅极、至少一个源极和/或至少一个漏极。在一些实施例中，逻辑单元的晶体管的栅极沿与SRAM单元50中的栅极相同的方向纵向延伸，并且逻辑单元的M0层级的金属线具有基本上垂直于栅极的纵向的布线方向。在一些实施例中，两个邻接的逻辑单元具有在Y方向上排列的总共2*N+1(奇数)个金属线，其中N是整数。在所示的实施例中，N等于5，并且两个邻接的逻辑单元具有11个金属线，即金属线294-1至294-11。在各种其他实施例中，N可以等于5以外的整数，诸如4或6。在一些实施例中，两个邻接的逻辑单元可以在功能上被认为是具有单元高度H和单元宽度CW并且具有2*N+1个金属线的一个逻辑单元。

如所示的，M0层级的金属线以间距S0沿Y方向均匀分布。每个金属线可以被布置在相应的金属轨道中。在M0层级处，SRAM结构可以包括平行布置的多个金属轨道(例如从轨道1到轨道2*N+1)。在布局290的所示实施例中，逻辑单元包括沿Y方向按从第一(M0轨道1)到第十一(M0轨道11)的顺序排列的十一个金属轨道。金属轨道的中心线由图6中的虚线表示。

在所示实施例中，中心金属轨道(第N+1金属轨道，或图6中的M0轨道6)包括用于VDD线的金属线(例如图6中金属线294-6)。定位为远离中间金属轨道的第二远的金属轨道(第(N-1)金属轨道或第(N+3)金属轨道，或者图6中的M0轨道4或M0轨道8)包括用于耦合到SRAM单元50的信号线的金属线(例如图6中的金属线294-4或金属线294-8)，其可以是位线BL或反位线BLB。定位为第一个和最后一个的金属轨道(第1和第(2*N+1)金属轨道，或者图6中的M0轨道1和M0轨道11)的超(meta)轨道各自包括用于VSS线的金属线(例如图6中的金属线294-1和金属线294-11)。

共同参考图5和图6，为了电连接SRAM单元50中的位线280I和第一逻辑单元中的位线294-4，并电连接SRAM单元50中的反位线280J和第二逻辑单元中的反位线294-8，一种解决方案是实施位于SRAM单元50和逻辑单元之间的一个或多个边缘单元。在边缘单元内部，提供金属过渡以将M0层级的金属线电耦合到较高金属层级(例如M1层级和/或M2层级)中的其它金属线，以实现连接SRAM单元50和逻辑单元中的信号线的桥。然而，这种金属过渡增加了对电阻和电容敏感的信号线的布线电阻和寄生电容，从而不希望地增加RC延迟并降低SRAM速度，诸如写入/读取速度。将在下文中进一步详细讨论，另一解决方案是对准SRAM单元50和逻辑单元中的金属轨道(金属线)，这允许信号线从逻辑单元直接延伸到SRAM单元50中，而不需要附加的金属过渡。

图7示出了宏20(图1)中的电路区45的布局300的DL层级和V0层级，该布局包括SRAM单元块30的部分和逻辑单元块40的部分，并且在SRAM单元块30和逻辑单元块40之间的接口上延伸。为了清楚起见，简化了图7以更好地理解本公开的发明概念。例如，示出了SRAM单元中处于V0层级的有源区、栅极结构、栅极切割隔离部件和通孔，而在图7中省略了许多其他部件。

电路区45包括SRAM单元块30中的第一类型有源区305A和逻辑单元块40中的第二类型有源区305B(统称为有源区305)。有源区305A沿Y方向布置并且在X方向上纵向取向。如上所述，有源区305A可以具有不同的宽度(例如图4中的W1-W4)。有源区305B沿Y方向布置并且在X方向上纵向取向。在所示的实施例中，有源区305B沿Y方向均匀分布，并且每个有源区具有均匀的宽度。电路区45还包括栅极结构340，栅极结构340沿X方向布置并且在Y方向上纵向延伸。在所示的实施例中，栅极结构340沿X方向均匀分布，两个相邻的栅极结构340之间具有均匀的距离。均匀距离表示为栅极节距或多晶硅节距(“PP”)。栅极结构340与有源区305A、305B相交以形成晶体管。在有源区305A和栅极结构340的交叉点处形成的晶体管在SRAM单元块30内并且用于形成SRAM单元。在有源区305B和栅极结构340的交叉点处形成的晶体管在逻辑单元块40内并且用于形成逻辑单元。

在所示实施例中，SRAM单元块30中的晶体管形成多个SRAM单元302a、302b、302c和302d(统称为SRAM单元302)。SRAM单元302在X方向和Y方向上排列，形成SRAM单元的2x2阵列。阵列中的每个SRAM单元302可以使用如图4所示的SRAM单元50的布局200。在一些实施例中，在X方向上的两个相邻SRAM单元相对于它们之间的公共边界线对称，并且在Y方向上的这两个相邻的SRAM单元相当于它们之间的共同边界线对称。也就是说，SRAM单元302b是SRAM单元302a的重复单元，但是在Y轴上翻转；SRAM单元302c是SRAM单元302a的重复单元，但是在X轴上翻转；SRAM单元302d是SRAM单元302b的重复单元，但是在X轴上翻转。

一些有源区305延伸穿过行中的多个SRAM单元。例如，SRAM单元302b中的晶体管PD-1、PG-1的有源区延伸穿过SRAM单元302a，作为其晶体管PG-1、PD-1的有源区；SRAM单元302b中的晶体管PG-2、PD-2的有源区延伸穿过SRAM单元302a，作为其晶体管PD-2、PG-2的有源区；并且SRAM单元302b中的晶体管PU-2的有源区延伸穿过SRAM单元302a，作为其晶体管PU-2的有源区。SRAM单元302c、302d中的有源区被类似地布置。SRAM单元中处于V0层级的通孔也在图7中示出。

在所示实施例中，逻辑单元块40中的晶体管形成多个逻辑单元。逻辑单元可以是标准单元，例如反相器(INV)、AND、OR、NAND、NOR、触发器、SCAN等。逻辑单元实施SRAM单元302的各种逻辑功能。逻辑单元的逻辑功能包括例如写入和/或读取解码、字线选择、位线选择、数据驱动和存储器自检。如所示的，每个逻辑单元具有逻辑单元高度CH，该逻辑单元高度是SRAM单元高度H的一半。因此，两个逻辑单元的边界具有相对边缘，该相对边缘与一个SRAM单元的边界的相对边缘对准，该边缘在Y方向上间隔开，并且每个边缘在X方向上延伸。

在所示实施例中，SRAM单元块30直接邻接逻辑单元块40，其间没有边缘单元。在SRAM单元块30中的SRAM单元和逻辑单元块40中的逻辑单元的相对边界线之间是有源区过渡区370，或者简单地称为过渡区。在过渡区370内部，自SRAM单元的边缘列延伸的有源区305A与自逻辑单元的边缘列延伸的有源区305B相遇。由于相遇的一对有源区305A、305B可以具有不同的宽度，因此在有源区305A、305B相遇的位置处产生阶进。阶进是指两个不同宽度的线段相遇的接合处。例如，在由虚线圆表示的区域372A中，相对宽的有源区305A与相对窄的有源区305B相遇，从而产生阶进。有源区305A、305B的上边缘对准，而有源区305A、305B的下边缘形成台阶轮廓。类似地，在由另一个虚线圆圈表示的区域372B中，相对窄的有源区305A与相对宽的有源区305相遇，从而产生另一个阶进。有源区305A、305B的下边缘对准，而有源区305A、305B的上边缘形成台阶轮廓。

如布局300所示，过渡区370在SRAM单元和逻辑单元的相对边界线之间沿X方向具有一个多晶硅节距的跨度。在过渡区370中，介电部件(或隔离部件)374在Y方向上纵向取向，并提供有源区305A和305B之间的隔离。介电部件374与阶进重叠。在示例性布局300中，介电部件374在Y方向上沿SRAM单元和逻辑单元的边界线连续延伸。换句话说，介电部件374比SRAM单元高度H高。

介电部件374可以在连续的多晶扩散边缘(CPODE)工艺中形成。在CPODE工艺中，由介电部件取代多晶硅栅极。为了本公开的目的，“扩散边缘”可以等效地称为有源边缘，其中例如有源边缘邻接相邻的有源区。在CPODE工艺之前，有源边缘可以包括伪GAA结构，伪GAA结构具有伪栅极结构(例如多晶硅栅极)和多个垂直堆叠的纳米结构作为沟道层。此外，内部间隔件可以设置在相邻纳米结构的横向端部之间。在各种实例中，源极/漏极外延部件设置在伪GAA结构的两侧上，使得相邻的源极/漏极外延部件与伪GAA的内部间隔件和纳米结构接触。随后的CPODE蚀刻工艺从伪GAA结构去除伪栅极结构和沟道层以形成CPODE沟槽。填充CPODE沟槽以用于隔离的介电材料被称为CPODE部件。在一些实施例中，在形成CPODE部件之后，在替换栅极(后栅极)工艺中，用金属栅极结构替换保留的伪栅极结构。换言之，在一些实施例中，CPODE部件替换了原本连续的栅极结构的部分或全部，并且被限制在栅极结构的被替换部分的相对栅极间隔件之间。介电部件374也被称为栅极切割部件或CPODE部件。由于CPODE部件374是通过替换先前形成的多晶硅栅极结构而形成的，因此CPODE结构374继承了栅极结构340的布置。也就是说，CPODE部件374可以具有与栅极结构340相同的宽度和节距。

图8示出了宏20(图1)中的电路区45的布局300的V0层级和M0层级，其包括SRAM单元块30的部分和逻辑单元块40的部分，并且延伸越过SRAM单元块30和逻辑单元块40之间的界面。在M0层级处，逻辑单元块40包括平行布置的多个金属轨道。具体地，在布局300的所示实施例中，两个邻接的逻辑单元包括沿Y方向按从第一(M0轨道1)到第十一(M0轨道11)的顺序排列的十一个金属轨道。金属轨道的中心线由图8中的虚线表示。

SRAM单元中的金属线与逻辑单元块40中的金属轨道对准，从而允许逻辑单元中的合金线延伸到SRAM单元。因此，在SRAM单元块30和逻辑单元块40之间不需要边缘单元，来为M0层级的金属线提供金属过渡。在M0轨道1中，VSS线延伸到SRAM单元302a中，并与原本独立的VSS焊盘合并。在M0轨道2中，作为逻辑单元中的信号线的金属线保留在逻辑单元块40的边界中。在M0轨道3中，作为逻辑单元中的信号线的金属线保留在逻辑单元块40的边界中。在M0轨道4中，作为逻辑单元中的位线的金属线也延伸到SRAM单元中并穿过SRAM单元，作为行中的多个SRAM单元的位线。在M0轨道5中，作为逻辑单元中的信号线的金属线保留在逻辑单元块40的边界中。在M0轨道6中，作为逻辑单元中的VDD线的金属线也延伸到SRAM单元中并穿过SRAM单元，作为行中的多个SRAM单元的VDD线。在M0轨道7中，作为逻辑单元中的信号线的金属线保留在逻辑单元块40的边界中。在M0轨道8中，作为逻辑单元中的反位线的金属线也延伸到SRAM单元中并穿过SRAM单元，作为行中的多个SRAM单元的反位线。在M0轨道9中，作为逻辑单元中的信号线的金属线保留在逻辑单元块40的边界中。在M0轨道10中，作为逻辑单元中的信号线的金属线保留在逻辑单元块40的边界中。在M0轨道11中，作为逻辑单元中的VSS线的金属线可以延伸穿过逻辑单元块40的边界，但不接触字线着落焊盘。

在所示的实施例中，金属轨道4和8中的金属线分别作为位线和反位线从逻辑单元延伸并穿过SRAM单元。可替换地，根据布局，可以是从逻辑单元延伸并穿过SRAM单元的金属轨道2和10、或金属轨道3和9、或金属轨道5和7中的金属线分别作为位线和反位线。

通常，SRAM单元的边界可以直接邻接一个或两个逻辑单元的边界。一个或两个逻辑单元提供2*N+1个金属轨道，其中N是整数。中心金属轨道(第(N+1)金属轨道)中的金属线延伸到SRAM单元中，以作为SRAM单元和一个或两个逻辑单元的公共VDD线。与中心金属轨道间隔相等的两个金属轨道中的两个金属线分别作为SRAM单元与一个或两个逻辑单元的公共位线和公共反位线延伸到SRAM单元中。第一和第(2*N+1)金属轨道中的两个金属线延伸穿过一个或两个逻辑单元的边界，并连接到SRAM单元中的VSS着落焊盘中的一个。

图9示出了电路区45的布局300的替代实施例。为了清楚和简单，如图8和图9所示的所示实施例中的类似部件由相同的附图标记标识，并且不重复这样的类似方面。图8和图9中的布局300之间的一个区别是图9中VDD线具有添加的阶进。VDD线的阶进部分具有比VDD线的其他部分更大的宽度。阶进可以为VDD线增加大约1％到大约50％的附加宽度。阶进被添加到VDD线的互连区域(区域)，以增加互连区域的截面积，从而降低VDD线上的电阻。增加VDD线的互连区域的截面积允许增加将VDD线连接到源极/漏极接触件(并因此连接到下面的源极区/漏极区)的V0层级中的源极/漏极通孔的截面积。

图10示出了电路区45的布局300的替代实施例。为了清楚和简单，如图8和图10所示的所示实施例中的类似部件由相同的附图标记标识，并且不重复这样的类似方面。图8和图10中的布局300之间的一个区别在于，在图9中，M0轨道2和M0轨道10中的金属线也从逻辑单元延伸并穿过SRAM单元。然而，M0轨道2和M0轨道10中的金属线不是SRAM单元的功能金属线，即使它们是逻辑单元的功能金属线。M0轨道2和M0轨道10中的金属线提高了SRAM单元块30中金属线密度的均匀性。此外，可以在双重图案化工艺中同时形成M0轨道2、4、8和10中的金属线，并且为了分别去除M0轨道2中的金属线和M0轨道10中的金属线可能需要附加的光刻工艺和蚀刻工艺，这增加了制造成本。

尽管示例性SRAM单元50是单端口SRAM单元，但是SRAM单元和逻辑单元中的信号线和电源线的对准也可以应用于多端口SRAM。此外，示例性单端口SRAM单元和/或多端口SRAM单元可以包括各种数量的晶体管以满足性能需求，诸如包括六个晶体管(6T)、七个晶体管(7T)、八个晶体管(8T)、十个晶体管(10T)，或者甚至更多。图11示出了包括七个晶体管(7T)的双端口SRAM单元100的示例电路示意图。双端口SRAM单元100包括写入端口100W和读取端口100R。写入端口100W包括上拉晶体管PU-1、PU-2、下拉晶体管PD-1、PD-2以及通过门晶体管PG-1、PG-2。在所示的实施例中，晶体管PU-1和PU-2是p型晶体管，并且晶体管PG-1、PG-2、PD-1和PD-2是n型晶体管。

上拉晶体管PU-1和下拉晶体管PD-1的漏极耦合在一起，上拉晶体管PU-2和下拉晶体管PD-2的漏极连接在一起。晶体管PU-1和PD-1与晶体管PU-2和PD-2交叉耦合以形成数据锁存器。晶体管PU-1和PD-1的栅极耦合在一起，并且耦合到晶体管PU-2和PD-2的公共漏极以形成储存节点SN，并且晶体管PU-2、PD-2的栅极耦合到一起，并且耦合到晶体管PU-1、PD-1的公共漏极以形成互补储存节点SNB。上拉晶体管PU-1和PU-2的源极耦合到电源电压VDD，下拉晶体管PD-1和PD-2的源极连接到电压VSS，在一些实施例中，电压VSS可以是电接地。

数据锁存器的储存节点SN经由通过门晶体管PG-2耦合到写入端口100W的位线W_BL，并且互补储存节点SNB经由通过门晶体管PG-1耦合到写入端100W的互补位线W_BLB。储存节点SN和互补储存节点SNB是通常处于相反逻辑电平(逻辑高或逻辑低)的互补节点。通过门晶体管PG-1和PG-2的栅极耦合到写入端口100W的字线W_WL。

SRAM单元100的读取端口100R包括耦合在位线R_BL和储存节点SN之间(或耦合到晶体管PU-1和PD-1的栅极)的读取端口通过门晶体管(R-PG)。读取端口通过门晶体管R-PG的栅极耦合到读取端口100R的字线R_WL。在所示的实施例中，晶体管R-PG是p型晶体管。也就是说，在双端口SRAM单元100中，写入端口中的通过门晶体管是n型晶体管，读取端口中的通过门晶体管是p型晶体管。

图12和图13示出了如图11所示的SRAM单元100的示例性布局400，其中图12示出了布局400的DL层级、CO层级和V0层级，图13示出布局400的V0层级和M0层级。双端口SRAM单元100包括有源区102和104。有源区102、104各自在图12中的X方向上纵向延伸。有源区102是写入端口100W的组件，并且有源区104具有作为读取端口100R的组件的侧部和作为写入端口100W的组件的其余部分。换句话说，有源区104由读取端口100R和写入端口100W共享。在所示的实施例中，有源区104属于作为PMOS器件的晶体管PU-1、PU-2、R-PG。这样，在n阱上形成有源区104。同时，有源区102属于作为NMOS器件的晶体管PG-1、PD-1、PD-2、PG-2。这样，有源区102形成在p阱(或p型衬底)上方。

双端口SRAM单元100还包括栅极结构112、114、116、118和120。栅极结构112-120中的每个在Y方向上纵向延伸。栅极结构112、114、116和120是写入端口100W的组件。栅极结构118是读取端口100R的组件。栅极结构114、116各自延伸穿过两个有源区102、104。这样，栅极结构114由晶体管PD-1和PU-1共享，栅极结构116由晶体管PD-2和PU-2共享。

使用虚线示出了双端口SRAM单元100的边界140。应注意，有源区和栅极结构中的一些可以延伸超过所示的边界140，因为这些有源区和栅结构也可以形成其他相邻定位的SRAM单元的组件。边界140在X方向上比在Y方向上更长。换句话说，边界140可以是矩形的。边界140沿X方向的第一尺寸被表示为单元宽度W，边界140沿Y方向的第二尺寸被表示为单元高度H。在存储器阵列中重复双端口SRAM单元100的情况下，单元宽度W可以表示并被称为存储器阵列中沿X方向的存储器单元节距，并且单元高度H可以表示并被称为存储器阵列中沿Y方向的存储器单元节距。

双端口SRAM单元100的单元尺寸为W x H，其中单元宽度W约为多晶硅节距(例如沿X方向的两个相邻栅极结构之间的中心到中心距离)的4倍，单元高度H约为隔离节距(例如沿Y方向的两个相邻STI部件之间的中心到中心距离)的2倍。将一个多晶硅节距乘以一个隔离节距的面积表示为单位面积，每个单位面积包括栅极结构和有源区的交叉点，并且双端口SRAM单元100采用的单元尺寸约为8倍的单位面积以容纳七个晶体管(即晶体管PG-1、PG-2、PU-1、PU-2、PD-1、PD-2和R-PG)。SRAM单元100的器件层的面积利用被认为是有效的，因为只有一个单位面积不用于形成功能晶体管，而是容纳CPODE部件和有源区的交叉点。

栅极接触件150A将读取端口通过门晶体管R-PG的栅极(由栅极结构118形成)电连接到读取端口字线节点(R_WL)。栅极接触件150C将写入端口通过门晶体管PG-1的栅极(由栅极结构112形成)电连接到写入端口字线节点(W_WL)。栅极接触件150D将写入端口通过门晶体管PG-2的栅极(由栅极结构120形成)电连接到写入端口字线节点(W_WL)。栅极接触件150E将写入端口下拉晶体管PD-1的栅极(由栅极结构114形成)和写入端口上拉晶体管PU-1的栅极(也由栅极结构114-形成)电连接到储存节点(SN)。栅极接触件150F将写入端口下拉晶体管PD-2的栅极(由栅极结构116形成)和写入端口上拉晶体管PU-2的栅极(也由栅极结构116形成)电连接到互补储存节点(SNB)。

源极/漏极接触件160A和着落在其上的源极/漏极接触通孔170A将读取端口通过门晶体管R-PG的源极区电连接到读取端口位线节点(R_BL)。源极/漏极接触件160B着落在源极/漏极区上并且保持电浮置，因为在其上不存在对应的源极/源极接触通孔着落在其上。源极/漏极接触件160C和着落在其上的源极/漏极接触通孔170C将写入端口通过门晶体管PG-1的源极区电连接到写入端口互补位线节点(W_BLB)。源极/漏极接触件160D和着落在其上的源极/漏极接触通孔170D将写入端口通过门晶体管PG-2的源极区电连接到写入端口位线节点(W_BL)。源极/漏极接触件160E和着落在其上的源极/漏极接触通孔170E将写入端口通过门晶体管PG-1和写入端口下拉晶体管PD-1的公共漏极区与写入端口上拉晶体管PU-1的漏极区一起电连接到互补储存节点(SNB)。源极/漏极接触件160F和着落在其上的源极/漏极接触通孔170F将写入端口通过门晶体管PG-2和写入端口下拉晶体管PD-2的公共漏极区与写入端口上拉晶体管PU-2和读取端口通过门晶体管R-PG的公共漏极区一起电连接到储存节点(SN)。源极/漏极接触件160G和着落在其上的源极/漏极接触通孔170G将写入端口下拉晶体管PD-1和写入端口下拉晶体PD-2的公共源极区电连接到电接地节点VSS。源极/漏极接触件160H和着落在其上的源极/漏极接触通孔170H将写入端口上拉晶体管PU-1和写入端口上拉晶体管PU-2的公共源极区电连接到电源电压节点VDD。在所示实施例中，源极/漏极接触件160A-160H中的每个都是细长的，并且在Y方向上具有纵向方向，该纵向方向平行于栅极结构的延伸方向。

储存节点SN包括位于栅极结构116的两个相对侧上的栅极接触件150E和源极/漏极接触通孔170F。如下面进一步详细讨论的，M0层级的金属线在X方向上延伸以跨过栅极结构116，并且连接栅极接触件150E和源极/漏极接触通孔170F。换句话说，M0金属线悬置在栅极结构116上，并提供栅极接触件150E与源极/漏极接触通孔170F之间的交叉耦合功能。因此，在布局400中，栅极接触件150E和源极/漏极接触通孔170F被定位为在Y方向上齐平，使得在X方向上延伸的金属线可以连接这两者。类似地，互补储存节点(反储存节点)SNB包括位于栅极结构114的两个相对侧上的栅极接触件150F和源极/漏极接触通孔170E。如以下进一步详细讨论的，M0层级的另一金属线在X方向上延伸以跨过栅极结构114，并连接栅极接触件150F和源极/漏极接触通孔170E。换句话说，另一个M0金属线悬置在栅极结构114上，并提供栅极接触件150F与源极/漏极接触通孔170E之间的交叉耦合功能。因此，在布局400中，栅极接触件150F和源极/漏极接触通孔170E被定位为在Y方向上齐平，使得在X方向上延伸的金属线可以连接这两者。

图13示出了双端口SRAM单元100的金属互连结构的布局400的V0层级和M0层级。在M0层级处，SRAM单元100包括平行布置的多个金属轨道。具体地，在布局400的所示实施例中，SRAM单元100包括沿Y方向按从第一(M0轨道1)到第六(M0轨道6)的顺序排列的六个金属轨道。金属轨道的中心线由图13中的虚线表示。

在布局400中，第一金属轨道“M0轨道1”包括全局金属线480A，全局金属线480A是电耦合到源极/漏极接触通孔170G的VSS线。VSS线480A设置在SRAM单元100的上边缘上，并且可以与相邻的SRAM单元共享。第二金属轨道“M0轨道2”包括作为写入端口字线(W_WL)的着落焊盘的局部金属线480B。局部金属线480B完全在SRAM单元100内，并且电连接到栅极接触件150C和栅极接触件150D。第三金属轨道“M0轨道3”包括三个局部金属线480C、480D和480E。局部金属线480C提供用于写入端口互补位线(W_BLB)的着落焊盘。局部金属线480C延伸超过SRAM单元100的左边缘，并且可以与相邻的SRAM单元共享。局部金属线480D完全在SRAM单元100内，其属于储存节点(SN)并且提供栅极接触件150E和源极/漏极接触通孔170F之间的交叉耦合。如上所述，局部金属线480D跨过栅极结构116。局部金属线480E提供用于写入端口位线(W_BL)的着落焊盘。局部金属线480E延伸超过SRAM单元100的右边缘，并且可以与相邻的SRAM单元共享。第四金属轨道“M0轨道4”包括两个局部金属线480F和480G。局部金属线480F完全在SRAM单元100内并且是电浮置的。因此，局部金属线480F是非功能金属线，其主要用于提高布局中的金属密度均匀性。局部金属线480G完全在SRAM单元100内，并且提供用于读取端口字线(R_WL)的着落焊盘。第五金属轨道“M0轨道5”包括三个局部金属线480H、480I和480J。局部金属线480H延伸超过SRAM单元100的左边缘，并且可以与相邻的SRAM单元共享。局部金属线480H是电浮置的。因此，局部金属线480H是非功能金属线，其主要用于提高布局中的金属密度均匀性。局部金属线480I完全在SRAM单元100内，其属于互补储存节点(SNB)并且提供栅极接触件150F与源极/漏极接触通孔170E之间的交叉耦合。如上所述，局部金属线480I跨过栅极结构116。局部金属线480J延伸超过SRAM单元100的右边缘，并且可以与相邻的SRAM单元共享。局部金属线480J提供用于读取端口位线(R_BL)的着落焊盘。第六金属轨道“M0轨道6”包括全局金属线480K，全局金属线480K是电耦合到源极/漏极接触通孔170H的VDD线。VDD线480K设置在SRAM单元100的下边缘上，并且可以与相邻的SRAM单元共享。

VSS线480A的宽度表示为Wa，其中Wa的一半在一个SRAM单元中，Wa的另一半在相邻的SRAM单元中。VDD线480K的宽度可以与VSS线480A的宽度基本相同，其中Wa的一半在一个SRAM单元中，Wa的另一半在相邻的SRAM单元中。其他M0金属线480B-480J可以各自具有表示为Wb的相同宽度。两个相邻的M0金属线之间的间隔可以是均匀的，并且表示为s1。因此，SRAM单元高度H等于Wa+4*Wb+5*s1。与具有对应于11个M0金属轨道的单元高度H的单端口SRAM单元50的布局200相比，双端口SRAM单元100的布局400具有对应于6个金属轨道的单元高度H。因此，如图6所示的双端口SRAM单元100和逻辑单元可以具有相同的单元高度(H＝CH)，从而允许每个双端口SRAM单元100直接邻接单个逻辑单元。

图14示出了宏20(图1)中的电路区45的布局500的M0层级，其包括SRAM单元块30的部分和逻辑单元块40的部分，并且延伸跨过SRAM单元块30和逻辑单元块40之间的界面。如上所述，双端口SRAM单元100和逻辑单元可以具有相同的单元高度(H＝CH)。图14示出了两个SRAM单元的列，其中第一SRAM单元100a邻接第一逻辑单元，第二SRAM单元100b邻接第二逻辑单元。

SRAM单元中的金属轨道与逻辑单元块40中的金属轨道对准，从而允许逻辑单元中的金属线延伸到SRAM单元中。因此，在SRAM单元块30和逻辑单元块40之间不需要边缘单元来为M0层级的金属线提供金属过渡。M0轨道1包括延伸穿过第一SRAM单元和第一逻辑单元的VSS线。M0轨道2包括第一SRAM单元内的用于W_WL的着落焊盘、以及第一逻辑单元内的信号线。M0轨道3包括用于W_BLB的着落焊盘、用于SN的局部金属线、以及作为第一逻辑单元中的W_BL的金属线(延伸到第一SRAM单元中并与用于W_BL的着落焊盘合并)。M0轨道4包括第一SRAM单元内的用于R_WL的着落焊盘和第一逻辑单元内的信号线。M0轨道5包括第一SRAM单元中的用于SNB的局部金属线、以及作为第一逻辑单元中的R_BL的金属线(延伸到第一SRAM单元中并与用于R_BL的着落焊盘合并)。M0轨道6包括延伸穿过第一/第二SRAM单元和第一/第二逻辑单元的VDD线。M0轨道7包括第二SRAM单元中的用于SNB的局部金属线和作为第二逻辑单元中的R_BL的金属线(延伸到第二SRAM单元中并与用于R_BL的焊盘合并)。M0轨道8包括第二SRAM单元中的用于R_WL的着落焊盘、以及第二逻辑单元中的信号线。M0轨道9包括用于第二SRAM单元中的用于SN的局部金属线以及作为第二逻辑单元中的W_BL的金属线(延伸到第二SRAM单元中并与用于W_BL的着落端口合并)。M0轨道10包括第二SRAM单元中的用于W_WL的着落焊盘以及在第二逻辑单元中的信号线。M0轨道11包括延伸穿过第二SRAM单元和第二逻辑单元的VSS线。

图15和图16示出了如图11所示的SRAM单元100的替代布局600，其中图15示出了布局600的DL层级、CO层级和V0层级，图16示出布局600的V0层级和M0层级。双端口SRAM单元100包括有源区102和104。有源区102、104各自在图15中的X方向上纵向延伸。有源区102是写入端口100W的组件，并且有源区104具有作为读取端口100R的组件的侧部和作为写入端口100W的组件的其余部分。换句话说，有源区104由读取端口100R和写入端口100W共享。在所示的实施例中，有源区104属于作为PMOS器件的晶体管PU-1、PU-2、R-PG。这样，在n阱上形成有源区104。同时，有源区102属于作为NMOS器件的晶体管PG-1、PD-1、PD-2、PG-2。这样，有源区102形成在p阱(或p型衬底)上。

双端口SRAM单元100还包括栅极结构112、114、116、118和120。栅极结构112-120中的每个在Y方向上纵向延伸。栅极结构112、114、116和120是写入端口100W的组件。栅极结构118是读取端口100R的组件。栅极结构114、116各自延伸穿过两个有源区102、104。这样，栅极结构114由晶体管PD-1和PU-1共享，栅极结构116由晶体管PD-2和PU-2共享。

使用虚线示出了双端口SRAM单元100的边界140。注意，有源区和栅极结构中的一些可以延伸超过所示的边界140，因为这些有源区和栅结构也可以形成其他相邻的SRAM单元的组件。例如，栅极结构118延伸超过边界140，如图15所示。边界140在X方向上比在Y方向上更长。换句话说，边界140可以是矩形的。边界140沿X方向的第一尺寸被表示为单元宽度W，边界140沿Y方向的第二尺寸被表示为由单元高度H。在存储器阵列中重复双端口SRAM单元100的情况下，单元宽度W可以表示并被称为存储器阵列中沿X方向的存储器单元节距，并且单元高度H可以表示并被称为存储器阵列中沿Y方向的存储器单元节距。

栅极接触件150A将读取端口通过门晶体管R-PG的栅极(由栅极结构118形成)电连接到读取端口字线节点(R_WL)。栅极接触件150C将写入端口通过门晶体管PG-1的栅极(由栅极结构112形成)电连接到写入端口字线节点(W_WL)。栅极接触件150D将写入端口通过门晶体管PG-2的栅极(由栅极结构120形成)电连接到写入端口字线节点(W_WL)。栅极接触件150E将写入端口下拉晶体管PD-1的栅极(由栅极结构114形成)和写入端口上拉晶体管PU-1的栅极(也由栅极结构114形成)电连接到储存节点(SN)。栅极接触件150F将写入端口下拉晶体管PD-2的栅极(由栅极结构116形成)和写入端口上拉晶体管PU-2的栅极(也由栅极结构116形成)电连接到互补储存节点(SNB)。

源极/漏极接触件160A和着落在其上的源极/漏极接触通孔170A将读取端口通过门晶体管R-PG的源极区电连接到读取端口位线节点(R_BL)。源极/漏极接触件160B着落在与CPODE部件374相邻的源极/漏极区上并且保持电浮置，因为没有对应的源极/漏极接触通孔着落在其上。源极/漏极接触件160C和着落在其上的源极/漏极接触通孔170C将写入端口通过门晶体管PG-1的源极区电连接到写入端口互补位线节点(W_BLB)。源极/漏极接触件160D和着落在其上的源极/漏极接触通孔170D将写入端口通过门晶体管PG-2的源极区电连接到写入端口位线节点(W_BL)。源极/漏极接触件160E和着落在其上的源极/漏极接触通孔170E将写入端口通过门晶体管PG-1和写入端口下拉晶体管PD-1的公共漏极区与写入端口上拉晶体管PU-1的漏极区一起电连接到互补储存节点(SNB)。源极/漏极接触件160F和着落在其上的源极/漏极接触通孔170F将写入端口通过门晶体管PG-2和写入端口下拉晶体管PD-2的公共漏极区与写入端口上拉晶体管PU-2和读取端口通过门晶体管R-PG的公共漏极区一起电连接到储存节点(SN)。源极/漏极接触件160G和着落在其上的源极/漏极接触通孔170G将写入端口下拉晶体管PD-1和写入端口下拉晶体PD-2的公共源极区电连接到电接地节点VSS。源极/漏极接触件160H和着落在其上的源极/漏极接触通孔170H将写入端口上拉晶体管PU-1和写入端口上拉晶体管PU-2的公共源极区电连接到电源电压节点VDD。在所示实施例中，源极/漏极接触件160A-160H中的每个是细长的，并且在Y方向上具有纵向方向，该纵向方向平行于栅极结构的延伸方向。

储存节点SN包括位于栅极结构116的两个相对侧上的栅极接触件150E和源极/漏极接触通孔170F。如下面进一步详细讨论的，M0层级的金属线在X方向上延伸以跨过栅极结构116，并且连接栅极接触件150E和源极/漏极接触通孔170F。换句话说，M0金属线悬置在栅极结构116上，并提供栅极接触件150E与源极/漏极接触通孔170F之间的交叉耦合功能。因此，在布局600中，栅极接触件150E和源极/漏极接触通孔170F被定位为在Y方向上齐平，使得在X方向上延伸的金属线可以连接这两者。类似地，互补储存节点(反储存节点)SNB包括位于栅极结构114的两个相对侧上的栅极接触件150F和源极/漏极接触通孔170E。如以下进一步详细讨论的，M0层级的另一金属线在X方向上延伸以跨过栅极结构114，并连接栅极接触件150F和源极/漏极接触通孔170E。换句话说，另一个M0金属线悬置在栅极结构114上，并提供栅极接触件150F与源极/漏极接触通孔170E之间的交叉耦合功能。因此，在布局600中，栅极接触件150F和源极/漏极接触通孔170E被定位为在Y方向上齐平，使得在X方向上延伸的金属线可以连接这两者。

如图15所示的布局600和如图12所示的布线400之间的差异在于：在布局600中，晶体管R-PG的栅极结构118沿Y方向延伸跨过SRAM单元100和相邻SRAM单元之间的边界，这允许栅极接触件150A设置在SRAM单元的下边缘上。

图16示出了双端口SRAM单元100的金属互连结构的布局600的V0层级和M0层级。在M0层级处，SRAM单元100包括平行布置的多个金属轨道。具体地，在布局600的所示实施例中，SRAM单元100包括沿Y方向按从第一(M0轨道1)到第六(M0轨道6)的顺序排列的六个金属轨道。金属轨道的中心线由图16中的虚线表示。

在布局600中，第一金属轨道“M0轨道1”包括全局金属线680A，全局金属线680A是电耦合到源极/漏极接触件170G的VSS线。VSS线680A设置在SRAM单元100的上边缘上，并且可以与相邻的SRAM单元共享。第二金属轨道“M0轨道2”包括作为写入端口字线(W_WL)的着落焊盘的局部金属线680B。局部金属线680B完全在SRAM单元100内，并且电连接到栅极接触件150C和栅极接触件150D。第三金属轨道“M0轨道3”包括三个局部金属线680C、680D和680E。局部金属线680C提供用于写入端口互补位线(W_BLB)的着落焊盘。局部金属线680C延伸超过SRAM单元100的左边缘，并且可以与相邻的SRAM单元共享。局部金属线680D完全在SRAM单元100内，SRAM单元属于储存节点(SN)，并且提供栅极接触件150E和源极/漏极接触170F之间的交叉耦合。如上所述，局部金属线680D跨过栅极结构116。局部金属线680E提供用于写入端口位线(W_BL)的着落焊盘。局部金属线680E延伸超过SRAM单元100的右边缘，并且可以与相邻的SRAM单元共享。第四金属轨道“M0轨道4”包括局部金属线680F。局部金属线680F完全在SRAM单元100内，SRAM单元属于互补储存节点(SNB)并且提供栅极接触件150F与源极/漏极接触通孔170E之间的交叉耦合。如上所述，局部金属线680F跨过栅极结构116。第五金属轨道“M0轨道5”包括全局金属线680G，全局金属线680G是读取端口位线(R_BL)并且电耦合到源极/漏极接触170A。第六金属轨道“M0轨道6”包括局部金属线680H和680I。局部金属线680H提供用于VDD线的着落焊盘，其电耦合到源极/漏极接触通孔170H。局部金属线680H设置在SRAM单元100的下边缘上，并且可以与相邻的SRAM单元共享。局部金属线680I提供用于读取端口字线(R_WL)的着落焊盘，其电耦合到栅极接触件150A。局部金属线680I设置在SRAM单元100的下边缘上，并且可以与相邻的SRAM单元共享。

VSS线680A的宽度表示为Wa，其中Wa的一半在一个SRAM单元中，Wa的另一半在相邻的SRAM单元中。VDD线680H的着落焊盘的宽度和读取端口字线680I的着落焊盘的宽度可以与VSS线680A基本相同，其中Wa的一半在一个SRAM单元中，Wa的另一半在相邻的SRAM单元中。其他M0金属线680B-680G可以各自具有表示为Wb的相同宽度。两个相邻的M0金属线之间的间隔可以是均匀的，并且表示为s1。因此，SRAM单元高度H等于Wa+4*Wb+5*s1。与具有对应于11个M0金属轨道的单元高度H的单端口SRAM单元50的布局200相比，双端口SRAM单元100的布局400具有对应于6个金属轨道的单元高度H。因此，如图6所示的双端口SRAM单元100和逻辑单元可以具有相同的单元高度(H＝CH)，从而允许每个单个双端口SRAM单元100直接邻接对应的逻辑单元。

图17示出了宏20(图1)中的电路区45的布局700的M0层级，其包括SRAM单元块30的部分和逻辑单元块40的部分，并且延伸跨过SRAM单元块30和逻辑单元块40之间的界面。如上所述，双端口SRAM单元100和逻辑单元可以具有相同的单元高度(H＝CH)。图17示出了两个SRAM单元的列，其中第一SRAM单元100a邻接第一逻辑单元，第二SRAM单元100b邻接第二逻辑单元。

SRAM单元中的金属轨道与逻辑单元块40中的金属轨道对准，从而允许逻辑单元中的金属线延伸到SRAM单元中。因此，在SRAM单元块30和逻辑单元块40之间不需要边缘单元来为M0层级的金属线提供金属过渡。M0轨道1包括延伸穿过第一SRAM单元和第一逻辑单元的VSS线。M0轨道2包括第一SRAM单元中的用于W_WL的着落焊盘和第一逻辑单元中的作为信号线的金属线。M0轨道3包括用于W_BLB的着落焊盘、用于SN的局部金属线和作为第一逻辑单元中的W_BL的金属线(延伸到第一SRAM单元中并与用于W_BL的着落焊盘合并)。M0轨道4包括第一SRAM单元中的用于SNB的局部金属线和作为第一逻辑单元中的信号线的金属线。M0轨道5包括作为R_BL的金属线，其延伸穿过第一SRAM单元和第一逻辑单元。M0轨道6包括用于VDD的着落焊盘、用于R_WL的着落焊盘以及作为逻辑单元中的VDD线的金属线。M0轨道7包括作为R-BL的金属线，其延伸穿过第二SRAM单元和第二逻辑单元。M0轨道8包括第二SRAM单元中的用于SNB的局部金属线和作为第二逻辑单元中的信号线的金属线。M0轨道9包括用于W_BLB的着落焊盘、用于SN的局部金属线以及作为第二逻辑单元中的W_BL的金属线(延伸到第二SRAM单元中并与用于W_BL的着落焊盘合并)。M0轨道10包括第二SRAM单元中的用于W_WL的着落焊盘和第二逻辑单元中的作为信号线的金属线。M0轨道11包括延伸穿过第二SRAM单元和第二逻辑单元的VSS线。

基于以上讨论可以看出，本公开提供了优于传统半导体结构的优点。然而，应当理解，其他实施例可以提供附加的优点，并且并非所有优点都必须在本文中公开，并且对于所有实施例不需要特定的优点。例如，本公开提供了一种存储器宏，其允许存储器单元块和逻辑单元彼此邻接并且具有对准的金属轨道(和金属线)。可以不再需要传统插入在存储器单元块和逻辑单元块之间的边缘单元。在一些实施例中，存储器宏区域可以减少40％以上。此外，金属线对准允许信号线(诸如位线和/或反位线)以及电压线(诸如VDD线和/或VSS线)连续地延伸穿过存储器单元和逻辑单元，这降低了电阻和寄生电容并提高了电路性能。

在一个示例性方面，本公开涉及一种半导体结构。半导体结构包括连接到位线、反位线、用于接收电源电压的第一电压线和用于接收电接地电压的第二电压线的存储器单元、被配置为向存储器单元提供逻辑功能的一个或多个逻辑单元、以及设置在存储器单元和一个或多个逻辑单元上方的互连结构。互连结构包括位于互连结构的相同金属线层中的位线、反位线、第一电压线和第二电压线，位线和反位线中的至少一个从一个或多个逻辑单元的边界内部延伸到存储器单元的边界内，并且第一电压线和第二电压线中的至少一个从一个或多个逻辑单元的边界内部延伸到存储器单元的边界内。在一些实施例中，存储器单元是静态随机存取存储器(SRAM)单元。在一些实施例中，存储器单元的边界直接邻接一个或多个逻辑单元的边界。在一些实施例中，位线完全延伸穿过存储器单元。在一些实施例中，反位线完全延伸穿过存储器单元。在一些实施例中，第一电压线完全延伸穿过存储器单元。在一些实施例中，第二电压线完全延伸穿过存储器单元。在一些实施例中，第一电压线在一个或多个逻辑单元的边界内具有一致的宽度，并且在存储器单元的边界内部具有变化的宽度。在一些实施例中，互连结构包括位于金属线层中的金属线，金属线从一个或多个逻辑单元的边界内部延伸到存储器单元的边界内，并且金属导线是用于一个或多个逻辑单元的功能线和用于存储器的非功能线。在一些实施例中，金属线层包括在一个或多个逻辑单元的边界内的多个金属轨道，其中，第一电压线位于多个金属轨道中的中心金属轨道中，并且位线和反位线与第一电压线相等地间隔开。在一些实施例中，一个或多个逻辑单元的边界内的多个金属轨道的数量是奇数。

在另一个示例性方面，本公开涉及一种半导体结构。半导体结构包括存储器单元、邻接存储器单元的逻辑单元、以及设置在存储器单元和逻辑单元上方的互连结构。互连结构包括最底部金属线层，最底部金属线层包括第一信号线、第二信号线、电源线和电接地线，第一信号线从逻辑单元延伸并进入存储器单元，第二信号线上保持在逻辑单元内，电接地线从逻辑单元延伸到存储器单元中。在一些实施例中，第一信号线是位线。在一些实施例中，第一信号线完全延伸穿过存储器单元。在一些实施例中，第一信号线与存储器单元中的位线的着落焊盘合并。在一些实施例中，电接地线完全延伸穿过存储器单元。在一些实施例中，电源线从逻辑单元延伸并完全延伸穿过存储器单元。

在另一个示例性方面，本公开涉及一种半导体结构。半导体结构包括具有平行的多个第一金属轨道的存储器单元，以及具有并行的多个第二金属轨道的一个或多个逻辑单元。第一金属轨道中的每个与第二金属轨道中的一个对准，第二金属轨道的数量是奇数，并且第二金属轨道中的中心金属轨道是延伸穿过存储器单元的电源线。在一些实施例中，第二金属轨道包括各自延伸穿过存储器单元的第一信号线和第二信号线。在一些实施例中，电源线位于第一信号线和第二信号线之间，并且第一信号线和第二信号线上与电源线相等地间隔开。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。

Claims (10)

1.一种半导体结构，包括：

存储器单元，连接到位线、反位线、用于接收电源电压的第一电压线和用于接收电接地电压的第二电压线；

一个或多个逻辑单元，被配置为向所述存储器单元提供逻辑功能；以及

互连结构，设置在所述存储器单元和所述一个或多个逻辑单元上方，

其中：

所述互连结构包括位于所述互连结构的相同金属线层中的位线、反位线、第一电压线和第二电压线，

所述位线和所述反位线中的至少一个从所述一个或多个逻辑单元的边界内部延伸到所述存储器单元的边界内，并且

所述第一电压线和所述第二电压线中的至少一个从所述一个或多个逻辑单元的边界内部延伸到所述存储器单元的所述边界内。

2.根据权利要求1所述的半导体结构，其中，所述存储器单元是静态随机存取存储器单元。

3.根据权利要求1所述的半导体结构，其中，所述存储器单元的所述边界直接邻接所述一个或多个逻辑单元的所述边界。

4.根据权利要求1所述的半导体结构，其中，所述位线完全延伸穿过所述存储器单元。

5.根据权利要求4所述的半导体结构，其中，所述反位线完全延伸穿过所述存储器单元。

6.根据权利要求1所述的半导体结构，其中，所述第一电压线完全延伸穿过所述存储器单元。

7.一种半导体结构，包括：

存储器单元；

逻辑单元，邻接所述存储器单元；以及

互连结构，设置在所述存储器单元和所述逻辑单元上方，

其中：

所述互连结构包括最底部金属线层，所述最底部金属线层包括第一信号线、第二信号线、电源线和电接地线，

所述第一信号线从所述逻辑单元延伸到所述存储器单元中，

所述第二信号线保持在所述逻辑单元内，并且

所述电接地线从所述逻辑单元延伸到所述存储器单元中。

8.根据权利要求7所述的半导体结构，其中，所述第一信号线是位线。

9.一种半导体结构，包括：

存储器单元，具有平行的多个第一金属轨道；以及

一个或多个逻辑单元，具有平行的多个第二金属轨道，

其中：

所述第一金属轨道中的每个与所述第二金属轨道中的一个对准，

所述第二金属轨道的数量是奇数，并且

所述第二金属轨道中的中心金属轨道是延伸穿过所述存储器单元的电源线。

10.根据权利要求9所述的半导体结构，其中，所述第二金属轨道包括各自延伸穿过所述存储器单元的第一信号线和第二信号线。