TWI719535B - 靜態隨機存取記憶體周邊電路的佈局 - Google Patents

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田倩綺
鄭基廷
李奇隆
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Abstract

一種靜態隨機存取記憶體(SRAM)周邊電路，包含設置 在第一導電類型的第一阱區中的第一n型電晶體及第二n型電晶體，所述第一阱區佔據列方向上等於靜態隨機存取記憶體陣列的位元單元間距的第一距離。所述靜態隨機存取記憶體周邊電路包含設置在第二導電類型的第二阱區中的第一p型電晶體及第二p型電晶體。所述第二阱區佔據列方向上等於靜態隨機存取記憶體陣列的位元單元間距的第二距離。所述第二阱區設置成在列方向上鄰近於第一阱區。

Description

靜態隨機存取記憶體周邊電路的佈局
本發明實施例是有關於一種靜態隨機存取記憶體(static random access memory；SRAM)單元的佈局，且特別是有關於一種SRAM周邊電路的佈局。
隨著半導體工業進展到奈米技術製程節點以追求較高裝置密度、較高性能、較低功耗以及較低成本，製造及設計問題均出現了新的挑戰。舉例來說，隨著位元單元SRAM裝置的尺寸越來越小(例如使用N5節點)，此單元間距對於使用傳統SRAM佈局放置兩個源極主動區來說可能不夠。
本發明實施例提供一種電路佈局至少包括第一靜態隨機存取記憶體周邊電路的第一佈局。第一佈局包括：第一n型電晶體、第二n型電晶體、第一p型電晶體以及第二p型電晶體。第一n型電晶體及第二n型電晶體設置在第一導電類型的第一阱區 中。第一阱區配置成在列方向上佔據有第一距離，第一距離等於靜態隨機存取記憶體陣列的位元單元間距。第一p型電晶體及第二p型電晶體設置在第二導電類型的第二阱區中。第二阱區配置在列方向上佔據有第二距離，第二距離等於靜態隨機存取記憶體陣列的位元單元間距。第二阱區設置成在列方向上鄰近於第一阱區。
本發明實施例提供一種電路佈局，包括第一靜態隨機存取記憶體(SRAM)周邊電路的第一佈局以及第二靜態隨機存取記憶體周邊電路的第二佈局。第一佈局包括：第一n型電晶體、第二n型電晶體、第一p型電晶體以及第二p型電晶體。第一n型電晶體及第二n型電晶體設置在第一導電類型的第一阱區中。第一阱區配置成在列方向上佔據有第一距離，第一距離等於靜態隨機存取記憶體陣列的位元單元間距。第一p型電晶體及第二p型電晶體設置在第二導電類型的第二阱區中。第二阱區配置成在列方向上佔據有第二距離，第二距離等於位元單元間距。第二阱區設置成在列方向上鄰近於第一阱區。第二佈局，包括：第三n型電晶體、第四n型電晶體、第三p型電晶體以及第四p型電晶體。第三n型電晶體及第四n型電晶體設置在第一導電類型的第三阱區中。第三阱區配置成在列方向上佔據有第三距離，第三距離等於位元單元間距。第三p型電晶體及第四p型電晶體設置在第二導電類型的第四阱區中。第四阱區配置成在列方向上佔據有第四距離，第四距離等於位元單元間距。第四阱區設置成在列方向上 鄰近於第三阱區。第三阱區設置成在第一行中在行方向上緊鄰第一阱區且第四阱區設置成在鄰近於第一行的第二行中在行方向上緊鄰第二阱區。第一阱區及第三阱區屬於相同類型且第二阱區及第四阱區屬於相同類型。第一行中的第一阱區與第三阱區之間以及第二行中的第二阱區與第四阱區之間無過渡空間。
本發明實施例提供一種電路佈局，包括：第一靜態隨機存取記憶體(SRAM)周邊電路的第一佈局以及第二靜態隨機存取記憶體周邊電路的第二佈局。第一佈局包括：第一n型電晶體、第二n型電晶體、第一p型電晶體以及第二p型電晶體。第一n型電晶體及第二n型電晶體設置在第一行中的第一導電類型的第一阱區中。第一阱區配置成在列方向上佔據有第一距離，第一距離等於靜態隨機存取記憶體陣列的位元單元間距。第一p型電晶體及第二p型電晶體設置在第二行中的第二導電類型的第二阱區中。第二阱區配置成在列方向上佔據有第二距離，第二距離等於位元單元間距。第二阱區設置成在列方向上鄰近於第一阱區。第二佈局包括：第三p型電晶體、第四p型電晶體、第三n型電晶體以及第四n型電晶體。第三p型電晶體及第四p型電晶體設置在第三行中的第二導電類型的第四阱區中。第四阱區配置成在列方向上佔據有第四距離，第四距離等於位元單元間距。第三n型電晶體及第四n型電晶體設置在第四行中的第一導電類型的第三阱區中。第三阱區配置成在列方向上佔據有第三距離，第三距離等於位元單元間距。第四阱區設置成在列方向上緊鄰第二阱區且 第三阱區設置成在列方向上緊鄰第四阱區。第二阱區及第四阱區屬於相同類型。第二行及第三行中的第二阱區與第四阱區之間無過渡空間。
1、2:鰭式場效應電晶體
3、100:靜態隨機存取記憶體單元
5、700:靜態隨機存取記憶體周邊電路
10:基底
20:鰭結構
20A:上部
20B:下部
22:通道區
30:閘極介電層
32:源極區
34:汲極區
40:閘電極
50:隔離絕緣層
101:第一反相器
103:第二反相器
105、SN、107、SNB:儲存節點
301:第一邊界
302:第二邊界
303:第三邊界
304:第四邊界
310:第一半導體鰭
320:第二半導體鰭
330:第三半導體鰭
340:第四半導體鰭
402:核心結構
404:半導體材料
406:淺溝渠隔離層
408:閘極接觸窗
410:第一閘電極層
412:源極/汲極接觸窗
420:第二閘電極層
430:第三閘電極層
440:第四閘電極層
502、504:輸入端
506:輸出端
508、510、512:連接件
602:PP阱(單元)
604:NP阱(單元)
606、806:位元單元間距
608:周邊電路陣列
610:位元單元陣列
620:位置
630、660:對接接觸窗
650、675、800、828、830:佈局
651、652、653、802、804:邊界
654、655、656、657、820、822、824、826:行
658:垂直距離
659:距離
661、662:組
670:NP阱
671:PP阱
672、812:鰭
674:閘極(PO線)
676:閘極切口
682、684、686、688、690、692:單元
710、720、730、740、750、760、770、780:較長接觸窗
808:間隙
814:多晶矽連接線(PO)
#1、#2、#3、#4、#5、#6、#7、#8:周邊電路
BC-1、BC-2、BC-3、BC-4:位元單元
BL:第一位元線
BL[0]、BLB[0]、BL[1]、BLB[1]、BL[2]、BLB[2]、BL[3]、BLB[3]:位元線
BLB:第二位元線
M1:第一金屬層
M2:第二金屬層
M3、M4:上部金屬層
MD、MD1、MD2、MD3、MD4:連接線
MN1、MN2:n型電晶體
MP1、MP2、MP3、MP4、MP5:p型電晶體
NOR2_1、NOR2_2:反或電路
Nwell:N型阱
PD-1、PD-2:下拉n型金屬氧化物半導體電晶體
PG-1:第一傳輸-閘極電晶體
PG-2:第二傳輸-閘極電晶體
PU-1、PU-2:上拉p型金屬氧化物半導體電晶體
Pwell:P型阱
Vdd:電壓匯流排
via0、via1、via2、via3:通孔
Vss1、Vss2:電力線
WC1:第一字元線接觸窗
WC2:第二字元線接觸窗
WC3:第三字元線接觸窗
WC4:第四字元線接觸窗
WL:字元線
結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1為根據一些實施例的SRAM高密度位元單元的示範性電路圖。
圖2A在透視圖中示出根據一實施例的FinFET電晶體。
圖2B在透視圖中示出根據一實施例的FinFET電晶體。
圖3為SRAM單元的示範性簡化佈局，SRAM單元的電路圖繪示在圖1中。
圖4繪示SRAM裝置的示範性垂直配置。
圖5為根據一些實施例的SRAM周邊電路的示範性電路圖。
圖6A示意性地示出根據一些實施例的記憶體單元(位元單元)區、位元線以及四個SRAM周邊電路的佈置。
圖6B示出根據一些實施例的八個SRAM周邊電路的佈局的佈置。
圖6C示意性地示出根據一些實施例的位元單元區、位元線 以及四個SRAM周邊電路的佈置。
圖7為根據一些實施例的SRAM周邊電路的示範性電路圖。
圖8繪示根據一些實施例的SRAM周邊電路的佈局。
應理解，以下公開內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述元件及佈置的具體實施例或實例以簡化本公開。當然，這些只是實例且而不旨在進行限制。舉例來說，元件的尺寸並不限於所公開的範圍或值，而是可以取決於製程條件及/或裝置的所需性質。此外，在以下描述中，第一特徵在第二特徵上或上方的形成可包含其中第一特徵及第二特徵直接接觸形成的實施例，並且還可以包含其中額外特徵可以形成為插入第一特徵與第二特徵中使得第一特徵及第二特徵可能不直接接觸的實施例。為簡單及清楚起見，各種特徵可以按不同比例任意拉伸。
此外，為易於說明，本文中可能使用例如「在...下方(beneath)」、「在...下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對術語來闡述圖中所示的一個元件或特徵與另一(些)元件或特徵的關係。所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向(旋轉90度或在其他定向)，而本文所用的空間相對術語相應地作出解釋。另外，術語「由...製成(made of)」可以意味著「包 括(comprising)」或「由...組成(consisting of)」中的任一個。
此外，本發明實施例中所示的佈局結構為設計佈局且不一定示出了製作為半導體裝置的確切物理結構。
雖然在本發明實施例中解釋了單個靜態隨機存取記憶體(SRAM)單元的電路圖及佈局，但是應瞭解，SRAM一般包含佈置成陣列的多個SRAM單元。在這種SRAM中，陣列的同一列(the same row)中的SRAM單元的字元線可彼此連接，陣列的同一行(the same column)中的SRAM單元的位元線可彼此連接，且同一列或同一行中的SRAM單元的電力供應線可彼此連接。
在整個公開內容中，特定的源極主動區或源極區以及汲極區僅僅是為了區別設置在相應電晶體的通道的相對端的兩個重摻雜。應瞭解，在不改變本公開的工作原理的情況下，源極主動區或源極區以及汲極主動區或汲極區可以分別可互換地使用。
靜態隨機存取記憶體(SRAM)為使用雙穩態鎖存電路(bistable latching circuitry)儲存每個位元的一種揮發性半導體記憶體。SRAM中的每個位元儲存於形成兩個交叉耦合反相器(cross-coupled inverters)的四個電晶體(PU-1、PU-2、PD-1以及PD-2)上。這種記憶體單元具有用於表示0及1的兩個穩態。兩個額外存取電晶體(PG-1以及PG-2)用以控制在讀取及寫入操作期間對記憶體單元的存取。典型的SRAM使用六個MOSFET儲存每個記憶體位元。圖1為六個電晶體(6T)SRAM單元的電路圖。SRAM單元100包含由上拉p型金屬氧化物半導體(p-type metal oxide semiconductor；PMOS)電晶體PU-1及下拉n型金屬氧化物半導體(n-type metal oxide semiconductor；NMOS)電晶體PD-1形成的第一反相器101。SRAM單元100更包含由上拉PMOS電晶體PU-2及下拉NMOS電晶體PD-2形成的第二反相器103。此外，第一反相器101及第二反相器103分別耦合在電壓匯流排Vdd與其它電勢Vss1及Vss2之間。在一些實例中，電勢Vss1以及Vss2為相同接地電勢。
如圖1中所示，第一反相器101及第二反相器103為交叉耦合的。也就是說，第一反相器101的輸入端連接到第二反相器103的輸出端。同樣，第二反相器103的輸入端連接到第一反相器101的輸出端。第一反相器101的輸出端被稱為儲存節點SN 105。同樣，第二反相器103的輸出端被稱為儲存節點SNB 107。在正常操作模式下，儲存節點SN 105處於與儲存節點SNB 107相反的邏輯狀態。通過採用兩個交叉耦合的反相器，SRAM單元100可以使用鎖存的結構來保存資料，使得在不應用刷新迴圈的情況下，只要通過Vdd供應電力，儲存的資料就不會去失。
在使用6T SRAM單元的SRAM陣列(未繪示)中，單元按列及行佈置。SRAM陣列的行由位元線對(即第一位元線BL以及第二位元線BLB)形成。SRAM陣列的單元設置在相應位元線對之間。如圖1中所示，SRAM單元100放置在位元線BL與位元線BLB之間。在一些實施例中，SRAM陣列包含SRAM單元的n列及m行矩陣，其中n及m為自然數。在一些實施例中，n及m 為4或大於4。在某些實施例中，n及m為64或小於64，128或小於128，或256或小於256。在每個行的末端，設置周邊電路。在一些實施例中，每個行的周邊電路的寬度等於行的寬度(SRAM單元的寬度)。
如圖1中所示，SRAM單元100更包含連接在位元線BL與第一反相器的輸出端儲存節點SN(105)之間的第一傳輸-閘極(pass-gate)電晶體PG-1。SRAM單元100更包含連接在位元線BLB與第二反相器的輸出端儲存節點SNB(107)之間的第二傳輸-閘極電晶體PG-2。第一傳輸-閘極電晶體PG-1及第二傳輸-閘極電晶體PG-2的閘極連接到字元線(WL)，所述字元線連接SRAM陣列的一個列中的SRAM單元。
在操作中，如果傳輸-閘極電晶體PG-1及PG-2無效(inactive)，只要通過Vdd提供電力，SRAM單元100將無限地維持儲存節點SN及SNB處的互補值。這是因為交叉耦合反相器對中的每一個反相器驅動另一個的輸入端，從而維持儲存節點處的電壓。這種情形將保持穩定，直到從SRAM撤去電力，或執行寫入迴圈而改變儲存節點處儲存的資料為止。
在寫入操作期間，根據將寫入到SRAM單元100中的新資料，將位元線BL及BLB設置成相反邏輯值。舉例來說，在SRAM寫入操作中，儲存在SRAM單元100的資料鎖存器中的邏輯狀態「1」可以通過將BL設置成「0」並將BLB設置成「1」來重設。回應於來自列解碼器(未繪示)的二進位碼，觸發(asserted)耦 合到SRAM單元100的傳輸-閘極電晶體PG-1及PG-2的字元線，以便選擇記憶體單元並開啟PG-1及PG-2。因此，儲存節點SN(105)及SNB(107)分別連接到BL及BLB。此外，資料鎖存器的儲存節點SN通過使BL為「0」來放電，且資料鎖存器的另一儲存節點通過使BLB為「1」來充電。因此，新資料邏輯「0」被鎖存到SRAM單元100中。
在讀取操作中，SRAM單元100的BL及BLB都預充電到大致等於記憶體庫(memory bank)的操作電壓的電壓，SRAM單元100位於所述記憶體庫中。回應於來自列解碼器的二進位碼，觸發耦合到SRAM單元100的第一傳輸-閘極PG-1及第二傳輸-閘極PG-2的字元線，以便選擇資料鎖存器繼續讀取操作。
在讀取操作期間，通過開啟的傳輸-閘極電晶體PG-1及PG-2，耦合到儲存邏輯「0」的儲存節點的一個位元線被放電到較低電壓。同時，另一位元線保持預充電電壓，因為另一位元線與儲存邏輯「1」的儲存節點之間不存在放電路徑。BL及BLB之間的差分電壓(大約介於50毫伏到100毫伏的範圍內)由感測放大器(未繪示)檢測。此外，感測放大器放大差分電壓並借助資料緩衝器報告記憶體單元的邏輯狀態。
在圖1的電路圖中，電晶體PU-1、電晶體PU-2為p型電晶體，且電晶體PD-1、電晶體PD-2、電晶體PG-1以及電晶體PG-2為n型電晶體。根據一些實施例，電晶體PU-1、電晶體PU-2、電晶體PD-1、電晶體PD-2、電晶體PG-1以及電晶體PG-2實施 為FinFET。
圖2A繪示鰭式場效應電晶體1(FinFET 1)的示範性透視圖，所述鰭式場效應電晶體可以用於實施圖1所示的SRAM單元。除其它特徵以外，FinFET 1包含基底10、鰭結構20、閘極電介質30以及閘電極40。在一些實施例中，基底10為矽基底。或者，基底10可以包括另一元素半導體，例如鍺；化合物半導體，包含IV-IV族化合物半導體，例如SiC及SiGe)、III-V族化合物半導體，例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GalnAs、GalnP及/或GalnAsP；或其組合。鰭結構20設置在基底上。鰭結構20可以由與基底10相同的材料製成並且可以從基底10伸出。在一些實施例中，鰭結構由Si製成。在一些實例中，基底10為絕緣體上矽(silicon-on-insulator；SOI)基底。鰭結構20可以是本征的且可在隨後適當地摻雜有n型雜質p型雜質。在一些實施例中，源極區32及汲極區34為重摻雜的並且可含有濃度介於約5×1019cm-3至1×1020cm-3的範圍內的雜質，而通道區22為未摻雜或輕摻雜的。
鰭結構20的高度包含上部20A及嵌入於隔離絕緣層50中的下部20B，且鰭結構20的上部20A從隔離絕緣層50伸出。上部20A的中間部分且沿閘電極40下方的上部20A的長度為通道區22，且上部20A的兩個端部為源極區32及汲極區34。在一些實例中，具有兩個或大於兩個通道的兩個或大於兩個鰭結構20形成在基底10上。關於圖2B描述具有兩個或大於兩個通道的 FinFET。鰭結構20之間的空間及/或一個鰭結構與形成於基底10上方的另一元件之間的空間由隔離絕緣層50填充。在一些實施例中，隔離絕緣層50為填充有絕緣材料的「淺溝渠隔離(shallow-trench-isolation；STI)」層。用於隔離絕緣層50的絕緣材料包含氧化矽、氮化矽、氮氧化矽(silicon oxynitride；SiON)、SiOCN、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass；FSG)或低k介電材料或其它合適材料。
從隔離絕緣層50伸出的上部20A的通道區22被閘極介電層30覆蓋，且閘極介電層30又被閘電極40覆蓋。上部20A的未被閘電極40覆蓋的部分(例如區域32及34)充當MOSFET的源極及汲極。
在某些實施例中，閘極介電層30包含介電材料，例如氧化矽、氮化矽或高k介電材料、其它合適的介電材料及/或其組合。高k介電材料的實例包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其它合適的高k介電材料及/或其組合。
閘電極40可以由一或多層合適材料製成，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金或其它合適的材料及/或其組合。在一些實施例中，閘電極層40形成於通道區22上方，且延伸覆蓋通道區22的側壁並覆蓋部分絕緣層50。
在一些實施例中，一或多個功函數調整層(未繪示)可 以插入閘極介電層與閘電極之間。功函數調整層由導電材料製成，例如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、NiSi、PtSi或TiAlC或任何其它合適材料，或多層的兩種或大於兩種這些材料的組合。對於n型通道FinFET(n通道FinFET)，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi以及TaSi或任何其它合適材料中的一或多種用作功函數調整層，且對於p通道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC以及Co或任何其它合適材料中的一或多種用作功函數調整層。功函數調整層可針對n通道FinFET以及p型通道FinFET(p通道FinFET)分開形成，因為p通道可能使用不同的金屬層。
同樣形成於鰭結構20中的源極區32及汲極區34可以適當地摻雜有雜質。在一些實例中，源極區及汲極區不為部分鰭結構20，而是使用適當材料外延生長在鰭結構20的兩端。Si或Ge及例如Co、Ni、W、Ti或Ta的金屬的合金或任何其它合適的材料可以形成於源極區及汲極區上，以形成源極接觸窗及汲極接觸窗。
圖2B在透視圖中示出根據一些實施例的FinFET 2。類似於圖2A的FinFET 1，除其它特徵以外，FinFET 2包含基底10、兩個或大於兩個(例如三個)鰭結構20、閘極電介質30以及閘電極40。鰭結構20可以從隔離絕緣層50伸出。在一些實例中，如圖2B中所示，單個閘極電介質30及單個閘電極40覆蓋所有三個鰭結構20。因此，雖然具有三個鰭結構20(3個鰭)，但由FinFET 2形成的電晶體的電流驅動能力高於圖1A中所示的FinFET 1的電流驅動能力。在一些實施例中，FinFET 2被稱為3×1(三個鰭以及一個閘極)電晶體。類似地，圖2A的FinFET 1被稱為1×1(一個鰭以及一個閘極)電晶體。
在一些實施例中，FinFET 1的配置或FinFET 2的配置用作實施例如SRAM單元100中的傳輸-閘極電晶體PG-1及PG-2以及下拉電晶體PD-1及PD-2的N型電晶體。在一些實施例中，FinFET 1的配置或FinFET 2的配置用作實施例如SRAM單元100中的上拉電晶體PU-1及PU-2的P型電晶體。用於形成N型電晶體及P型電晶體的閘電極層的材料或閘電極層的對應部分的厚度可能不同，以便分別獲得用於N型電晶體及P型電晶體的合適的功函數等級。
圖3為SRAM單元3的示範性簡化佈局，所述SRAM單元的電路圖繪示在圖1中。為方便圖解說明起見，圖3所示的示範性簡化佈局僅示出阱、半導體鰭、閘電極層/閘電極、形成於半導體鰭上的接觸窗、形成於閘電極層/閘電極上的閘極接觸窗、通孔(via0及via1)、第一金屬層M1以及第二金屬層M2。本領域的普通技術人員應理解，一或多個金屬層可形成為高於第二金屬層M2的層級並通過其間的通孔電連接到其下的導電圖案。
參看圖3，SRAM單元3形成為由平行於X軸的第一邊界301及第二邊界302以及平行於Y軸的第三邊界303及第四邊界304限定的區域中且連接在第一邊界301與第二邊界302之間。 換句話說，所述區域(單位單元)具有由邊界301到邊界304圍封的矩形形狀。由第一邊界301到第四邊界304限定的區域包含三個阱，所述阱為位於其中心的N型阱Nwell以及位於Nwell的相對側的第一P型阱Pwell及第二P型阱Pwell。
在圖3中，僅標示Nwell的邊界。本領域的普通技術人員應理解，第一Pwell及第二Pwell佔據SRAM單元3的剩餘部分。
在一些實施例中，在一個層跨過一個單元的一個邊界或從一個邊界延伸到另一邊界的情況下，所述層相對於所述一個邊界對稱地佈置。在圖3的這種情況下，在SRAM單元以及鄰近所述SRAM單元的與所述SRAM單元共用同一邊界的另一SRAM單元中，跨越所述同一邊界的層連續地形成，使得所述層的位於兩個SRAM單元中的部分構成整體連續層。舉例來說，如圖3所示，第一半導體鰭310各自在第一邊界301與第二邊界302之間連續地延伸並且能夠沿Y軸進一步連續地延伸到鄰近於SRAM單元3的另一SRAM單元(未繪示)。另一方面，在一個層與一個單元的一個邊界間隔開的情況下，所述層不連續地形成於兩個緊鄰單元中。在圖3的這種情況下，在SRAM單元以及鄰近於所述SRAM單元的與所述SRAM單元共用同一邊界的另一SRAM單元中，第二閘電極層420與第四邊界304間隔開並且不直接耦合到形成於與SRAM單元緊鄰的另一SRAM單元中的對應第二閘電極層420。在這種情況下，兩個緊鄰單元的第二閘電極層420彼此間隔開。
如圖3所示，SRAM單元3包含各自沿Y方向延伸並沿X軸依序佈置的第一半導體鰭310、第二半導體鰭320、第三半導體鰭330以及第四半導體鰭340。一或多個鰭式場效應電晶體(鰭FET)可以基於如圖2A及圖2B中所示的半導體鰭構建。
返回參看圖3，第一半導體鰭310及第四半導體鰭340各自在第一邊界301及第二邊界302之間連續地延伸並且分別形成於位於Nwell的相對側的第一Pwell及第二Pwells中。形成於Nwell內的第二半導體鰭320從第二邊界302朝向第一邊界301延伸，但與第一邊界301間隔開。形成於Nwell內的第三半導體鰭330從第一邊界301朝向第二邊界302延伸，但與第二邊界302間隔開。
SRAM單元3的第一傳輸-閘極電晶體PG-1及第一下拉電晶體PD-1的源極區、汲極區以及通道區由第一半導體鰭310製成。第二傳輸-閘極電晶體PG-2及第二下拉電晶體PD-2的源極區、汲極區以及通道區由第四半導體鰭340製成。SRAM單元3的第一上拉電晶體PU-1的源極區、汲極區及通道區以及SRAM單元3的第二上拉電晶體PU-2的源極區、汲極區及通道區分別由第二半導體鰭320及第三半導體鰭330製成。
如圖2所示，第一半導體鰭310及第四半導體鰭340各自包含兩個平行半導體鰭以提供較大驅動電流。因此，在一些實施例中，第一傳輸-閘極電晶體PG-1、第一下拉電晶體PD-1、第二下拉電晶體PD-2以及第二傳輸-閘極電晶體PG-2中的每一個由 兩個半導體鰭形成。在這種情況下，實現較高電流驅動能力。在一些其它實施例中，第一傳輸-閘極電晶體PG-1、第一下拉電晶體PD-1、第二下拉電晶體PD-2以及第二傳輸-閘極電晶體PG-2中的每一個由單個半導體鰭形成。在這種情況下，實現較小尺寸SRAM位元單元。在另一些其它實施例中，第一傳輸-閘極電晶體PG-1、第一下拉電晶體PD-1、第二下拉電晶體PD-2以及第二傳輸-閘極電晶體PG-2中的每一個由超過兩個半導體鰭形成，使得超過兩個並聯連接的子電晶體(其中佈置有彼此平行的源極區、汲極區以及通道區)具有共同閘電極，所述共同閘電極形成於超過兩個半導體鰭的超過兩個平行通道區上方。
如在圖3中所示，SRAM單元3包含彼此間隔開且在X軸上對齊的第一閘電極層410及第二閘電極層420。第一閘電極層410形成於第一傳輸-閘極電晶體PG-1的通道區上方，且第二閘電極層420形成於第二上拉電晶體PU-2及第二下拉電晶體PD-2的通道區上方。SRAM單元3還包含覆蓋第二傳輸-閘極電晶體PG-2的通道區的第三閘電極層430以及覆蓋第一上拉電晶體PU-1及第一下拉電晶體PD-1的通道區的第四閘電極層440。第三閘電極層430與第四閘電極層440彼此間隔開且在X軸上彼此對齊。
SRAM單元3的第一傳輸-閘極電晶體PG-1的汲極區及第一下拉電晶體PD-1的汲極區通過第一半導體鰭310的中心部分彼此直接耦接。第一上拉電晶體PU-1的汲極區通過較長接觸窗710連接到第一傳輸-閘極電晶體PG-1及第一下拉電晶體PD-1的 耦合汲極區。SRAM單元3的第二傳輸-閘極電晶體PG-2的汲極區及第二下拉電晶體PD-2的汲極區通過第四半導體鰭340的中心部分彼此直接耦接。第二上拉電晶體PU-2的汲極區通過較長接觸窗720連接到第二傳輸-閘極電晶體PG-2及第二下拉電晶體PD-2的耦合汲極區。在佈局圖中具有矩形形狀的較長接觸窗的厚度可以大於閘極接觸窗(例如圖4中閘極接觸窗408)，使得較長接觸窗可以將源極區或汲極區或所述源極區或汲極區上方的矽化物層連接到via0或可以通過形成在閘電極層上的閘極接觸窗電連接到閘電極層。
較長接觸窗710及較長接觸窗720分別通過形成在第二閘電極層420及第四閘電極層440上的對接接觸窗630及對接接觸窗660電連接到第二閘電極層420及第四閘電極層440。因此，第一傳輸-閘極電晶體PG-1的汲極區、第一下拉電晶體PD-1的汲極區及第一上拉電晶體PU-1的汲極區以及覆蓋第二上拉電晶體PU-2的通道及第二下拉電晶體PD-2的通道的第二閘電極層420通過較長接觸窗710及對接接觸窗630電連接。較長接觸窗710及對接接觸窗630用作圖1所示的儲存節點SN 105。第二傳輸-閘極電晶體PG-2的汲極區、第二下拉電晶體PD-2的汲極區及第二上拉電晶體PU-2的汲極區以及覆蓋第一上拉電晶體PU-1及第一下拉電晶體PD-1的通道的第四閘電極層440通過較長接觸窗720及對接接觸窗660電連接。較長接觸窗720及對接接觸窗660用作圖1所示的儲存節點SN 107。
SRAM單元3更包含額外較長接觸窗，包含較長接觸窗 730、較長接觸窗740、較長接觸窗750、較長接觸窗760、較長接觸窗770以及較長接觸窗780。較長接觸窗730電接觸形成為第一傳輸-閘極電晶體PG-1的源極區的部分第一半導體鰭310，使得第一傳輸-閘極電晶體PG-1的源極區可以通過較長接觸窗730以及形成在所述較長接觸窗上的通孔via0電連接到第一位元線BL。較長接觸窗740電接觸形成為第二上拉電晶體PU-2的源極區的部分第三半導體鰭330，使得第二上拉電晶體PU-2的源極區可以通過較長接觸窗740以及形成在所述較長接觸窗上的通孔via0電連接到電力線Vdd。較長接觸窗750電接觸形成為第二下拉電晶體PD-2的源極區的部分第四半導體鰭340。較長接觸窗760電接觸形成為第二傳輸-閘極電晶體PG-2的源極區的部分第四半導體鰭340，使得第二傳輸-閘極電晶體PG-2的源極區可以通過較長接觸窗760以及形成在所述較長接觸窗上的通孔via0電連接到第二位元線BLB。較長接觸窗770電接觸形成為第一上拉電晶體PU-1的源極區的部分第二半導體鰭320，使得第一上拉電晶體PU-1的源極區可以通過較長接觸窗770以及形成在所述較長接觸窗上的通孔via0電連接到電力線Vdd。較長接觸窗780電接觸形成為第一下拉電晶體PD-1的源極區的部分第一半導體鰭310。
較長接觸窗730、較長接觸窗740以及較長接觸窗750沿X軸彼此對齊且設置在第一邊界301上，較長接觸窗760、較長接觸窗770以及較長接觸窗780沿X軸彼此對齊且設置在第二邊界302上，並且較長接觸窗710及較長接觸窗720在X軸上彼 此對齊且設置在SRAM單元3的中間區中。第一閘電極層410及第二閘電極層420在X軸上彼此對齊且設置在較長接觸窗730、較長接觸窗740以及較長接觸窗750與較長接觸窗710及較長接觸窗720之間的區域中。第三閘電極層430及第四閘電極層440在X軸上彼此對齊且設置在較長接觸窗760、較長接觸窗770以及較長接觸窗780與較長接觸窗710及較長接觸窗720之間的區域中。也就是說，閘電極層的圖案以及較長接觸窗的圖案在Y軸上交替地佈置。
如圖3所示，形成電力線Vdd的第一金屬層M1形成第一位元線BL及第二位元線BLB。第一金屬線M1可另外形成第一字元線接觸窗WC1及第二字元線接觸窗WC2，第一字元線接觸窗WC1及第二字元線接觸窗WC2通過形成在第一閘電極層410及第三閘電極層430上的通孔via0分別電連接到所述第一閘電極層410及第三閘電極層430。第一金屬層M1可另外形成第三字元線接觸窗WC3及第四字元線接觸窗WC4，第三字元線接觸窗WC3及第四字元線接觸窗WC4通過形成在較長接觸窗780及較長接觸窗750上的通孔via0分別電連接到較長接觸窗780及較長接觸窗750。字元線接觸窗WC1及字元線接觸窗WC2可以通過通孔via0上方的通孔via1電連接到形成於第一金屬層M1上方的第二金屬層M2中的字元線WL。
第二金屬層M2還包含平行於字元線WL延伸的第一電力線Vss1及第二電力線Vss2。第一電力線Vss1通過其間的通孔via1 電連接到較長接觸窗780，使得第一下拉電晶體PD-1的源極區可以電連接到第一電力線Vss1。第二電力線Vss2通過其間的通孔via1電連接到較長接觸窗750，使得第二下拉電晶體PD-2的源極區可以電連接到第二電力線Vss2。
圖4繪示SRAM裝置的示範性垂直配置。SRAM裝置可包含多個SRAM單元，例如前述SRAM單元3。SRAM裝置可以包含核心結構402、第一金屬層M1以及在M1頂部上按相應次序的一或多個上部金屬層M2、M3及M4。取決於是否使用一或多個上部金屬層M3及M4實施SRAM裝置，SRAM裝置可以包含通孔，包含通孔via0及通孔via1以及例如via2及via3的額外通孔。核心結構402可以包含一或多個STI 406、包含一或多個半導體鰭的半導體材料404、半導體鰭上方的閘電極層410、閘極接觸窗408以及源極/汲極接觸窗412。在一些實施例中，通孔及金屬層由但不限於Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta、其組合或其它合適材料的一或多個層製成。
圖5中所示的SRAM周邊電路5描繪出一種雙輸入反或閘(two-input NOR gate)，其可以是位元線解碼器電路的一部分。SRAM周邊電路5的輸入端502及輸入端504通過圖4的金屬層M1、金屬層M2、金屬層M3或金屬層M4中的至少一個連接到SRAM位元單元(例如圖3的SRAM單元3或圖1的SRAM單元100)的位元線BL及位元線BLB。SRAM周邊電路5可以在讀取操作期間用作位元線解碼器電路的一部分以用於解碼，例如檢測 SRAM單元3或SRAM單元100的內容。反或閘包含兩個p型電晶體MP1及MP2以及兩個n型電晶體MN1及MN2。在一些實施例中，電晶體MP1、電晶體MP2、電晶體MN1以及電晶體MN2為圖2A或圖2B中所示的FinFET。在一些實施例中，圖5的p型電晶體MP1及n型電晶體MN1具有兩個鰭及一個閘極，因此MP1及MN1為2×1電晶體。此外，p型電晶體MP2及n型電晶體MN2具有兩個鰭及兩個閘極，因此MP2及MN2為2×2電晶體。在其它實施例中，MN1及MN2為3×1電晶體，且MP1及MP2為4×1電晶體。在一些實施例中，當製造SRAM裝置時，為了空間效率並且出於順應設計規則的目的，可能需要周邊電路5的間距與SRAM位元單元的間距匹配。SRAM周邊電路5的間距為包含周邊電路5的列方向上的間距，所述周邊電路包含電晶體MP1、電晶體MP2、電晶體MN1以及電晶體MN2。SRAM位元單元的間距繪示為圖6A到圖6C中的位元單元間距(bitcell-pitch)606，所述間距是包含圖3的SRAM單元3的列方向(X方向)上的間距。在一些實施例中，SRAM周邊電路5包含輸出端506。周邊電路5的連接件512可以耦合到電壓匯流排Vdd，且連接件508及連接件510可以耦合到其它電勢Vss1及Vss2，其中Vss1或Vss2中的任一個或兩個可以是接地。
如所描述，SRAM周邊電路5包含兩個n型電晶體MN1及MN2以及兩個p型電晶體MP1及MP2。在一些實施例中，兩個n型電晶體MN1及MN2設置在p型主動阱區中。另外，兩個p 型電晶體MP1及MP2設置在n型主動阱區中。下文關於圖6B描述SRAM周邊電路5的佈局。在一些實施例中，多個SRAM周邊電路5的p型主動阱區及n型主動阱區可以在列方向上鄰近於彼此交替設置。如本文中所使用，術語p型主動阱區指代摻雜有p型摻雜劑的阱區，且n型主動阱區指代摻雜有n型摻雜劑的阱區。源極/汲極主動區及鰭形成於阱區上方。在一些實施例中，當用於p型FinFET的源極/汲極主動區以及鰭形成於n型主動阱區上方時，所述阱區被稱為NP阱或簡稱NP。在一些實施例中，當用於n型FinFET的源極/汲極主動區及鰭形成於p型主動阱區上方時，所述阱區被稱為PP阱或簡稱為PP。
在周邊電路5的間距與SRAM位元單元的間距匹配的一些實施例中，兩個水平鄰近的主動阱區(例如兩個阱)、用於p型電晶體的一個NP阱以及用於n型電晶體的一個PP阱以一個位元單元間距606(未繪示)設置。
當MP2及MN2為2×2且MP1及MN1為2×1的周邊電路5在一個SRAM位元單元間距內實施時，用於以一個位元單元間距實施兩個鄰近NP阱及PP阱的寬度可能不夠，且實施方案可能違反設計規則的最小間隔。因此，以一個位元單元間距實施周邊電路5可能違反設計規則檢查(design rule check；DRC)，且至少一個阱可能「超出(spill over)」位元單元間距的寬度。
對設計規則檢查(DRC)的這種違反的一個可能的補救方案是將第一設計規則用於圖3的SRAM單元3且使用不同的第 二設計規則實施周邊電路5佈局。然而，使用兩個單獨的設計規則限制了可以用於佈局的FinFET裝置的類型。此外，因為可能需要將額外的過渡規則實施在具有不同設計規則的區域之間的過渡區中，因此混合兩個設計規則將會產生過高成本。
圖6A示意性地示出根據一些實施例的四個位元單元的區域、位元線的區域以及圖5的四個SRAM周邊電路5的佈置。圖6A繪示位元單元陣列610中的四個位元單元，第一位元單元(BC-1)、第二位元單元(BC-2)、第三位元單元(BC-3)以及第四位元單元(BC-4)，每個位元單元與圖3的位元單元3一致。圖6A還繪示周邊電路陣列608中的四個SRAM周邊電路，第一周邊電路(#1)到第四周邊電路(#4)，每個周邊電路與圖5的周邊電路5一致。如圖6A中所示，每個位元單元延伸一個間距，即位元單元間距606，但每個周邊電路5沿列方向延伸兩個鄰近位元單元間距606。在一些實施例中，周邊電路5的一個位元單元間距606屬於NP阱類型，且同一周邊電路5的另一個位元單元間距606屬於PP阱類型。圖6A還繪示第一位元單元的從第一位元單元(BC-1)延伸到第一周邊電路(#1)的位元線BL及位元線BLB，即BL[0]及BLB[0]。如圖6A中所示，第一周邊電路佈置在兩個鄰近阱，即PP阱602及NP阱604中，其中PP阱(又可稱阱單元)602及NP阱(又可稱阱單元)604中的每一個在列方向延伸一個位元單元間距606。在一些實施例中，兩個p型電晶體MP1及MP2實施在NP阱604中，且兩個n型電晶體MN1及MN2實施在PP 阱602中。在圖6B中更詳細地描述佈局。
在一些實施例中，圖6A的四個SRAM周邊電路中的每一個與四個位元單元(即第一位元單元到第四位元單元)中的一個相關聯。舉例來說，第一周邊電路(#1)與第一位元單元(BC-1)相關聯，第二周邊電路(#2)與第二位元單元(BC-2)相關聯，第三周邊電路(#3)與第三位元單元(BC-3)相關聯，且第四周邊電路(#4)與第四位元單元(BC-4)相關聯。關於圖6C更詳細描述位元單元的位元線BL及位元線BLB與周邊電路的連接。位元單元數目與周邊電路數目之間的對應關係不限於以上實例。在其它實施例中，第二周邊電路(#2)與第一位元單元(BC-1)相關聯，且第一周邊電路(#1)與第二位元單元(BC-2)相關聯，及/或第四周邊電路(#4)與第三位元單元(BC-3)相關聯，且第三周邊電路(#3)與第四位元單元(BC-4)相關聯。
在一些實施例中，兩個n型主動區NP設置成在列方向上彼此鄰近，且p型主動區PP設置在兩個NP區的各側上，如圖6A中所示。如圖所示，每個周邊電路的佈局在列方向上橫跨兩個位元單元間距彼此鄰近放置。如圖所示，圖6A具有兩個單獨間距(行)中的NP阱及PP阱，且所述佈局避免在一行中具有兩種阱的情況(1行2阱)。因此，在每個間距(行)內，存在單種類型的阱(NP或PP)，且不會產生用於在間距(行)中安排不同類型的阱之間的額外空間的植入間隔成本。另外，在垂直方向上，PP阱及NP阱佈置在單獨的行中，避免在垂直方向上的不同類型的阱 之間的間隔成本。
如圖6A中可見，位元線BL[0]及位元線BLB[0]不直接穿過第一周邊電路#1的PP阱602及NP阱604。舉例來說，如圖6A的佈局中可見，位元線BL[0]及位元線BLB[0]雖然穿過PP阱602並連接到PP阱602的元件，但並未穿過NP阱604。因此，可以通過在金屬化層(例如圖4的金屬化層M1、金屬化層M2、金屬化層M3或金屬化層M4中的至少一個)中在PP阱及NP阱上方設置圖6A的連接線MD並且通過連接線MD將NP阱604的對應元件連接到對應位元線BL[0]及BLB[0]來實現與這種佈局中的對應電晶體的連接。在其它實施例中，通過在圖4的閘極接觸窗408及/或源極/汲極接觸窗412與位元線BL[0]及位元線BLB[0]之間直接設置局部互連層來形成連接線MD。局部互連層為設置在第一金屬層M1下方的一或多個連接線且連接距離相對較短的元件，例如在一或兩個位元單元間距距離內的元件。舉例來說，美國專利第9,881,872號中描述了局部互連層，所述專利全文以引入的方式併入本文中。在一些實施例中，連接線MD以及位元線BL[0]及位元線BLB[0]可以不在同一金屬化層中，因此連接線MD與位元線BL[0]及位元線BLB[0]之間的連接可以通過通孔提供。
圖6B示出根據一些實施例進行實施時圖5的八個SRAM周邊電路5的佈局650的佈置。佈局650繪示具有八個周邊電路，即第一周邊電路(#1)到第八周邊電路(#8)的層，其中第一周邊電路#1到第八周邊電路#8中的每一個與圖5的周邊電路5一 致。在一些實施例中，相比上文所論述的周邊電路5，圖6B的周邊電路可以具有更多鰭及較少閘極。在一些實施例中，MP2為具有四個鰭及一個閘極的4×1電晶體，MP1為4×1電晶體，MN2為具有三個鰭及一個閘極的3×1電晶體，且MN1為3×1電晶體。在佈局650的邊界652內繪示與周邊電路5一致的第一周邊電路#1的佈局。邊界652內繪示第一周邊電路#1的兩個n型電晶體MN1及MN2以及兩個p型電晶體MP1及MP2，其中MP2為3×1，MP1為3×1，MN2為2×1，且MN2為2×1。如圖所示，周邊電路5的邊界652佔據，例如橫跨列方向上的兩個行或兩個位元單元間距606。邊界652內部的第一周邊電路#1的佈局在具有位元單元間距606的寬度且具有n型電晶體MN1及n型電晶體MN2的行654的左側中包含一種類型的阱，例如PP阱671。n型電晶體MN1及n型電晶體MN2具有兩個鰭672及一個閘極(又稱為PO)674。邊界652內部的第一周邊電路#1的佈局還在具有位元單元間距606的寬度且具有p型電晶體MP1及p型電晶體MP2的行的右側655中包含另一類型的阱，例如NP阱670。第一周邊電路#1的在邊界652內部的PP阱部分與圖6A的PP阱602一致，且第一周邊電路#1的在邊界652內部的NP阱部分與圖6A的NP阱604一致。因此，在包含第一周邊電路#1的邊界652的各行(位元單元間距606)中，存在單種類型的阱。在一些實施例中，當一個行(一個位元單元間距606)的寬度內存在多種類型的阱時，由於不同類型的阱之間增加了額外空間，所以在所述一個行內產生植入間隔 成本。類似地，當沿一個行的長度(例如沿行654或655的長度)存在多種類型的阱時，且由於不同類型的阱之間增加了額外空間，沿所述一個行的長度產生植入間隔成本。如圖6B中所示，佈局650由具有單種類型的NP或PP阱的各行形成，因此在各行內部，不會沿行的寬度產生植入間隔成本。另外，由於在水平方向上，行655及行656屬於相同阱類型，所以避免了行655與656在水平方向上的間隔成本。因此，如圖6B中所示，與周邊電路5一致的四個周邊電路(例如#1、#2、#5以及#6)可以在垂直方向上匹配垂直距離658，所述垂直距離具有10個接觸閘極間距(CPP)的長度，其中CPP為兩個連續閘極(以下又可稱為PO線)674之間的距離659。同樣如圖6B所示，佈局650的上半部與圖6A一致並且包含四個周邊電路#1、#2、#3以及#4，其中第一周邊電路#1(邊界652內部)及第四周邊電路#4(邊界651內部)在第一列，且第二周邊電路#2(邊界653內部)及第三周邊電路#3在第二列。佈局650還繪示行655具有n型阱，即NP阱670，且還繪示行654及行655都包含鰭區672以及連接到鰭區672的閘極的PO線674。另外，佈局650還繪示阱邊界處的閘極切口(CPO)676以將連續閘極圖案分成多個分離的閘極圖案。在一些實施例中，其它鰭存在於邊界652下方的左邊緣及右邊緣(未繪示)處，因此電晶體MN1、電晶體MN2、電晶體MP1以及電晶體MP2具有比上文所描述更多的鰭。如圖所示，第四周邊電路#4(邊界651內部)的左邊具有與邊界652的右側上相同阱類型的NP阱670， 而PP阱671則位於第一周邊電路#1的右側。圖6B另外繪示PP阱671中的行654中的一組662兩個或三個鰭以及NP阱670中的行655中的一組661三個或四個鰭。
圖6C示意性地示出根據一些實施例的四個位元單元的區域、位元線以及四個SRAM周邊電路的佈置。與圖6A一致，圖6C繪示四個SRAM周邊電路#1、#2、#3以及#4，其中的每一個與周邊電路5一致。同樣與圖6A一致，圖6C繪示四個位元單元，即第一位元單元(BC-1)、第二位元單元(BC-2)、第三位元單元(BC-3)以及第四位元單元(BC-4)。再次與圖6A一致，圖6C的各SRAM周邊電路橫跨兩個位元單元間距606且佔據一列中的兩個鄰近行，其中每個行具有單種類型的阱。在一些實施例中，第一周邊電路#1與第一位元單元BC-1相關聯，且佔據具有PP阱671並包含電晶體MN1及電晶體MN2的PP阱(以下又可稱為單元)602以及具有NP阱670並包含電晶體MP1及電晶體MP2的NP阱(以下又可稱為單元)604，如圖6B與圖6C所示。第二周邊電路#2與第二位元單元BC-2相關聯，且佔據具有PP阱671並包含電晶體MN1及電晶體MN2的單元682以及具有NP阱670並包含電晶體MP1及電晶體MP2的單元684，如圖6B與圖6C所示。第三周邊電路#3與第三位元單元BC-3相關聯，且佔據具有PP阱671並包含電晶體MN1及電晶體MN2的單元686以及具有NP阱670並包含電晶體MP1及電晶體MP2的單元688，如圖6B與圖6C所示。第四周邊電路#4與第四位元單元BC-4相關聯， 且佔據具有PP阱671並包含電晶體MN1及電晶體MN2的單元690以及具有NP阱671並包含電晶體MN1及電晶體MN2的單元692，如圖6B與圖6C所示。
在一些實施例中，對應於第一位元單元BC-1的位元線BL[0]及位元線BLB[0]穿過第一周邊電路#1的單元602並連接到單元602(PP阱)的元件，但不穿過單元604。因此，單元604的元件通過連接線MD1連接到位元線BL[0]及位元線BLB[0]，所述連接線MD1與上文關於圖6A所論述的連接線MD一致。類似地，對應於第二位元單元BC-2的位元線BL[1]及位元線BLB[1]穿過第二周邊電路#2的單元684並連接到單元684的元件，但不穿過單元682。因此，單元682的元件通過連接線MD2連接到位元線BL[1]及位元線BLB[1]，所述連接線MD2與連接線MD一致。此外，對應於第三位元單元BC-3的位元線BL[2]及位元線BLB[2]穿過第三周邊電路#3的單元688並連接到單元688的元件，但不穿過單元686。因此，單元686的元件通過連接線MD3連接到位元線BL[2]及位元線BLB[2]，所述連接線MD3與連接線MD一致。另外，對應於第四位元單元BC-4的位元線BL[3]及位元線BLB[3]穿過第四周邊電路#4的單元690並連接到單元690的元件，但不穿過單元692。因此，單元692的元件通過連接線MD4連接到位元線BL[3]及位元線BLB[3]，所述連接線MD4與連接線MD一致。如圖6C中可見，p型主動阱區PP阱671佈置在單個行中，且n型主動阱區NP阱670佈置在單個行中，因此一個行的單 元之間的位置620處不存在額外間隔。如所描述，單元602的n型電晶體可以直接連接到穿過單元602的位元線BL[0]及位元線BLB[0]，但是，單元604(NP阱)的p型電晶體可以通過在單元602與單元604之間延伸的連接線MD1連接到位元線BL[0]及位元線BLB[0]。單元684的p型電晶體可以直接連接到穿過單元684的位元線BL[1]及位元線BLB[1]，但是，單元682的n型電晶體可以通過在單元682與單元684之間延伸的連接線MD2連接到位元線BL[1]及位元線BLB[1]。單元688的p型電晶體可以直接連接到穿過單元688的位元線BL[2]及位元線BLB[2]，但是，單元686的n型電晶體可以通過在單元686與單元688之間延伸的連接線MD3連接到位元線BL[2]及位元線BLB[2]。單元690的n型電晶體可以直接連接到穿過單元690的位元線BL[3]及位元線BLB[3]，但是，單元692的p型電晶體可以通過在單元690與單元692之間延伸的連接線MD4連接到位元線BL[3]及位元線BLB[3]。在一些實施例中，單元602、單元604、單元682、單元684、單元686、單元688、單元690以及單元692各自具有一個位元單元間距606的寬度。
在一些實施例中且返回到圖6B及圖6C，第一行654包含位元單元陣列610的第一位元單元BC-1，且第一行654及第二行655包含周邊電路陣列608的與位元單元陣列610的第一位元單元BC-1相關聯的第一周邊電路#1。在一些實施例中，位元線BL[0]及互補位元線BLB[0]通過第一連接線在第一行654上延伸 並將第一行654中的第一位元單元BC-1連接到第一周邊電路#1的在第一行654中的單元602(PP阱)中的一或多個電晶體。一或多個第二連接線MD1在第一周邊電路#1上方第一行654與第二行655之間延伸並將位元線BL[0]及互補位元線BLB[0]連接到第一周邊電路#1的在第二行655中的單元604中的一或多個電晶體。
在一些實施例中且返回到圖6B及圖6C，第二行(例如圖6B的行655)包含位元單元陣列610的第二位元單元BC-2，且第一行654及第二行655包含周邊電路陣列608的與第二位元單元BC-2相關聯的第二周邊電路#2。在一些實施例中，位元線BL[1]及互補位元線BLB[1]通過第一連接線在第二行655上延伸並將第二行655中的第二位元單元BC-2連接到第二周邊電路#2的在第二行655中的單元684中的一或多個電晶體。一或多個第二連接線MD2在第二周邊電路#2上方第二行655與第一行654之間延伸並將位元線BL[1]及互補位元線BLB[1]連接到周邊電路#2的在第一行654中的單元682中的一或多個電晶體。上文關於圖6A描述了局部互連層及連接線。
在一些實施例中，第四行(例如圖6B的行657)包含SRAM陣列的第四位元單元，第三行656及第四行567包含第四位元單元的第四SRAM周邊電路。如圖6C中所示，第四位元線BL[3]及第四互補位元線BLB[3]在第四行上的第一導電層中延伸且將第四行中的第四位元單元連接到第四SRAM周邊電路的在第四行的單元690中的一或多個電晶體。一或多個連接線MD4在第 四SRAM周邊電路上方的第四行與第三行之間的第二導電層中延伸，並將第四位元線BL[3]及第四互補位元線BLB[3]連接到第三行中的第二SRAM周邊電路的一或多個電晶體。
圖7為根據一些實施例的SRAM周邊電路700的示範性電路圖。在一實施例中，SRAM周邊電路700為多工器(multiplexer)，例如行多工器，且包含一組三個p型電晶體MP3、MP4以及MP5以形成位元線預充電電路(bit line precharging circuit)。p型電晶體MP3、p型電晶體MP4以及p型電晶體MP5中的每一個的閘極彼此連接，同時MP3及MP5的第一端子連接到位元線BL，且MP4及MP5的第二端子連接到相應行位元單元的互補位元線BLB。MP3的第二端子與MP4的第一端子彼此連接。SRAM位元單元周邊電路更包含兩個額外p型電晶體MP1及MP2以及兩個n型電晶體MN1及MN2，第一端子分別連接到位元線BL及互補位元線BLB。MN1及MN2的閘極分別連接到對應的反或電路NOR2_1及NOR2_2的輸出端。SRAM周邊電路整體可以充當位元線調節電路及位元線解碼器電路。在一些實施例中，反或電路NOR2_1及反或電路NOR2_2中的每一個與圖5的周邊電路5(反或電路)一致。在一些實施例中，周邊電路700基於SRAM位元單元3的位元線BL及位元線BLB解碼(例如檢測)例如SRAM位元單元3的單元的內容。在一些實施例中，周邊電路700在檢測位元單元的內容之前對位元線BL及位元線BLB執行信號調節，例如放大。在一些實例中，MP1及MP2為5×1，具有五個鰭 及一個指形件(閘極接觸窗)。MN1及MN2為5×2，具有五個鰭及兩個指形件(閘極接觸窗)。MP3、MP4以及MP5為5×1，具有五個鰭及一個指形件(閘極接觸窗)。
圖8繪示包含使用N5節點的圖7的SRAM周邊電路700的佈局800。如可見圖8中，佈局800包含有包含單個類型的阱(例如p型主動阱區PP阱)的行820及行826以及包含單個類型的阱(例如n型主動阱區NP阱)的行822及行824。因此，各行包含一個阱，且佈局800實施1行1阱佈局。1行1阱佈局可節約行內的植入間隔成本，所述成本可能在以1行2阱佈局將兩個不同阱類型實施於單個行中時為分離p型主動阱區PP阱與n型主動阱區NP阱所需。在一些實施例中，圖7的SRAM周邊電路700可以按兩個單獨佈局實施，佈局828由邊界802標出且佈局830由邊界804標出。如圖所示，佈局828及佈局830各佔據列方向上的兩個位元單元間距806。如圖所示，佈局830包含兩個NOR2電路NOR2_1及NOR_2，其中各NOR2電路與圖6B的佈局675一致。儘管各行屬於相同阱類型，但各行中可能存在行方向上的間隙808。另外，佈局800還繪示行822及行824具有n型阱(NW)810，且繪示所有行820、822、824以及826具有鰭812及穿過到達閘極的多晶矽連接線(PO)814。在一些實施例中，可以使用間隙808以便具有連接線，且間隙可以具有3個多晶矽間距的長度。在一些實施例中，佈局828及佈局830可以組合在圖6C的單元602及單元604中，因此可以如圖6C中所示而形成四個周邊電路 700的佈局。本文所描述的一些實施例或實例提供優於現有技術的若干優勢。舉例來說，本文中設置的實施例提供SRAM周邊電路的佈局。所述佈局允許一個行內的一種類型的主動區(1行1阱)，從而節省當在一個行內實施2個阱(1行2阱)時分離兩個主動區所需的植入空間。
根據本公開的一些實施例，一種電路佈局至少包含第一靜態隨機存取記憶體(SRAM)周邊電路的第一佈局，包含設置在第一導電類型的第一阱區中的第一n型電晶體及第二n型電晶體，第一阱區佔據列方向上等於SRAM陣列的位元單元間距的距離。SRAM周邊電路包含設置在第二導電類型的第二阱區中的第一p型電晶體及第二p型電晶體。第二阱區佔據列方向上等於SRAM陣列的位元單元間距的第二距離。第二阱區設置成在列方向上鄰近於第一阱區。
在一些實施例中，上述的電路佈局更包括第二靜態隨機存取記憶體周邊電路的第二佈局。第二靜態隨機存取記憶體周邊電路實施在第一導電類型的第三阱區及第二導電類型的第四阱區中，其中第三阱區及第四阱區配置成在列方向上分別佔據有第三距離及第四距離，第三距離及第四距離分別等於靜態隨機存取記憶體陣列的位元單元間距，以及其中第三阱區設置成在第一行中在行方向上緊鄰第一阱區且第四阱區設置成在鄰近於第一行的第二行中在行方向上緊鄰第二阱區，以及其中第一阱區及第三阱區屬於相同類型，第一行中的第一阱區與第三阱區之間無過渡空 間，且第二阱區及第四阱區屬於相同類型，第二行中第二阱區與第四阱區之間無過渡空間。在一些實施例中，上述的電路佈局更包括第三靜態隨機存取記憶體周邊電路的第三佈局。第三靜態隨機存取記憶體周邊電路實施在第一導電類型的第五阱區及第二導電類型的第六阱區中，其中第五阱區及第六阱區配置成在列方向上分別佔據有第五距離及第六距離，第五距離及第六距離分別等於靜態隨機存取記憶體陣列的位元單元間距，以及其中第六阱區設置成在第三行中在列方向緊鄰第二阱區且第五阱區設置在鄰近於第三行的第四行中並在列方向上緊鄰第六阱區，以及其中第二阱區及第六阱區屬於相同類型，第二行及第三行中的第二阱區與第六阱區之間無過渡空間。
在一些實施例中，第一導電層設置在第一阱區及第二阱區上方且將第一p型電晶體連接到第一位元線並將第二p型電晶體連接到第一互補位元線。在一些實施例中，第一p型電晶體及第二p型電晶體形成用於第一位元線及第一互補位元線的位元線預充電電路，以在讀取對應位元單元之前對第一位元線及第一互補位元線進列預充電。在一些實施例中，SRAM周邊電路更包含設置在第二阱區中的第三p型電晶體及第四p型電晶體。第一n型電晶體及第二n型電晶體以及第三p型電晶體及第四p型電晶體形成用於第一位元線及第一互補位元線的感測放大器，以在檢測位元單元之前放大第一位元線信號及第一互補位元線信號。在一些實施例中，SRAM周邊電路更包含設置在第二阱區中的用於 在使用感測放大器之前調節(例如均衡)位元線的第一位元線均衡p型電晶體(first bit line equalizing p-type transistor)。第一導電層將第一位元線均衡p型電晶體的第一端子連接到第一位元線並將第一位元線均衡p型電晶體的第二端子連接到第一互補位元線。
在一些實施例中，SRAM周邊電路更包含設置在第一導電類型的第三阱區中的第三n型電晶體及第四n型電晶體。第三阱區設置成在行方向上鄰近於第一阱區，由於第一阱區及第三阱區屬於相同類型，第一阱區與第三阱區之間無額外空間，例如過渡空間。第五p型電晶體及第六p型電晶體設置在第二導電類型的第四阱區中。第四阱區設置成在行方向上鄰近於第二阱區且連接到均在行方向上延伸的第二位元線及第二互補位元線，第二阱區與第四阱區之間無額外空間。第二導電層設置在將第五n型電晶體連接到第二位元線並將第六n型電晶體連接到第二互補位元線的第三阱區及第五阱區上方。在一些實施例中，第五p型電晶體及第六p型電晶體形成用於第二位元線及第二互補位元線的位元線預充電電路，以在讀取對應位元單元之前對第二位元線及第二互補位元線進行預充電。
在一些實施例中，SRAM周邊電路更包含設置在第四阱區中的第七p型電晶體及第八p型電晶體。第三n型電晶體及第四n型電晶體以及第七p型電晶體及第八p型電晶體形成用於第二位元線及第二互補位元線的感測放大器。在一些實施例中， SRAM周邊電路更包含設置在第四阱區中的第二位元線均衡p型電晶體。第二位元線均衡p型電晶體的第一端子連接到第二位元線，且第二位元線均衡p型電晶體的第二端子連接到第二互補位元線。在一些實施例中，SRAM周邊電路更包含耦合到第一n型電晶體及第二n型電晶體中的每一個的閘極的反或閘電路。在一些實施例中，第一阱區及第三阱區為連續的，第一阱區與第三阱區之間無額外空間，第一SRAM位元單元行具有第一位元線及第一互補位元線，且第二阱區及第四阱區為連續的，第二阱區與第四阱區之間無額外過渡空間，第二SRAM位元單元行具有第二位元線及第二互補位元線。第一SRAM位元單元行及第二SRAM位元單元行設置成在列方向上彼此鄰近。根據本公開的一些方面，一種電路佈局包含第一靜態隨機存取記憶體(SRAM)周邊電路，所述SRAM周邊電路包含設置在第一導電類型的第一阱區中的第一n型電晶體及第二n型電晶體。第一阱區佔據列方向上等於SRAM陣列的位元單元間距的第一距離。第一SRAM周邊電路包含設置在第二導電類型的第二阱區中的第一p型電晶體及第二p型電晶體。第二阱區佔據列方向上等於位元單元間距的第二距離。第二阱區設置成在列方向上鄰近於第一阱區。所述電路佈局包含第二SRAM周邊電路，所述第二SRAM周邊電路包含設置在第一導電類型的第三阱區中的第三n型電晶體及第四n型電晶體。第三阱區佔據列方向上等於SRAM陣列的位元單元間距的第三距離。第二SRAM周邊電路包含設置在第二導電類型的第四阱 區中的第三p型電晶體及第四p型電晶體。第四阱區佔據列方向上等於位元單元間距的第四距離。第四阱區設置成在列方向上鄰近於第三阱區。第三阱區設置成在第一行中在行方向上緊鄰第一阱區，且第四阱區設置成在鄰近於第一行的第二行中在行方向上緊鄰第二阱區。此外，第一阱區及第三阱區屬於相同類型，且第二阱區及第四阱區屬於相同類型，其中第一行中的第一阱區與第三阱區之間以及第二行中的第二阱區與第四阱區之間無額外(過渡)空間。
根據本公開的一些實施例，一種電路佈局包含第一靜態隨機存取記憶體(SRAM)周邊電路，所述SRAM周邊電路包含設置在第一導電類型的第一阱區中的第一n型電晶體及第二n型電晶體。第一阱區佔據列方向上等於SRAM陣列的位元單元間距的第一距離。第一SRAM周邊電路包含設置在第二導電類型的第二阱區中的第一p型電晶體及第二p型電晶體。第二阱區佔據列方向上等於位元單元間距的第二距離。第二阱區設置成在列方向上鄰近於第一阱區。所述電路佈局包含第二SRAM周邊電路，所述第二SRAM周邊電路包含設置在第二導電類型的第四阱區中的第三p型電晶體及第四p型電晶體。第四阱區佔據列方向上等於SRAM陣列的位元單元間距的第四距離。第二SRAM周邊電路包含設置在第一導電類型的第三阱區中的第三n型電晶體及第四n型電晶體。第三阱區佔據列方向上等於位元單元間距的第三距離。第四阱區設置成在列方向上鄰近於第二阱區。第三阱區設置 成在列方向上緊鄰第四阱區。此外，第二阱區及第四阱區屬於相同類型，其中第二行及第三行中的第二阱區與第四阱區之間無額外(過渡)空間。
應理解，並非所有優勢都必須在本文中論述，對於所有實施例或實例並不要求特定優勢，並且其它實施例或實例可提供不同優勢。
以上概述若干實施例或實例的特徵以使本領域的技術人員可更好地理解本公開的各方面。本領域的技術人員應瞭解，其可很容易地將本公開用作設計或修改用於實現本文引入的實施例或實例的相同目的及/或達成相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，這些同等的構造並不脫離本公開的精神和範圍，且其可在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、取代和更改。
602:PP阱(單元)
604:NP阱(單元)
606:位元單元間距
608:周邊電路陣列
610:位元單元陣列
#1、#2、#3、#4:周邊電路
BC-1、BC-2、BC-3、BC-4:位元單元
BL[0]、BLB[0]:位元線
MD:連接線

Claims (10)

  1. 一種電路佈局，至少包括第一靜態隨機存取記憶體(SRAM)周邊電路的第一佈局，所述第一佈局包括：第一n型電晶體及第二n型電晶體設置在第一導電類型的第一阱區中，所述第一阱區配置成在列方向上佔據有第一距離，所述第一距離等於靜態隨機存取記憶體陣列的位元單元間距；以及第一p型電晶體及第二p型電晶體設置在第二導電類型的第二阱區中，所述第二阱區配置在所述列方向上佔據有第二距離，所述第二距離等於所述靜態隨機存取記憶體陣列的所述位元單元間距，所述第二阱區設置成在所述列方向上鄰近於所述第一阱區。
  2. 如申請專利範圍第1項所述的電路佈局，更包括第二靜態隨機存取記憶體周邊電路的第二佈局，其中所述第二靜態隨機存取記憶體周邊電路實施在所述第一導電類型的第三阱區及所述第二導電類型的第四阱區中，其中所述第三阱區及所述第四阱區配置成在所述列方向上分別佔據有第三距離及第四距離，所述第三距離及所述第四距離分別等於所述靜態隨機存取記憶體陣列的所述位元單元間距，以及其中所述第三阱區設置成在第一行中在行方向上緊鄰所述第一阱區且所述第四阱區設置成在鄰近於所述第一行的第二行中在所述行方向上緊鄰所述第二阱區，以及其中所述第一阱區及所述第三阱區屬於相同類型，所述第一行中的所述第一阱區與所述第三阱區之間無過渡空間，且所述第二阱區及所述第四阱區屬於相同類型，所述第 二行中所述第二阱區與所述第四阱區之間無過渡空間。
  3. 如申請專利範圍第2項所述的電路佈局，其中所述靜態隨機存取記憶體周邊電路的所述第一n型電晶體與所述第二n型電晶體以及所述第一p型電晶體與所述第二p型電晶體包括對應於所述靜態隨機存取記憶體陣列的第一位元單元的第一反或電路，其中所述靜態隨機存取記憶體陣列的所述第一位元單元佔據所述列方向上所述靜態隨機存取記憶體陣列的一個位元單元間距，以及其中所述靜態隨機存取記憶體周邊電路設置在所述第一阱區及所述第二阱區中，所述第一阱區及所述第二阱區佔據所述列方向上所述靜態隨機存取記憶體陣列的兩個位元單元間距。
  4. 如申請專利範圍第3項所述的電路佈局，其中所述第一行包括所述靜態隨機存取記憶體陣列的所述第一位元單元，其中所述第一行及所述第二行包括所述第一位元單元的所述第一靜態隨機存取記憶體周邊電路，其中第一位元線及第一互補位元線在所述第一行上方的第一導電層中延伸並將所述第一行中的所述第一位元單元連接到所述第一行的所述第一阱區中的所述第一靜態隨機存取記憶體周邊電路的一或多個電晶體，以及其中一或多個連接線在所述第一靜態隨機存取記憶體周邊電路上方的所述第一行與所述第二行之間的第二導電層中延伸並將所述第一位元線及所述第一互補位元線連接到所述第二行的所述第二阱區中的所述第一靜態隨機存取記憶體周邊電路的一或多個電晶體。
  5. 如申請專利範圍第4項所述的電路佈局，其中所述第二行包括所述靜態隨機存取記憶體陣列的所述第二位元單元，其中所述第一行及所述第二行包括所述第二位元單元的所述第二靜態隨機存取記憶體周邊電路，其中第二位元線及第二互補位元線在所述第二行上方的所述第一導電層中延伸並將所述第二行中的所述第二位元單元連接到所述第二行的所述第四阱區中的所述第二靜態隨機存取記憶體周邊電路的一或多個電晶體，以及其中一或多個連接線在所述第二靜態隨機存取記憶體周邊電路上方的所述第二行與所述第一行之間的所述第二導電層中延伸並將所述第二位元線及所述第二互補位元線連接到所述第一行的所述第三阱區中的所述第二靜態隨機存取記憶體周邊電路的一或多個電晶體。
  6. 如申請專利範圍第3項所述的電路佈局，其中所述第一靜態隨機存取記憶體周邊電路更包括：第三n型電晶體及第四n型電晶體設置在所述第一阱區中；以及第三p型電晶體及第四p型電晶體設置在所述第二阱區中，其中所述靜態隨機存取記憶體周邊電路的所述第三n型電晶體與所述第四n型電晶體以及所述第三p型電晶體與所述第四p型電晶體包括對應於所述靜態隨機存取記憶體陣列的所述第一位元單元的第二反或電路。
  7. 一種電路佈局，包括：第一靜態隨機存取記憶體(SRAM)周邊電路的第一佈局， 包括：第一n型電晶體及第二n型電晶體設置在第一導電類型的第一阱區中，所述第一阱區配置成在列方向上佔據有第一距離，所述第一距離等於靜態隨機存取記憶體陣列的位元單元間距；以及第一p型電晶體及第二p型電晶體設置在第二導電類型的第二阱區中，所述第二阱區配置成在所述列方向上佔據有第二距離，所述第二距離等於所述位元單元間距，所述第二阱區設置成在所述列方向上鄰近於所述第一阱區；第二靜態隨機存取記憶體周邊電路的第二佈局，包括：第三n型電晶體及第四n型電晶體設置在所述第一導電類型的第三阱區中，所述第三阱區配置成在所述列方向上佔據有第三距離，所述第三距離等於所述位元單元間距；以及第三p型電晶體及第四p型電晶體設置在所述第二導電類型的第四阱區中，所述第四阱區配置成在所述列方向上佔據有第四距離，所述第四距離等於所述位元單元間距，所述第四阱區設置成在所述列方向上鄰近於所述第三阱區；以及其中所述第三阱區設置成在第一行中在行方向上緊鄰所述第一阱區且所述第四阱區設置成在鄰近於所述第一行的第二行中在所述行方向上緊鄰所述第二阱區，以及其中所述第一阱區及所述第三阱區屬於相同類型且所述第二阱區及所述第四阱區屬於相同類型，所述第一行中的所述第一阱區與所述第三阱區之間以及所 述第二行中的所述第二阱區與所述第四阱區之間無過渡空間。
  8. 如申請專利範圍第7項所述的電路佈局，其中所述第一n型電晶體、所述第二n型電晶體、所述第三n型電晶體以及所述第四n型電晶體具有3個鰭及一個閘極，以及其中所述第一p型電晶體、所述第二p型電晶體、所述第三p型電晶體以及所述第四p型電晶體具有4個鰭及一個閘極。
  9. 如申請專利範圍第7項所述的電路佈局，其中所述第一阱區及所述第三阱區為p型阱且所述第二阱區及所述第四阱區為n型阱。
  10. 一種電路佈局，包括：第一靜態隨機存取記憶體(SRAM)周邊電路的第一佈局，包括：第一n型電晶體及第二n型電晶體設置在第一行中的第一導電類型的第一阱區中，所述第一阱區配置成在列方向上佔據有第一距離，所述第一距離等於靜態隨機存取記憶體陣列的位元單元間距；以及第一p型電晶體及第二p型電晶體設置在第二行中的第二導電類型的第二阱區中，所述第二阱區配置成在所述列方向上佔據有第二距離，所述第二距離等於所述位元單元間距，所述第二阱區設置成在所述列方向上鄰近於所述第一阱區；第二靜態隨機存取記憶體周邊電路的第二佈局，包括： 第三p型電晶體及第四p型電晶體設置在第三行中的所述第二導電類型的第四阱區中，所述第四阱區配置成在所述列方向上佔據有第四距離，所述第四距離等於所述位元單元間距；第三n型電晶體及第四n型電晶體設置在第四行中的所述第一導電類型的第三阱區中，所述第三阱區配置成在所述列方向上佔據有第三距離，所述第三距離等於所述位元單元間距；以及其中所述第四阱區設置成在所述列方向上緊鄰所述第二阱區且所述第三阱區設置成在所述列方向上緊鄰所述第四阱區，以及其中所述第二阱區及所述第四阱區屬於相同類型，所述第二行及所述第三行中的所述第二阱區與所述第四阱區之間無過渡空間。
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