CN101232038B - 高密度相变存储器的结构与制备的工艺 - Google Patents

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Abstract

本发明涉及到相变存储芯片(PCRAM)的高密度相变存储单元结构、三维电路设计布局与制造工艺流程。本发明为了实现PCRAM芯片存储阵列的高密度，通过三维立体布局设计，把基于CMOS(互补金属氧化物半导体)工艺的外围电路放在存储阵列的下面，上述外围电路晶片通过CMP(化学机械抛光)工艺实现平坦化。对P型或N型硅片进行外延技术形成N/P(或P/N)结，通过对准装置实现该硅片与上述CMOS硅片的低温键合，通过晶片剥离技术或背面减薄的技术实现CMOS片上的整片N/P(或P/N)结，接着在其之上制备可逆相变电阻，之后采用Cu互联，最后通过常规的封装技术实现整个芯片；从而整体实现三维立体1R1D芯片结构。

Description

高密度相变存储器的结构与制备的工艺
技术领域
本发明涉及一种高密度相变存储器的结构与制备工艺，更确切地说涉及一种高密度相变存储芯片(PCRAM)电路、器件工艺与相变存储器单元器件结构。通过全新的三维电路设计方式、电路与器件优化设计、模拟技术、低温键合技术、离子注入技术、ALD(原子层淀积)与AVD(原子气相沉淀)的沉积技术、低K(介电常数)材料的制备技术与铜互联技术实现高密度、低压、低功耗与高速的PCRAM芯片，本发明属于微纳电子学技术领域。
背景技术
PCRAM(相变存储器)的基本概念最初是Ovshinsky在1968年提出的，它是基于相变材料的可逆相变，利用其非晶态时的半导体高阻特性与多晶态时的半金属低阻特性实现存储的技术。
新型相变材料与器件的制备工艺的发展经历了非常漫长的过程，在20世纪七、八十年代，由于受材料研究及器件加工水平的限制，原型器件的功耗与速度无法与常规半导体存储技术相比拟，不能实现与CMOS工艺和功能的集成，因此没有引起国际上的重点关注。自20世纪九十年代以来，相变材料及其光学可逆转变特性的研究取得重大突破，在相变光存储应用方面得到了飞速发展，可擦写HD-DVD相变光盘已实现产业化，取得了巨大的商业价值，现在的研发水平已达到100GB的容量。随着集成电路技术的发展，特别是光刻等微纳加工技术水平的迅速提高，利用纳米尺度相变材料的电阻特性实现非挥发的存储技术引起了工业界的重视。2001年，英特尔公布了容量为4Mb的PCRAM试验芯片，其性能表明，当器件特征尺寸进入纳米量级，PCRAM体现出比SRAM(静态随机存储器)、DRAM(动态随机存储器)和FLASH(闪存)等商用化存储技术以及FERAM(铁电存储器)和MRAM(磁电存储器)等新型存储技术更优越的综合存储性能，被认为是固态存储技术继FLASH后的重大突破，在国际上掀起了PCRAM存储技术的研究热潮。
自1999年之后，英特尔、Ovonyx和意法半导体公司先后组成PCRAM研发联盟。现已研发出基于90nm工艺的128Mb测试芯片，将提供客户试用，该存储器重复擦写次数超过亿次，数据保持能力达10年，将在今年年底进行批量生产。英特尔和意法半导体两家公司还进一步开展了PCRAM的标准化制定工作。
韩国三星公司凭借雄厚的财力，投入大量的研发人员，2001年紧跟英特尔之后发展PCRAM技术。2006年9月宣布制备出512Mb的PCRAM芯片样品，这是国际上目前报道的最大存储容量，其数据传输速度为266Mb/s、写入数据的最大传输速度为4.64Mb/秒、操作电压为1.8V。并计划于2008年将PCRAM芯片推向市场。
2005年5月IBM、英飞凌和旺宏公司宣布进行PCRAM的联合开发研究。2006年12月，IBM公开了一种基于GeSb新型相变材料的桥式结构存储单元，其RESET(复位)电流降至0.09mA，这是国际上报道的最好结果。
最近五年内，世界上各大公司雄厚的人力、物力与财力使PCRAM技术研究取得了一系列重大突破。在关键技术与基础研究方面，如纳米尺度相变材料的纳秒级可逆相变与导电特性、器件制备尺寸的物理极限探索以及新型相变材料研究等方面取得了较大进展。在NATURE、PHYS.REV.LETT.等国际著名杂志上发表一批重要论文，充分说明PCRAM在产业化进程中还有很多重要的基础问题亟待解决。
目前PCRAM所用的相变材料主要是Ge2Sb2Te5(GST)，该材料已在可擦写相变光盘中得到广泛应用。但是，GST是否是基于电阻特性的低压、低功耗、高速、高密度PCRAM的最佳材料体系与组份，还需要大量的实验与数据积累。
针对高密度PCRAM，器件制备尺寸的物理极限的研究又是一个研究热点。IBM最新研发的PCRAM(存储单元尺寸为3nm×20nm)显示出了其替代计算机硬盘的潜力；英特尔的模拟结果认为其存储单元的尺寸可以小到φ5nm；韩国三星公司的研究结果显示φ10nm的相变颗粒也可实现存储。因此，基于电阻特性的PCRAM技术在高密度存储方面具有很大的发展空间。这些最小的存储单元与CMOS工艺的优化设计(从低压、低功耗、高速的角度，为实现存储过程读、写、擦的一致性与可靠性为目的，对高密度的存储阵列进行多层次的分割，实现合理的功耗分配)、高密度集成(在单位面积上存储单元的高密度，外围控制电路所占面积的缩小由为重要)。
器件的功耗降低是非常关键和重要的，因为相变存储器器件单元的相变过程最终要与MOS管或二极管的开关效应构成存储单元，为了实现与高密度存储芯片中的CMOS管或二极管功率相匹配，必需降低器件的功耗。降低器件功耗的方法有：减小电极与相变材料的接触面积；提高相变材料的电阻；在电极与相变材料之间或相变材料内部添加热阻层等等。根据文献报道，在相变存储其中85％的热量被耗散，只有约15％的热量被用于相变，这是现在相变存储器低功耗，高速的一个制约因素。文献报道不同结构的PCRAM有不同的RESET电流，RESET电流与结构中热量的利用率有关系，热量的利用率高的结构，RESET电流小。从能量平衡的角度设计与优化新型器件结构是可行的方案之一，能否进一步提高热量用于相变的效率，降低器件功耗，已成为关心的焦点之一。
充分利用最新纳米加工与制备技术实现高密度PCRAM芯片技术，如低温键合技术、硅的B、P成分梯度的外延技术、ALD(原子层淀积)与AVD(原子气相沉淀)的沉积技术、低K材料的制备技术与铜互联技术，这正是本发明的出发点之四。
发明内容
本发明的目的在于提供在一种高密度相变存储器的结构、制备工艺。发明涉及主要内容是针对三维立体结构1R1D的相变存储器芯片的整体设计。相变存储阵列之下为相应的外围控制电路。针对这一特点，相变存储器外围电路设计应与上层相变存储阵列相对应，并且能够最大限度的发挥三维立体结构的优势。主要包括行列译码器、驱动电路、读出灵敏放大电路、逻辑控制电路等的设计及布局方式与传统的存储电路有质的区别。
传统的存储电路布局方式如图1所示。外围电路在整体芯片中占了较多面积，真正用于存储信息的存储阵列反而只占了小部分面积。
本发明提供了一种用于高密度相变存储芯片(PCRAM)的高密度相变存储单元结构、电路设计三维布局与整体制造工艺流程。
为实现存储过程读、写、擦的一致性与可靠性为目的，对高密度的存储阵列进行多层次的分割，实现合理的功耗分配。最小的操作单元根据总的存储容量与设计要求划分，为了实现存储阵列的高密度，通过三维立体布局设计，把CMOS工艺实现控制存储的外围控制电路放在存储阵列的下面。
所述的相变存储芯片基于三维芯片结构，上层为存储阵列，存储阵列之下方为外围控制电路；外围控制电路产生的控制信号，通过字线、通孔和位线的互连线，定位控制某一存储单元。
采用三维立体芯片布局设计如图2所示。外围控制电路在存储阵列下方。将存储阵列为边界的正下方区域称为存储区域。行译码器位于存储区域中间并且与字线垂直排布；列译码器位于存储区域的边缘，并且与位线垂直排布；驱动电路及灵敏放大器位于存储区域内且与列译码器平行排布；逻辑控制电路排布于存储区域其他空余位置。
如图3所示实现1D1R阵列的结构与外围电路集成的三维立体示意图。如图3所示，字线与位线在不同平面交叉排布，两者交叉点处排布相变存储单元和二极管的串联结构。这样一条字线与一条位线即确定了唯一的操作相变存储单元。当字线为高电平时，二极管处于反向截止状态，外围电路无法对相变存储单元操作；当字线为低电平时，位线电平如果高于二极管阀值电压，那么二极管处于正向导通状态，外围电路发出的电流由位线通孔向上流至位线，又经过相变存储单元和二极管流入处于低电平的字线，回到外围电路中，从而形成一条电流回路，实现了对存储单元的操作。
外围控制电路控制每个存储区域内的行译码器、列译码器、驱动电路和灵敏放大器。假设要对某一存储单元进行读写操作。则外围控制电路发出控制信号，首先行译码器和列译码器开始工作，将n位地址信号译码成2n位独热码信号。当某一条字线被选中时，字线表现为低电平，当某一条位线被选中时，位线电平根据驱动电路而定。另一方面外围控制电路根据具体操作控制驱动电路发送RESET电流或SET电流或READ电流，该电流通过位线、相变单元、二极管、字线再流回外围电路，形成电流回路。从而完成读写操作。
本发明提供的高密度相变存储器结构的制作工艺包括：
①在清洗好的8-12时的P型或N型硅片上，通过常规的外延技术实现P/N结或N/P结。为了减小N/P结与上下电路的串联电阻，通过控制N/P结的硼(B)和磷(P)的掺杂浓度，使其呈现以N/P结为中心的由中心向表面逐步变浓的浓度梯度。通过优化工艺在该硅片上的N/P结形成后，要实现微区粗糙度小于10
Figure 2008100339265_1
、整片的平均粗糙度(ttv)小于5μm与整片的翘曲度小于20μm，以满足键合的基本条件；同样外围电路的CMOS硅片，通过抛光工艺实现与上述同样的微区粗糙度、平均粗糙度与翘曲度的键合要求，通过表面等离子体处理实现450℃的图形化键合，目的是保证外围电路与N/P结的电性能不受影响，同时要解决键合强度，尤其是N/P结硅片与金属图形的良好接触，减小串联电阻、电容等不利因素，然后通过背面减薄或其他剥离技术实现整片的CMOS外围电路的P/N结或N/P结；
②在已实现整片的CMOS外围电路的P/N结或N/P结上，沉积减小热损的过渡层、沉积相变材料、沉积减小热损的过渡层与上电极，曝光刻蚀到键合界面；
③通过ALD与AVD的方法制备高密度的SiO2介质材料，实现构成存储单元(1D1R)的成型与骨架，保证其与CMOS硅片的结合力与存储过程中的相变材料的向外扩散；
④采用SOL-GEL工艺，填充入多孔的低k(介电常数)介质材料；
⑤通过CMP成型工艺实现平坦化，多孔的低k介质材料由于其热导系数低，可以很好地避免存储操作过程有热扩散引起的串扰与热损问题；
⑥1R1D阵列与外围电路实现联接，利用Cu互联，整体实现电流从底层的CMOS控制电路向上流向可逆相变电阻(R)，在由R向下流回到CMOS控制电路的电流回路方式；最后通过常规的封装技术实现整个芯片。
所述的相变存储单元的上、下电极材料可以是W、TiN、Ta、Pt、Cu，通过纳米加工实现尺寸一致的高密度阵列。
所述的阻止存储过程热损的过渡材料是SiO2、TiO2、ZrO2、Y2O3、HfO2、Ta2O5、ZrO2、GaN等介质材料，也可是高阻的非晶Si，C，GeSi等低导热率的材料。主要考虑热能向上或向下的扩散问题，因而实现存储过程低功耗和高速问题。
所述的相变材料是GeSbTe、SiSbTe、SiGe、SbTe或其他高性能的材料体系。
所述的ALD(原子层淀积)与AVD(原子气相沉淀)方法制备高密度的SiO2介质材料有工艺优化与存储单元不同尺寸下的最佳厚度问题，通过模拟技术确定最佳的厚度；
所述的多孔低k介质材料的选择，主要确定它的热扩散系数；如SiO2。
由此可见，本发明针对大容量(GB级、器件特征尺寸可小于5F2)PCRAM芯片从低压、低功耗、高速的角度，为实现存储过程读、写、擦的一致性与可靠性为目的，对高密度的存储阵列进行多层次的分割，实现合理的功耗分配，最小的操作单元根据总的存储容量与设计要求划分，为了实现存储阵列的高密度，通过三维立体布局设计，把CMOS工艺实现控制存储的外围电路放在存储阵列的下面，8-12寸的上述CMOS工艺的控制存储的外围电路晶片通过CMP工艺，实现微区粗糙度小于10
Figure 2008100339265_2
、整片的平均粗糙度(ttv)小于5μm与整片的翘曲度小于20μm，清洗后以备后用(CMOS硅片)。对8-12寸P型或N型硅片进行外延技术形成N/P结，为了实现与上述CMOS工艺的集成与减小串联电阻，在B或P掺杂浓度实现成分梯度(表浓内稀)，通过对准装置实现有N/P结的硅片与上述CMOS硅片的低温键合(450℃以下，不影响下面CMOS电路的性能)，通过晶片剥离技术或背面减薄的技术实现CMOS片上的整片N/P结或P/N结；接着沉积减小热损的过渡层、沉积相变材料、沉积减小热损的过渡层与上电极，曝光刻蚀到剥离界面，通过ALD或AVD的方法制备高密度的SiO2介质材料，厚度10-100nm，实现构成存储单元(1D1R)的成型与骨架，保证其与CMOS硅片的结合力，避免存储过程中相变材料向外扩散，再利用SOL-GEL法填充多孔的低k介质材料，通过CMP成型，多孔的低k介质材料由于其热导系数低，可以很好地避免高密度存储阵列在存储操作过程由于热扩散而引起的串扰与热损问题；采用Cu互联，整体实现电流从底层的CMOS控制电路向上流向可逆相变电阻(R)，在由R向下流回到CMOS控制电路的电流回路方式；最后通过常规的封装技术实现整个芯片。
附图说明
图1传统存储器基本布局
图2三维立体结构布局设计方式
图3 1R1D阵列结构三维立体示意图
图4低温键合与晶片剥离后的整片P/N结与外围电路集成的工艺实现示意图
图5 1R1D阵列ALD或AVD形成SiO2保护层工艺实现示意图
图6通过低k材料填充后1R1D阵列与外围电路剖面示意图
图7 1R1D阵列与外围电路实现联接的剖面示意图
图中，1存储阵列区域，2行译码器，3列译码器，4驱动电路与灵敏放大器，5逻辑控制电路，6字线，7位线，8相变存储单元，9位线通孔，10二极管，11外围控制电路，12绝缘介质材料，13多孔低介电常数介质材料，14剥离技术，21过渡层1，22相变材料，23过渡层2，24顶电极，25铜
具体实施方式
实施例1：
在清洗好的8-12时的P型或N型硅片上，通过常规的外延技术实现P/N结或N/P结。为了减小N/P结与上下电路的串联电阻，通过控制N/P结的B和P的掺杂浓度，使其呈现以N/P结为中心的由中心向表面逐步变浓的浓度梯度。考虑到后续的CMP工艺，整个外延层的厚度在300-600nm，然后通过CMP的优化工艺，在该硅片上的N/P结形成后，要实现微区粗糙度小于10
Figure 2008100339265_3
、整片的平均粗糙度(ttv)小于5μm与整片的翘曲度小于20μm，以满足键合的基本条件。
通过45-180nm标准的CMOS工艺，实现外围电路的CMOS硅片，同时为了实现N/P或P/N结标硅片的键合，通过优化的CMOS工艺实现微区粗糙度小于10
Figure 2008100339265_4
、整片的平均粗糙度(ttv)小于5μm与整片的翘曲度小于20μm，图形化的CMOS工艺，通过表面等离子体处理实现450℃的图形化键合，目的是保证外围电路与N/P结的电性能不受影响，同时要解决键合强度，尤其是N/P结硅片与金属图形的良好接触，减小串联电阻、电容等不利因素，然后通过背面减薄或其他剥离技术实现CMOS外围电路上的整片P/N结或N/P结。
1D1R器件截面结构如图7：过渡层21、相变材料22、过渡层23、上电极24、P/N结或N/P结、绝缘介质材料12与填充材料13与构成整个实现存储的1D1R结构；过渡层21与过渡层23为TiO2，相变材料22为GST，上电极24为TiN，绝缘介质材料12为ALD法的高密度SiO2，填充材料13为SOL-GEL法的多孔SiO2低介电常数介质材料，制备工艺如下：
1.在CMOS与整片的P/N结衬底上，采用高真空电子束蒸发加氧气氛退火的方法实现1-5nm的TiO2，采用磁控溅射的方法沉积50-150nm GST薄膜，再采用高真空电子束蒸发加氧气氛退火的方法实现1-5nm的TiO2，采用磁控溅射的方法沉积50-150nm TiN；
2.采用45-180nm标准的CMOS工艺，通过对准、曝光与刻蚀，刻蚀到CMOS衬底，形成直径为50-260nm的圆柱体；
3.通过ALD工艺实现10--100nm的SiO2原子层沉积；
4.采用SOL-GEL法制备多孔SiO2低k介质材料，实现填充；
5.采用CMP工艺实现平坦化，终止在上电极处；
6.通过铜互联技术，实现电路的连接。
在器件与电路模拟的基础上，实现外围电路、1D1R功能与工艺的优化，实现整个PCRAM芯片全部工艺。
实施例2：
如图3所示实现1D1R阵列的结构与外围电路集成的三维立体示意图。当字线处于低电平(逻辑“0”电平)时，二极管处于正向导通状态，下层外围电路产生的电流脉冲通过位线通孔，经位线传送至相变存储单元，再通过二极管返回下层外围电路，从而形成电流回路。当字线电平出于高电平(逻辑“1”电平)时，二极管处于反向截止状态，下层外围电路发送的电流脉冲无法形成电流回路，即外围电路无法对相变存储单元操作。通过外围电路的逻辑控制，当没有选中该存储块时，该存储块所有字线保持高电平，从而减少字线翻转带来的动态功耗，将整个存储芯片功耗维持在一个有限的区域内。

Claims (9)

1.一种高密度相变存储器结构的制备方法，其特征在于制作步骤是：
①在清洗好的8-12英寸的P型或N型硅片上，通过常规的外延技术实现N/P结，通过控制N/P结的硼和磷的掺杂浓度，使其呈现以N/P结为中心的由中心向表面逐步变浓的浓度梯度，以减小N/P结与上下电路的串联电阻，接着在硅片上的N/P结形成后，使微区粗糙度小于
Figure FSB00000213308900011
整片的平均粗糙度小于5μm与整片的翘曲度小于20μm，以满足键合的条件；同样外围控制电路的CMOS硅片，通过抛光工艺实现使微区粗糙度、平均粗糙度与翘曲度的键合要求，通过表面等离子体处理实现450℃的图形化键合，以键合上述已形成N/P结的硅片和所述外围控制电路的CMOS片；然后通过背面减薄的剥离技术实现整片的CMOS外围控制电路的N/P结；
②在步骤①已实现整片的CMOS外围控制电路的N/P结上，依次沉积减小热损的第一过渡层、沉积相变材料、沉积减小热损的第二过渡层与上电极，曝光刻蚀到键合界面；
③通过原子层沉积或原子气相沉淀的方法制备高密度的SiO2介质材料，实现构成存储单元的成型与骨架；
④采用SOL-GEL工艺，填充入多孔的低介电常数k的介质材料；
⑤通过CMP成型工艺实现平坦化，多孔的低介电常数k介质材料由于其热导系数低，可以很好地避免存储操作过程由热扩散引起的串扰与热损问题；
⑥存储单元阵列与外围电路实现联接，利用Cu互联，整体实现电流从底层的CMOS控制电路向上流向可逆相变电阻，在由可逆相变电阻向下流回到CMOS控制电路的电流回路方式；最后通过常规的封装技术实现整个芯片。
2.按权利要求1所述的高密度相变存储器结构的制备方法，其特征在于所述的相变存储单元的上电极材料为W、TiN、Ta、Pt或Cu，通过纳米加工实现尺寸一致的高密度阵列。
3.按权利要求1所述的高密度相变存储器结构的制备方法，其特征在于所述的过渡层材料为SiO2、TiO2、ZrO2、Y2O3、HfO2、Ta2O5、ZrO2和GaN中的任意一种，或为高阻的非晶态Si、C或GeSi低导热材料。
4.按权利要求1所述的高密度相变存储器结构的制备方法，其特征在于所述的相变材料为GeSbTe、SiSbTe、SiGe、SbTe或SiSb。
5.按权利要求1所述的高密度相变存储器结构的制备方法，其特征在于步骤④中填入多孔的低介电常数的介质材料为SiO2。
6.按权利要求1所述的高密度相变存储器结构的制备方法，其特征在于制备的高密度相变存储器包括行译码器、列译码器、字线、位线、驱动电路和灵敏放大器，逻辑控制电路，所述的相变存储芯片基于三维芯片结构，上层为存储阵列，存储阵列之下方为外围控制电路；外围控制电路与IDIR陈列连接，形成三维立体；外围控制电路产生的控制信号，通过字线、通孔和位线的互连线，定位控制某一存储单元。
7.按权利要求6所述的高密度相变存储器结构的制备方法，其特征在于存储阵列位边界的正下方为存储区域。
8.按权利要求6所述的高密度相变存储器结构的制备方法，其特征在于行译码器位于存储区域中间并与字线垂直排布；列译码器位于存储区域的边缘，与位线垂直排布。
9.按权利要求6所述的高密度相变存储器结构的制备方法，其特征在于驱动电路及灵敏放大器位于存储区域内，且与列译码器平行排布。
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