CN106920795B - 存储器结构及其制备方法、存储器的测试方法 - Google Patents

存储器结构及其制备方法、存储器的测试方法 Download PDF

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Abstract

本申请实施例公开了一种存储器结构及其制备方法，该存储器结构中，在CMOS芯片的正面形成有第一金属图案层。其中，存储器结构中的至少部分导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案之间形成电连接，从而使多个TAC通过所述导电凸块、第一通孔和第二通孔以及第一金属图案层上的金属图案按照特定方式连接形成测试TAC性能的测试结构。通过对该测试TAC性能的测试结构的测试，能够实现对TAC性能的测试。基于此，本申请实施例还公开了一种存储器结构的测试方法。

Description

存储器结构及其制备方法、存储器的测试方法
技术领域
本申请涉及存储器技术领域，尤其涉及一种存储器结构及其制备方法，此外本申请还涉及一种存储器的测试方法。
背景技术
3D NAND存储器是革新性的半导体存储技术，通过增加存储叠层而非缩小器件二维尺寸实现存储密度增长，从而拓宽了存储技术的发展空间。
目前，3D NAND存储器的一种结构为存储阵列芯片和CMOS芯片上下层叠形成。为了减少器件尺寸，通常在存储阵列芯片的存储阵列区域形成有穿过存储区域的连接TAC(through array contact)。电源和外围信号都需要通过TAC供到存储阵列芯片上。
因此，TAC性能的好坏对3D NAND存储器的性能有着重要的影响，所以，在3D NAND存储器封装之前，实现对TAC性能的测试至关重要。
发明内容
为了在3D NAND存储器封装之前，实现对TAC性能的测试，本申请提供了一种存储器构及其制备方法，此外，基于本申请提供的存储器结构，本申请还提供了一种存储器的测试方法。
为了达到上述发明目的，本申请采用了如下技术方案：
一种存储器结构，包括：
上下相对放置的存储阵列芯片和CMOS芯片，
其中，在所述存储阵列芯片的存储阵列区域形成有穿过所述存储阵列区域的连接TAC；
在所述存储阵列芯片的正面形成有第一介电层，所述第一介电层内形成有多个第一通孔；
在所述存储阵列芯片的背面形成有多个导电凸块；
所述CMOS芯片的正面依次层叠形成有第一金属图案层和第二介电层，所述第二介电层内形成有多个第二通孔；
所述第一介电层与所述第二介电层连接在一起；
其中，至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案之间形成电连接，从而使多个TAC通过所述导电凸块、第一通孔和第二通孔以及第一金属图案层上的金属图案按照特定方式连接形成测试TAC性能的测试结构。
可选地，所述结构还包括：
形成在所述CMOS芯片正面和所述第一金属图案层之间的TAC测试电路，所述TAC测试电路与所述第一金属图案层之间形成电连接。
可选地，所述结构还包括形成于所述存储阵列芯片背面内的通过硅片通道即TSV，所述导电凸块与至少部分所述TAC之间通过所述TSV之间形成电连接。
可选地，所述测试TAC性能的测试结构包括多个串联连接的TAC。
可选地，所述测试TAC性能的测试结构包括n个TAC，所述多个TAC从所述测试TAC性能的结构的一端到另一端依次分别为第1个TAC，第2个TAC，直至第n个TAC，
其中，第奇数个TAC并联连接在一起，第偶数个TAC并联连接在一起，从而形成呈梳状结构的TAC测试结构；
其中，n为正整数。
一种存储器结构的制备方法，包括：
提供存储阵列芯片和CMOS芯片；
在所述存储阵列芯片的存储阵列区域形成穿过所述存储阵列区域的连接TAC；
在所述存储阵列芯片的正面形成第一介电层；
在所述第一介电层内形成多个第一通孔；
在所述存储阵列芯片的背面形成多个导电凸块；
在所述CMOS芯片的正面依次层叠形成第一金属图案层和第二介电层；
在所述第二介电层内形成多个第二通孔；
将所述第一介电层与所述第二介电层相对连接在一起，以使所述存储阵列芯片和CMOS芯片形成上下层叠结构；
其中，至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案之间形成电连接，从而使多个TAC通过所述导电凸块、第一通孔和第二通孔以及第一金属图案层上的金属图案按照特定方式连接形成测试TAC性能的测试结构。
可选地，所述在所述存储阵列芯片的背面形成多个导电凸块之前，还包括：
在所述存储阵列芯片的背面内形成多个通过硅片通道即TSV；所述导电凸块和所述TAC之间通过所述TSV形成电连接；
所述在所述存储阵列芯片的背面形成多个导电凸块，具体为：
在多个所述TSV之上形成多个导电凸块。
可选地，在所述CMOS芯片的正面形成第一金属图案层之前，还包括：
在所述CMOS芯片的正面形成TAC测试电路；
在所述CMOS芯片的正面形成第一金属图案层具体为：
在所述TAC测试电路之上形成第一金属图案层，所述第一金属图案层与所述TAC测试电路之间形成电连接。
可选地，所述在所述存储阵列芯片的背面形成多个导电凸块，具体为：
在所述存储阵列芯片的背面淀积一层金属层；
对所述金属层进行图案化；
在图案化后的金属层上填充介电材料，形成第二金属图案层，所述第二金属图案层的金属图案为多个所述导电凸块。
可选地，所述将所述第一介电层与所述第二介电层连接在一起，具体为：
通过异质结键合的方式将所述第一介电层与所述第二介电层键合在一起。
一种存储器的测试方法，所述测试方法基于上述任一实施方式所述的存储器结构，所述测试方法包括：
获取用于测试TAC性能的测试信号的输入信号；
将所述输入信号通过第一测试探针输入到测试TAC性能的测试结构内；
通过第二测试探针获取所述用于测试TAC性能的测试信号的输出信号；
根据所述用于测试TAC性能的测试信号的输入信号、输出信号以及测试TAC性能的测试结构计算TAC性能。
与现有技术相比，本申请至少具有以下优点：
通过以上技术方案可知，至少部分导电凸块、TAC、第一通孔、至少部分第二通孔以及第一金属图案层上的金属图案之间形成电连接，从而使多个TAC通过所述导电凸块、第一通孔和第二通孔以及第一金属图案层上的金属图案按照特定方式连接形成测试TAC性能的测试结构。
基于该测试TAC性能的测试结构，测试信号的输入信号可以通过第一测试探针输入到测试结构内部，然后，测试信号的输出信号可以经由第二测试探针输出，最后根据该测试信号的输入信号、输出信号以及该测试TAC性能的测试结构计算得到TAC的性能值，如此完成对TAC性能的测试。
需要说明，本申请实施例提供的存储器结构可以为3D NAND存储器结构。因此，根据本申请提供的存储器结构的测试方法能够实现在3D NAND存储器封装之前对3D NAND存储器内的TAC的性能进行测试。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本申请提供的存储器结构示意图；
图2为本申请提供的测试TAC电阻的TAC结构示意图；
图3为本申请提供的测试TAC电容的TAC测试结构示意图；
图4为本申请提供的存储器结构的测试方法流程示意图；
图5为本申请提供的存储器结构的制备方法的流程示意图；
图6A至图6J是本申请提供存储器结构的制备方法的一系列制程对应的结构示意图。
附图标记
10：存储阵列芯片，11：TAC，12：第一介电层，13：第一通孔，14：导电凸块，15：TSV，16：字线位线连接；
20：CMOS芯片，21：第一金属图案层，22：第二介电层，23：第二通孔；
201至204：TAC，31至34：TAC。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
图1是本申请提供的存储器结构示意图。如图1所示，该存储器结构包括：
上下相对放置的存储阵列芯片10和CMOS芯片20，
其中，在所述存储阵列芯片10的存储阵列区域形成有穿过所述存储阵列区域的连接TAC 11；其中，形成在存储阵列区域的TAC一般为多个。
在所述存储阵列芯片10的正面形成有第一介电层12，所述第一介电层12内形成有多个第一通孔13；
在所述存储阵列芯片10的背面形成有多个导电凸块14；
所述CMOS芯片20的正面依次层叠形成有第一金属图案层21和第二介电层22，所述第二介电层22内形成有多个第二通孔23；
所述第一介电层12与所述第二介电层22连接在一起；所述第一通孔13与所述第二通孔23之间形成电连接。作为示例，第一介电层12与第二介电层22之间可以通过异质结键合的方式键合在一起。所谓异质结键合就是通过分子间作用力将第一介电层12和第二介电层22键合在一起。
在上述存储器结构中，至少部分多个导电凸块14、所述TAC 11、所述第一通孔13、所述第二通孔23以及所述第一金属图案层21上的金属图案之间形成电连接，从而使多个TAC 11通过所述导电凸块14、第一通孔13和第二通孔23以及第一金属图案层21上的金属图案按照特定方式连接形成测试TAC性能的测试结构。
需要说明，在对TAC进行测试时，一般不需要对存储阵列芯片10内的所有TAC都进行测试，而是从TAC中抽出部分TAC进行测试，而在需要进行测试的TAC上电连接导电凸块14即可，所以，导电凸块14不需要与所有TAC均形成电连接，其可以与部分TAC 11之间形成电连接。在测试TAC性能时，测试该与导电凸块14形成电连接的TAC的性能。
作为本申请的一具体实施例，在存储阵列区域形成TAC时，TAC不会贯穿存储阵列区域的正背面，而是从存储阵列区域的正面向存储阵列区域贯穿一定深度，而在靠近存储阵列区域背面区域没有贯穿。在这种情况下，为了实现导电凸块14与TAC 11的电连接，上述所述的存储器结构还可以包括形成于所述存储阵列芯片10背面内的通过硅片通道即TSV(through silicon vias)15，所述导电凸块14与所述至少部分所述TAC 11之间通过所述TSV 15之间形成电连接。采用TSV 15结构将导电凸块14和TAC 11实现电连接的方式能够节省更多的空间设置存储单元，从而在达到相同存储性能的存储器时，有利于减小器件尺寸。
此外，作为本申请的另一具体实施例，为了更好地对TAC性能进行测试，上述所述的存储器结构还可以包括：形成在所述CMOS芯片20正面和所述第一金属图案层21之间的TAC测试电路(图1中未示出)，所述TAC测试电路与所述第一金属图案层21之间形成电连接。
此外，在存储阵列芯片10内还设置有字线位线连接16，该字线位线连接16与第一通孔13电连接，如此，相互电连接的导电凸块14、TAC 11、第一通孔13、第二通孔23、第一金属图案层21、另一第二通孔23、另一第一通孔13、字线位线连接15之间可以形成电信号通路。如此，由测试探针输入的电信号，通过该电信号通路能够达到存储阵列芯片内部，并经另一条电信号通路输出到探针。如此，通过该电信号通路能够实现对存储阵列芯片10内部结构性能的测试。
作为示例，利用本申请实施例提供的结构可以测试TAC的电性能，例如TAC的电阻和TAC的电容。
需要说明，测试TAC的电阻和电容时的TAC测试结构不同。而且，由于一个TAC的电容或电阻一般较小，如果仅测试一个TAC的电容或电阻，就会导致测量误差较大，导致测量不准确的问题。
因此，本申请实施例为了提高TAC性能测量的准确性，通过设置TAC的结构可以测量多个TAC的性能，在测出多个TAC的性能值后，将该多个TAC的性能值求平均，得到的平均值即可认为是一个TAC对应的性能值。例如，设定TAC结构内包括n个串联的TAC，由本申请实施例提供的结构和测试方法测出的TAC结构的电阻为R，则一个TAC的电阻为R/n，其中，n为正整数。
在本申请实施例中，测试TAC电阻的TAC结构与测试TAC电容的TAC结构不同。
其中，在测试TAC电阻的TAC结构内，多个TAC 11通过电连接的导电凸块14、第一通孔13和第二通孔23以及第一金属图案层21上的金属图案形成串联连接。即测试TAC电阻的TAC结构包括多个串联连接的TAC。也可以认为测试TAC电阻的TAC结构中的多个TAC形状呈蜷曲状即serpentine结构。图2示出了本申请实施例提供的测试TAC电阻的TAC结构示意图。图2示出了4个串联的TAC，其分别标记为201、202、203和204。在图2中仅标记出TAC结构，与其电连接的导电凸块14、第一通孔13和第二通孔23以及第一金属图案层21在图2中没有标出。但是根据上述对存储器结构的描述，应当理解为该4个TAC通过与其电连接的导电凸块14、第一通孔13和第二通孔23以及第一金属图案层21实现串联。
当需要对图2所示的TAC测试结构中的TAC电阻进行测试时，将两根测试探针分别插入到TAC 201和TAC 204对应的导电凸块上。
在本申请实施例中，测试TAC电容的TAC测连接的梳状结构。其中TAC的排序是根据TAC的位置从TAC测试结构的一端到另一端依次排序。具体地说，设定测试TAC性能的测试结构包括n个TAC，所述多个TAC从所述测试TAC性能的结构的一端到另一端依次分别为第1个TAC，第2个TAC，直至第n个TAC，其中，第奇数个TAC并联连接在一起，第偶数个TAC并联连接在一起，从而形成呈梳状结构的TAC；其中，n为正整数。
作为示例，图3示出了本申请实施例提供的测试TAC电容的TAC测试结构示意图。如图3所示，该TAC结构包括4个TAC，其从左到右依次分别为第1个TAC 31、第2个TAC 32、第3个TAC 33和第4个TAC 34。
其中，第1个TAC 31与第3个TAC 33之间通过第一通孔13、第二通孔23和第一金属图案层21的一金属图案并联连接，第2个TAC 32与第4个TAC 34之间通过另一第一通孔、13另一第二通孔23和第一金属图案层21的另一金属图案并联连接。
当需要对图3所示的TAC结构中的TAC电容进行测试时，需要将两根测试探针分别插入到TAC 31和TAC 34对应的导电凸块上。
以上为本申请实施例提供的存储器结构的具体实施方式。需要说明，本申请实施例提供的存储器结构可以为3D NAND存储器结构。
利用上述实施例提供的存储器结构，可以对存储器的TAC性能进行测试。具体测试方法可以如图4所示的测试方法流程图，其包括以下步骤：
S41、获取用于测试TAC性能的测试信号的输入信号。
S42、将所述输入信号通过第一测试探针输入到测试TAC性能的测试结构内：
需要说明，在测试TAC性能时，测试TAC性能的测试结构的首尾两端分别作为测试信号的输入端和输出端。
如此，将第一测试探针插入到位于测试TAC性能的测试结构的一端的TAC对应的导电凸块14上，如此，测试信号经过第一测试探针即可将测试信号的输入信号输入到测试TAC性能的测试结构内。
S43、通过第二测试探针获取所述用于测试TAC性能的测试信号的输出信号：
具体为将第二测试探针插入到位于测试TAC性能的测试结构的另一端的TAC对应的导电凸块14上，如此，通过第二测试探针即可获取到从TAC测试结构输出的用于测试TAC性能的测试信号的输出信号。
S44、根据所述用于测试TAC性能的测试信号的输入信号、输出信号以及测试TAC性能的测试结构计算TAC性能。
以上本申请实施例提供的存储器结构及测试方法的具体实施方式。通过以上实施例可知，形成在存储阵列区域的多个TAC能够通过电连接的导电凸块、第一通孔和第二通孔以及第一金属图案层按照特定方式连接形成测试TAC性能的结构。
基于该测试TAC性能的测试结构，测试信号的输入信号可以通过第一测试探针输入到测试结构内部，然后，测试信号的输出信号可以经由第二测试探针输出，最后根据该测试信号的输入信号、输出信号以及该测试TAC性能的测试结构计算得到TAC的性能值，如此完成对TAC性能的测试。
因此，根据本申请提供的存储器结构以及测试方法能够实现在3D NAND存储器封装之前对3D NAND存储器内的TAC的性能进行测试。
基于上述实施例提供的存储器结构，本申请实施例还提供了一种存储器结构的制备方法的具体实施方式。具体参见以下实施例。
下面结合图5以及图6A至图6J对本申请实施例提供的制备方法进行详细描述。
图5是本申请实施例提供的存储器结构的制备方法的流程示意图。如图5所示，该制备方法包括以下步骤：
S501、提供存储阵列芯片10和CMOS芯片20：
图6A分别示出了存储阵列芯片10和CMOS芯片20。其中，存储阵列芯片10内设置有字线位线连接15。
S502、在所述存储阵列芯片10的存储阵列区域形成穿过所述存储阵列区域的连接TAC 11：
如图6B所示，在存储阵列芯片10的存储阵列区域形成穿过存储阵列区域的连接TAC 11。其中，在存储阵列区域，形成的TAC可以为多个。
S503、在所述存储阵列芯片10的正面形成第一介电层12：
如图6C所示，采用本领域惯用的技术手段，在存储阵列芯片10的正面形成第一介电层12。作为示例，形成第一介电层12的材料可以为氮化硅或氧化硅。
S504、在所述第一介电层12内形成多个第一通孔13，所述第一通孔13与所述TAC11之间形成电连接：
如图6D所示，在第一介电层12内形成多个第一通孔13，第一通孔13和TAC 11之间形成电连接。作为示例，在第一介电层12内形成多个第一通孔13可以具体为：采用掩模板对第一介电层12进行刻蚀形成孔洞，利用金属材料填充孔洞，然后对第一介电层进行平坦化，从而使得填充有金属材料的孔洞形成多个第一通孔13。此外，部分第一通孔13还与设置在存储阵列芯片10内的字线位线连接16电连接。
S505、在所述存储阵列芯片10的背面内形成通过硅片通道即TSV 15；所述TSV 15与所述TAC 11之间形成电连接：
本步骤可以具体为：从存储阵列芯片10的背面对存储阵列芯片10进行减薄处理，然后从减薄处理后的存储阵列芯片10的背面形成TSV 15，所述TSV 15与所述TAC 11之间形成电连接。该步骤执行完对应的结构示意图如图6E所示。
S506、在多个所述TSV15之上形成多个导电凸块14，所述多个导电凸块14分别与至少部分所述TAC 11之间形成电连接：
如图6F所示，在多个TSV 15之上形成多个导电凸块14，所述多个导电凸块14分别与至少部分TAC 11之间形成电连接。
作为示例，本申请实施例在TSV 15上形成导电凸块14的具体方法可以如下：
在TSV 15上淀积一层金属层；对所述金属层进行图案化；在图案化后的金属层上填充介电材料，形成第二金属图案层，所述第二金属图案层的金属图案为多个所述导电凸块。在本步骤中，淀积的金属层的材质可以为铝。
S507、在所述CMOS芯片20的正面形成第一金属图案层21：
如图6G所示，在CMOS芯片20的正面形成第一金属图案层21。
作为示例，在CMOS芯片20的正面形成第一金属图案层21的具体方法如下：
在CMOS芯片20的正面形成介电层，对介电层进行刻蚀以在预定区域形成孔洞，对形成的孔洞进行金属材料填充，然后进行平坦化，最终形成第一金属图案层21。
S508、在所述第一金属图案层21之上形成第二介电层22：
如图6H所示，在第一金属图案层21之上形成第二介电层22。
S509、在所述第二介电层22内形成多个第二通孔23，至少部分所述第二通孔23与所述第一金属图案层21之间形成电连接：
如图6I所示，在第二介电层22内形成多个第二通孔23，至少部分第二通孔与第一金属图案层21之间形成电连接。
S510、将所述第一介电层12与所述第二介电层22相对连接在一起，以将存储阵列芯片10和CMOS芯片20连接在一起，并形成上下层叠结构：
如图6J所示，将所述第一介电层12与所述第二介电层22相对连接在一起，以将存储阵列芯片10和CMOS芯片20连接在一起，并形成上下层叠结构。在第一介电层12与所述第二介电层22相对连接在一起的同时，所述第一通孔13与所述第二通孔23之间形成电连接。
本申请实施例可以具体通过异质结键合(hybrid bonding)的方式将所述第一介电层与所述第二介电层键合在一起。
以上为本申请实施例提供的存储器结构的制备方法的具体实施方式。
需要说明，在未将第一介电层12与所述第二介电层22相对连接在一起之前，存储阵列芯片10和CMOS芯片相互独立，所以，在该具体实施方式中，对存储阵列芯片10和CMOS芯片的处理可以并行处理，以缩短制备存储器结构的加工时间，提高加工效率。具体到本实施例来说，步骤S502至S506与步骤S507至S509可以并行处理。
通过以上描述即可制备出本申请实施例提供的存储器结构。而且通过上述电连接的导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案，从而使多个TAC通过所述导电凸块、第一通孔和第二通孔以及第一金属图案层上的金属图案按照特定方式连接形成测试TAC性能的测试结构。
作为本申请的一具体实施例，为了实现对TAC性能更准确的测试，在所述CMOS芯片的正面形成第一金属图案层之前，还可以包括：
在所述CMOS芯片的正面形成TAC测试电路；
在所述CMOS芯片的正面形成第一金属图案层具体为：
在所述TAC测试电路之上形成第一金属图案层，所述第一金属图案层与所述TAC测试电路之间形成电连接。
以上所述，仅是本申请的较佳实施例而已，并非对本申请作任何形式上的限制。虽然本申请已以较佳实施例揭露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (11)

1.一种存储器结构，其特征在于，包括：
上下相对放置的存储阵列芯片和CMOS芯片，
其中，在所述存储阵列芯片的存储阵列区域形成有穿过所述存储阵列区域的连接TAC；
在所述存储阵列芯片的正面形成有第一介电层，所述第一介电层内形成有多个第一通孔；
在所述存储阵列芯片的背面形成有多个导电凸块；
所述CMOS芯片的正面依次层叠形成有第一金属图案层和第二介电层，所述第二介电层内形成有多个第二通孔；
所述第一介电层与所述第二介电层连接在一起；
其中，至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案之间形成电连接，从而使多个TAC通过所述导电凸块、第一通孔和第二通孔以及第一金属图案层上的金属图案按照特定方式连接形成测试TAC性能的测试结构。
2.根据权利要求1所述的存储器结构，其特征在于，所述结构还包括：
形成在所述CMOS芯片正面和所述第一金属图案层之间的TAC测试电路，所述TAC测试电路与所述第一金属图案层之间形成电连接。
3.根据权利要求1所述的结构，其特征在于，所述结构还包括形成于所述存储阵列芯片背面内的通过硅片通道即TSV，所述导电凸块与至少部分所述TAC之间通过所述TSV之间形成电连接。
4.根据权利要求1-3任一项所述的存储器结构，其特征在于，所述测试TAC性能的测试结构包括多个串联连接的TAC。
5.根据权利要求1-3任一项所述的存储器结构，其特征在于，所述测试TAC性能的测试结构包括n个TAC，所述多个TAC从所述测试TAC性能的结构的一端到另一端依次分别为第1个TAC，第2个TAC，直至第n个TAC，
其中，第奇数个TAC并联连接在一起，第偶数个TAC并联连接在一起，从而形成呈梳状结构的TAC测试结构；
其中，n为正整数。
6.一种存储器结构的制备方法，其特征在于，包括：
提供存储阵列芯片和CMOS芯片；
在所述存储阵列芯片的存储阵列区域形成穿过所述存储阵列区域的连接TAC；
在所述存储阵列芯片的正面形成第一介电层；
在所述第一介电层内形成多个第一通孔；
在所述存储阵列芯片的背面形成多个导电凸块；
在所述CMOS芯片的正面依次层叠形成第一金属图案层和第二介电层；
在所述第二介电层内形成多个第二通孔；
将所述第一介电层与所述第二介电层相对连接在一起，以使所述存储阵列芯片和CMOS芯片形成上下层叠结构；
其中，至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案之间形成电连接，从而使多个TAC通过所述导电凸块、第一通孔和第二通孔以及第一金属图案层上的金属图案按照特定方式连接形成测试TAC性能的测试结构。
7.根据权利要求6所述的制备方法，其特征在于，所述在所述存储阵列芯片的背面形成多个导电凸块之前，还包括：
在所述存储阵列芯片的背面内形成多个通过硅片通道即TSV；所述导电凸块和所述TAC之间通过所述TSV形成电连接；
所述在所述存储阵列芯片的背面形成多个导电凸块，具体为：
在多个所述TSV之上形成多个导电凸块。
8.根据权利要求6或7所述的制备方法，其特征在于，在所述CMOS芯片的正面形成第一金属图案层之前，还包括：
在所述CMOS芯片的正面形成TAC测试电路；
在所述CMOS芯片的正面形成第一金属图案层具体为：
在所述TAC测试电路之上形成第一金属图案层，所述第一金属图案层与所述TAC测试电路之间形成电连接。
9.根据权利要求6或7所述的制备方法，其特征在于，所述在所述存储阵列芯片的背面形成多个导电凸块，具体为：
在所述存储阵列芯片的背面淀积一层金属层；
对所述金属层进行图案化；
在图案化后的金属层上填充介电材料，形成第二金属图案层，所述第二金属图案层的金属图案为多个所述导电凸块。
10.根据权利要求6或7所述的制备方法，其特征在于，所述将所述第一介电层与所述第二介电层连接在一起，具体为：
通过异质结键合的方式将所述第一介电层与所述第二介电层键合在一起。
11.一种存储器的测试方法，其特征在于，所述测试方法基于权利要求1-5任一项所述的存储器结构，所述测试方法包括：
获取用于测试TAC性能的测试信号的输入信号；
将所述输入信号通过第一测试探针输入到测试TAC性能的测试结构内；
通过第二测试探针获取所述用于测试TAC性能的测试信号的输出信号；
根据所述用于测试TAC性能的测试信号的输入信号、输出信号以及测试TAC性能的测试结构计算TAC性能。
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