TWI400796B - 具有雙重字元線和源極線之相變化記憶體及其操作方法 - Google Patents

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Description

具有雙重字元線和源極線之相變化記憶體及其操作方法 【聯合研究合約之當事人】
國際商業機械公司紐約公司、旺宏國際股份有限公司台灣公司及英飛凌技術公司(Infineon Technologies A.G)德國公司係為聯合研究合約之當事人。本發明係主張2007年8月2日申請之美國專利申請號11/833,143之優先權。
本發明係有關於以相變化材料，例如以硫屬化物及其他材料，為基礎之高密度記憶元件，以及用以操作此等元件之方法“
以相變化為基礎之記憶材料係被廣泛地運用於讀寫光碟片中。這些材料包括有至少兩種固態相，包括如一大部分為非晶態之固態相，以及一大體上為結晶態之固態相。雷射脈衝係用於讀寫光碟片中，以在二種相中切換，並讀取此種材料於相變化之後的光學性質。
如硫屬化物及類似材料之此等相變化記憶材料，可藉由施加其幅度適用於積體電路中之電流，而致使晶相變化。這種特性則引發使用可程式化電阻材料以形成非揮發性記憶體電路等興趣。
從非晶態轉變至結晶態一般係為一低電流步驟。從結晶態轉變至非晶態(以下指稱為重置(reset))一般係為一高電流步驟，其包括一短暫的高電流密度脈衝以融化或破壞結晶結構，其後此相變化材料會快速冷卻，抑制相變化的過程，使 得至少部份相變化結構得以維持在非晶態。理想狀態下，致使相變化材料從結晶態轉變至非晶態之重置電流幅度應越低越好。欲降低重置所需的重置電流幅度，可藉由減低在記憶體中的相變化材料元件的尺寸、以及減少電極與此相變化材料之接觸面積而達成，因此可針對此相變化材料元件施加較小的絕對電流值而達成較高的電流密度。即使是具有較小的元件，此重置電流仍是對於高密度極低電壓積體電路的設計限制“
當相變化記憶胞結構變得更小時，一個對此搭配一相變化記憶胞陣列之元件密度的限制是陣列架構，包含存取電晶體、字元線及位元線，通過這些元件單一的記憶胞可以被存取進行讀取、設置及重置等操作。典型的陣列架構可以參見美國專利號6,864,503“Spacer Chalcogenide Memory Method and Device”，發明人為Lung，以及美國專利號6,454,903“Self－Aligned Resistive Plugs for Forming Memory Cell with Phase Change Material”，發明人為Wu。在’503專利中，相變化記憶胞陣列架構顯示於第3圖，包括存取電晶體(在’503專利中稱為隔離電晶體)其形成於一半導體基板，且一導電栓塞形成一介於每一存取電晶體汲極與對應相變化記憶胞一電極之間的接觸介層孔內。此陣列的大小係由必須將存取電晶體之間在半導體基板內分隔，或是分隔鄰近存取電晶體，的空間所限制。一可以提供高密度陣列架構揭露於由Kang eetal.”A 0.1 mm 1.8 V 256Mb 66MHz Synchronous Burst PRAM”，ISSCC，2006年2月。
因此，需要提供一種記憶胞結構其具有能支援高密度元件的一陣列結構，且可適用於施加相對高的電流至一選取的元件以在低電壓下進行重置操作。
本發明所述之一種記憶裝置，包括一記憶胞及雙重存取元件，在其中記憶胞包含一第一電極、一第二電極及一記憶元件於該第一電極與第二電極之間。在某些實施例中，此記憶胞包含一相變化材料。在此記憶胞中記憶元件之此相變化材料具有一非晶相與一結晶相。在該記憶胞的重置狀態時，大部分地該記憶元件的一主動區域在該非晶相。而在該記憶胞的設置狀態時，大部分地該記憶元件的該主動區域在該結晶相。在多階記憶胞中，或許會存在有超過一個以上的設置狀態，其會有不同數量的主動區域存在於結晶相中。此記憶胞包含一第一字元線導體及一第二字元線導體，且第一及第二存取元件分別回應至該第一及第二字元線導體。此第一及第二存取元件其具有各自的記憶胞接觸與源極線接觸。此記憶胞具有一第一電極，其與此第一及第二存取元件的記憶胞接觸電性溝通。一位元線與該記憶胞之該第二電極電性溝通。控制電路安排使用該第一字元線導體以存取該記憶胞進行讀取作業，來建立自該位元線通過該記憶胞至該第一存取元件之該源極線接觸的一電流通道。此控制電路也安排使用該第一及第二字元線導體存取該記憶胞以進行重置該記憶胞的作業，來建立自該位元線通過該記憶胞而至該第一及第二源極線接觸的一電流通道。在上述的實施例中，至少第一及第二存取元件之一包含一二極體。在其他的實施例中，至少第一及第二存取元件之一包含一電晶體。
本發明所述的一種記憶裝置，係實施於一半導體基板上。此半導體基板具有一閘極介電層於此基板部分之上。一第一字元線導體於該閘極介電層之上，而一第二字元線導體於該閘極介電層之上，且與該第一字元線導體平行地安排。 複數個摻雜區域於該半導體基板內，該複數個摻雜區域包含源極及汲極終端安排為鄰近形成存取電極體對之複數個導體中之該第一及第二字元線導體。一第一源極線導體與該存取電極體對中之一第一存取電晶體的源極終端接觸。一第二源極線導體與該存取電極體對中之一第二存取電晶體的源極終端接觸。一記憶胞包含一第一電極、一第二電極及一記憶元件具有第一電極與該第一及第二存取元件(其可為基板內之一共享摻雜區域)的源極端電性溝通。一位元線與該記憶胞之該第二電極電性溝通。讀寫控制電路與該第一及第二電極、和該位元線接觸，其係操作用來存取該記憶胞進行讀取、設置及重置作業。其可只利用該第一字元線導體以存取該記憶胞進行讀取作業。此控制電路僅利用第一字元線導體或第二字元線導體之一，或替代地同時利用該第一及第二字元線導體存取該記憶胞以進行設置該記憶胞的作業。此控制電路同時利用該第一及第二字元線導體存取該記憶胞以進行重置該記憶胞的作業。
此處所描述的記憶胞及存取電晶體結構能致能使用相變化材料之高密度、高容量記憶體陣列，以在低電壓下進行操作。
本發明之特徵及優點等將可透過下列說明申請專利範圍及所附圖式獲得充分瞭解。
以下關於本發明的詳細說明將搭配第1至18圖來描述具有雙存取電晶體之相變化記憶胞，此等記憶胞之陣列，及製造與操作此等記憶胞之方法。
第1圖為記憶陣列之示意圖，其具有雙重字元線與雙重 源極線，以及自動對準接觸於記憶胞電極與存取陣列之間，其可以利用此處所描述的方式應用。顯示了四個包含記憶元件35、36、45及46的記憶胞，代表可以包含上百萬記憶胞的記憶陣列之一小部份。包含記憶元件35、36的記憶胞係作為代表例示之用。如圖中所示，此包含於記憶胞之中的記憶元件35包含一上電極34以及一下電極32，具有記憶元件35包含一相變化材料與上電極34以及下電極32電性接觸。類似地，此包含於記憶胞之中的記憶元件36包含一上電極37以及一下電極33。此上電極37、34與一位元線41耦接。此記憶胞也包含有記憶元件45及46，也以類似的方式連接。
如第1圖所示者，共同源極線28a、28b及28c、字元線23a、23b、23c及23d大致平行設置於Y方向(與通常設置於X方向上的安排相反)。位元線41與42大致平行設置於X方向上。因此，Y解碼器與具有設置、重置及讀取模式之字元線驅動器24，與字元線23a、23b、23c及23d耦接。具有設置、重置及讀取模式之位元線電流源43與感應放大器(未示)與位元線41與42耦接。共同源極線28a、28b及28c與源極線終端電路29，如一接地終端，耦接。在某些實施例中，源極線終端電路可以包含如電壓源及電流源之偏壓電路，以及為了施加除了接地以外的偏壓安排解碼電路，至源極線。
在此例示實施例陣列中的每一記憶胞耦接至第一及第二存取電晶體。因此，包含記憶元件35的記憶胞之下電極32耦接至存取電晶體53及52的汲極。存取電晶體53及52的源極終端耦接至各自的源極線28a、28b。存取電晶體52之閘極與字元線23a耦接。存取電晶體53之閘極與字元線23b耦接。類似地，包含記憶元件36的記憶胞之下電極33耦接至存取電晶體50及51的汲極。存取電晶體50及51的源極終 端耦接至各自的源極線28b、28c。存取電晶體50之閘極與字元線23c耦接。存取電晶體51之閘極與字元線23d耦接。
於此示意圖之組態中，可見共同源極線28b由兩列記憶胞共享；示意圖中的一列，係安排於Y方向。
在操作中，電流源43及字元線驅動器24操作於一低電流讀取模式、一個或多個中電流設置模式、以及一高電流重置模式。於一高電流重置模式中，一電流路徑51a通過此被選定之記憶胞(如包含記憶元件35的記憶胞)被藉由施加一電流致此位元線41，以及足夠開啟存取電晶體53及52的電壓在字元線導體23a、23b上而建立，因此電流同時通過源極線28a、28b。此雙重字元線23a、23b及雙重源極線28a、28b，建立一較只使用單一源極線導體為低電阻路徑至地。因此，在高電流重置模式時使用之電流源可以於一較低電壓下操作，且可以較有效率地耦合所需電能至此記憶元件以達成此重置狀態。
相反地，於一低電流讀取模式中，一電流路徑51b通過此被選定之記憶胞(如包含記憶元件36的記憶胞)被藉由施加一電流至此位元線41，以及足夠開啟存取電晶體51的電壓在字元線導體23d上而建立，因此電流同時通過源極線導體28c。通過字元線導體23d的電壓被維持在一足夠關閉存取電晶體50的階級，以阻止電流通過源極線導體28b。如此可以提供一較低電阻值於此電路中以使用於此低電流讀取模式，且允許此讀取模式的更快速操作。
於一設置模式中，使用一個或多個中電流階級，只有一個存取電晶體被致能，如同先前在讀取模式中所描述的一般。替代地，於此設置模式中，兩個存取電晶體可以被使用，如同先前在重置模式中所描述的一般，取決於設計目標所欲 達成的特殊用途。
第2圖顯示具有自動對準之記憶胞10的基本結構圖，其.可適用於如為第1圖所示的陣列結構中。可以理解的是，第1圖所示的陣列結構可以由其他記憶胞結構所構成，包括香菇狀記憶胞與一柱狀型態記憶胞。
第2圖中的記憶胞10包括位於電極層之上的記憶材料導橋11，其包括一第一電極12、一第二電極13、以及位於第一電極12與第二電極13之間的絕緣構件14。如圖所示，第一與第二電極12,13具有上表面12a與13a。相同地，亦具有一上表面14a。在此實施例中，在電極層中的該些結構的上表面12a,13a,14a，係定義了電極層一實質上平坦的上表面。記憶材料導橋11位於電極層的平坦上表面之上，使得在第一電極12與導橋11之間、以及位於第二電極13與導橋11之間的接觸係由導橋11之底側所達成。此主動區域的長度L(x軸)係由絕緣構件14(圖中稱為通道介電質)介於第一電極12與第二電極13之間的厚度所定義。此長度L可藉由控制記憶細胞實施例中的絕緣壁14的寬度而控制。在代表實施例中，絕緣壁14的寬度可以利用一薄膜沈積技術而形成一薄側壁介電質於一電極堆疊的側面而形成。因此，記憶胞的實施例中，具有小於100 nm的通道長度L。其他實施例中，通道長度L係為40 nm或以下。在其他實施例中，此通道長度係少於20nm。可以理解的是，通道長度甚至可以遠小於20nm，其可視特定應用的需求，而利用如原子層沈積技術等薄膜沈積技術達成。
相似地，在記憶細胞實施例中的導橋厚度T(y軸)可以非常微小。導橋厚度T可藉由使用一薄膜沈積技術而形成於第一電極12、絕緣壁14、以及第二電極13的上表面上。因此，記憶細胞實施例中，導橋厚度T係為50 nm以下。其他 記憶細胞的實施例中，導橋厚度係為20nm以下。在其他實施例中導橋厚度T係為10nm以下。可以瞭解的是，導橋厚度T甚至可以利用如原子層沈積技術等而小於10nm，視特定應用的需求而定，只要此厚度可令導橋執行其記憶元素的目的即可，亦即具有至少二固態相、且可逆地由一電流或施加至第一與第二電極之間的電壓所誘發。
如第2圖中所示，導橋寬度W(z軸)亦非常微小。在較佳實施例中，此導橋寬度W係少於100 nm。在某些實施例中，導橋寬度係為40 nm以下。
記憶胞之實例包括以相變化為基礎之記憶材料，包括以硫屬化物(chaloogenide)為基礎之材料以及其他材料來作為橋110的材料。硫屬化物包括下列四元素之任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素週期表上第VI族的部分。硫屬化物包括將一硫屬元素與一更為正電性之元素或自由基結合而得。硫屬化合物合金包括將硫屬化合物與其他物質如過渡金屬等結合。一硫屬化合物合金通常包括一個以上選自元素週期表第六欄的元素，例如鍺(Ge)以及錫(Sn)。通常，硫屬化合物合金包括下列元素中一個以上的複合物：銻(Sb)、鎵(Ga)、銦(In)、以及銀(Ag)。許多以相變化為基礎之記憶材料已經被描述於技術文件中，包括下列合金：鎵/銻、銦/銻、銦/硒、銻/碲、鍺/碲、鍺/銻/碲、銦/銻/碲、鎵/硒/碲、錫/銻/碲、銦/銻/鍺、銀/銦/銻/碲、鍺/錫/銻/碲、鍺/銻/硒/碲、以及碲/鍺/銻/硫。在鍺/銻/碲合金家族中，可以嘗試大範圍的合金成分。此成分可以下列特徵式表示：Tea Geb Sb100－(a＋b) 。
一位研究員描述了最有用的合金係為，在沈積材料中所包含之平均碲濃度係遠低於70%，典型地係低於60%，並在 一般型態合金中的碲含量範圍從最低23%至最高58%，且最佳係介於48%至58%之碲含量。鍺的濃度係約高於5%，且其在材料中的平均範圍係從最低8%至最高30%，一般係低於50%。最佳地，鍺的濃度範圍係介於8%至40%。在此成分中所剩下的主要成分則為銻。上述百分比係為原子百分比，其為所有組成元素加總為100%。(Ovshinky‘112專利，欄10~11)由另一研究者所評估的特殊合金包括Ge2 Sb2 Te5 、GeSb2 Te4 、以及GeSb4 Te7 。(Noboru Yamada，”Potential of Ge－Sb－Te Phase－change OPtical Disks for High－Data－Rate Recording”，SPLE v.3109 ,pp.28－37(1997))更一般地，過渡金屬如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)、以及上述之混合物或合金，可與鍺/銻/碲結合以形成一相變化合金其包括有可程式化的電阻性質。可使用的記憶材料的特殊範例，係如Ovshinsky‘112專利中欄11－13所述，其範例在此係列入參考。
相變化合金可於一第一結構態與第二結構態之間切換，其中第一結構態係指此材料大體上為非晶固相，而第二結構態係指此材料大體上為結晶固相。這些合金係至少為雙穩定的(bistable)。此詞彙「非晶」係用以指稱一相對較無次序之結構，其較之一單晶更無次序性，而帶有可偵測之特徵如比結晶態更高之電阻值。此詞彙「結晶」係用以指稱一相對較有次序之結構，其較之非晶態更有次序，因此包括有可偵測的特徵例如比非晶態更低的電阻值。典型地，相變化材料可電切換至完全結晶態與完全非晶態之間所有可偵測的不同狀態。其他受到非晶態與結晶態之改變而影響之材料特中包括，原子次序、自由電子密度、以及活化能。此材料可切換成為不同的固態、或可切換成為由兩種以上固態所形成之混合物，提供從非晶態至結晶態之間的灰階部分。此材料中的 電性質亦可能隨之改變。
相變化合金可藉由施加一電脈衝而從一種相態切換至另一相態。先前觀察指出，一較短、較大幅度的脈衝傾向於將相變化材料的相態改變成大體為非晶態。一較長、較低幅度的脈衝傾向於將相變化材料的相態改變成大體為結晶態。在較短、較大幅度脈衝中的能量，夠大因此足以破壞結晶結構的鍵結，同時夠短因此可以防止原子再次排列成結晶態。在沒有不適當實驗的情形下，可決定特別適用於一特定相變化合金的適當脈衝量變曲線。在本文的後續部分，此相變化材料係以GST代稱，同時吾人亦需瞭解，亦可使用其他類型之相變化材料。在本文中所描述之一種適用於PCRAM中之材料，係為Ge2 Sb2 Te5 。
用以形成硫屬化物的例示方法之一係利用PVD濺鍍或磁控(Magnetron)濺鍍方式，其反應氣體為氬氣、氮氣、及/或氦氣、壓力為1 mTorr至100 mTorr。此沈積步驟一般係於室溫下進行。一長寬比為1~5之準直器(collimater)可用以改良其填入表現。為了改善其填入表現，亦可使用數十至數百伏特之直流偏壓。另一方面，同時合併使用直流偏壓以及準直器亦是可行的。
有時需要在真空中或氮氣環境中進行一沈積後退火處理，以改良硫屬化物材料之結晶態。此退火處理的溫度典型地係介於100℃至400℃，而退火時間則少於30分鐘。
硫屬化物材料之厚度係隨著記憶胞結構的設計而定。一般而言，硫屬化物之厚度大於8 nm者可以具有相變化特性，使得此材料展現至少雙穩定的電阻態。
因此，適合做為第1圖所示的陣列結構之記憶胞包括一第一電極具有一上表面、一第二電極具有一上表面、以及位 於第一電極與第二電極之間的絕緣構件。此絕緣構件具有一介於第一電極與第二電極之間靠近上表面的一厚度。一薄膜導橋橫跨絕緣構件，且定義出介於第一電極與第二電極之間橫跨絕緣構件之電極間路徑。此橫跨絕緣構件之電極間路徑具有一路徑長度係由絕緣構件之厚度所定義。為了說明起見，此導橋可以被想成具有一保險絲般的結構。然而，此相變化記憶體，並不像保險絲，此導橋包括硫屬化物為基礎的以及其他材料之記憶材料，其具有至少兩個可逆之固態相，藉由施加一電流通過此材料或是施加一電壓跨越第一電極與第二電極之間。
此會產生相變化的記憶材料之體積可以十分小，係幾乎由此絕緣構件(路徑長度在x方向)的厚度，此用來形成導橋之薄膜(路徑長度在y方向)的厚度、以及垂直於路徑長度之此導橋(z方向)的寬度所決定。此絕緣構件的厚度以及用來形成導橋之薄膜厚度的實施例技術，其厚度並不侷限於用來製造此記憶胞的光阻圖案化微影製程。此導橋的寬度亦可以小於用來製造此記憶胞的光阻圖案化微影製程的實施例技術之最小特徵尺寸F。在一實施例中，此導橋的寬度利用光阻修剪技術來定義，其中一幕罩圖案被用來定義於一晶片上之微影光阻結構，其具有一最小特徵尺寸F，且此光阻結構利用非等向蝕刻修剪以達成一特徵尺寸小於F。此修剪後光阻結構然後利用微影式轉換此較窄圖案至此記憶材料層。此外，其他技術也可以用來形成較窄線寬材料層於一積體電路上。因此，一具有簡單結構之相變化記憶胞達成小重置電流及小功率消耗，且非常容易製造。
第3圖為依據本發明之一種實施例所為之簡化積體電路方塊圖。積體電路75包含記憶陣列60，其利用前開具有自動 對準接觸及絕緣線之相變化記憶胞，在一半導體基板上形成。一具有讀取、設置及重置模式之字元線(列)解碼器61與複數字元線62耦接，係沿憶陣列60之橫列置放。位元線(行)解碼器63與複數位元線64耦接，其沿記憶陣列60之縱行置放，以讀取、設置及重置記憶陣列60之記憶胞中。匯流排65將位址提供至行解碼器63及列解碼器61。方塊66之感應放大器與資料輸入結構(包括讀取、設置、與重置模式之電流源)，經由資料匯流排67與行解碼器63耦接。資料由積體電路75上的輸入/輸出埠或積體電路1210之其他內外資料來源，經資料輸入線71，輸入至方塊66之資料輸入結構中。在所示實施例中，其他電路74亦包含於積體電路75中，舉例而言，包括通常用途之處理器或特殊用途的應用電路，或者以模組之組合，提供相變化記憶胞陣列所支援之單晶片系統功能。資料經資料輸出線72，由方塊66中的感應放大器，輸出至積體電路75之輸入/輸出埠，或者其他積體電路75的外部或內部資料終點。
本實施例包含一控制器，其利用偏壓安排狀態機器69，控制施加偏壓之電壓與電流源68，諸如字元線與位元線之讀取、程式化抹除、抹除驗證、與程式化驗證電壓或電流，以及利用如以下第18圖所描述的存取控制程序來控制雙重字元線/源極線的操作。此控制器可以習知的特殊用途邏輯電路製成。在其他實施例中，控制器包含一通常用途的處理器，其可整合於相同積體電路之上，以執行電腦程式，來控制裝置之運作。在又一實施例中，可利用特殊用途之邏輯電路組合與一通常用途處理器，來製作控制器。
第16圖描繪了相變化隨機存取記憶體(PCRAM)記憶胞的結構，及與存取電晶體之自動對準接觸的製程將描述於第 4－16圖中。這些記憶胞係形成於一半導體基板20之上。此存取電晶體對係在一P型基板20之中，以n型終端26和28作用為源極區域、以及n型終端27作用為汲極終端。多晶矽字元線24和29係做為記憶元件36之存取電晶體的閘極。多晶矽字元線包含矽化物覆蓋層，且形成於氮化矽或是其他絕緣材料之上。此圖案係沿著存取電晶體的行方向上重複。多晶矽字元線23係做為左方之存取電晶體對的閘極。多晶矽字元線62b和23b係做為右方之存取電晶體對的閘極。存取電晶體的終端25、25b、26、26b、27、27b和28包含基板中的摻雜區域，其可以利用以多晶矽線為幕罩之自動對準植入製程所形成。
一介電填充層係形成於多晶矽字元線之上。此層被圖案化形成接觸介層孔及源極線溝渠，之後包括共同源極線28a、28b和28c以及栓塞結構90,91的導電結構藉由填入一導電材料於此接觸介層孔及源極線溝渠之中而被形成。這些導電材料可以是鎢或是其他材料及組合適合做為栓塞以及導線結構之用。共同源極線28a其係接觸至源極終端26，而共同源極線28b其係接觸至源極終端28。此栓塞結構90,91係分別接觸至汲極終端27,25b。填充層、共同源極線28a、28b以及栓塞結構90,91均具有一大致平坦之上表面，適合用做為形成一電極層31。在替代實例中，此共同源極線可以使用基板中的埋藏擴散線，或是其他有或沒有延伸至上表面之導電線組態。
栓塞結構90,91提供接觸於存取結構與記憶元件的電極之間將會於以下所描述，其會分別在字元線24和23b一端之介層孔內由自動對準形成，也會分別在字元線29和62b另一端形成。在此實施例中所描述的自動對準係利用字元線結構來定義提供空間給栓塞之介層孔，造成栓塞並不需要利用其 他的微影幕罩來定位介層孔就會對準字元線。
一電極層31形成於存取電晶體層之上，且包含電極構件32、33和34(也作為電極構件37)，其藉由如以上所描述一側壁製程所形成之一絕緣構件圍牆85a和85b來分隔彼此，與一基底構件39。在一實施例結構中，此基底構件39可以較絕緣構件柵85a和85b為厚，且自共同源極線28a分隔電極構件34。舉例而言，基底構件可以是80到140 nm厚而柵是更窄以減少共同源極線28a與電極構件33之間的電容耦合。在本實施例中，絕緣柵85a,85b在電極構件32,34的側壁上包括了薄膜介電材料，其在電極層31表面的厚度係由側壁上的薄膜厚度所決定。
一複合材料之記憶導橋36a(例如GST)係位於電極層31之上，在相對於絕緣構件85b的一側，形成一第一記憶胞，及一記憶材料(例如GST)之薄膜導橋35，於電極層31之上，在相對於橫跨絕緣構件85a的另一側，形成一第二記憶胞。
另一介電填充層係位於薄膜導橋35和36之上。替代地，一保護層及一絕熱層可以形成以保護此記憶材料。此介電填充層包括二氧化矽、聚亞醯胺、氮化矽、或其他介電填充材料。在一實施例中，此介電填充層具有良好的絕熱以及電絕緣能力，以為導橋提供良好的絕熱以及電絕緣。鎢栓塞93接觸至電極構件34。包括有金屬或其他導電材料(包括在陣列結構中的位元線40)的圖案化導電層，係位於介電填充層之上，並接觸至栓塞93以建立對於對應至薄膜導橋36與薄膜導橋37之記憶胞的存取。
可以理解的是，許多不同的材料可以被用來建構如第16圖中所示的結構。舉例而言，銅金屬化可以被使用。其他型態的金屬化，包括鋁、氮化鈦及鎢基礎之材料也可以被使用。 同時，非金屬導電材料如摻雜多晶矽也可以被使用。在此實施例中的電極材料最好是氮化鈦或氮化鉭。替代地，TiAIN或TaAIN；或者其他的例子中可由Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、與Ru等元素族與合金中選擇搭配。適當的電極間絕緣柵85a,85b材料，舉例而言包括低介電常數(low－K)之介電材料，如二氧化矽、氮氧化矽、氮化矽、氧化鋁、或其他低介電常數之材料。此外，電極間絕緣柵材料層亦可包含由Si、Ti、Al、Ta、N、O與C之群組中，所選出的一種或多種材料組合。
第4圖至第9圖顯示製作將自動對準接觸介層孔以連接電極層在一半導體基板上的一前段製程步驟示意圖，其可允許較小空間於記憶胞佈局。此製程包括布局複數條平行的導線，利用例如具有矽化物覆蓋層的多晶矽，及利用佈植形成源極與汲極終端於平行的導線之間。一利用如此步驟所形成的結構剖面圖顯示於第4圖，平行的導線801－806於閘極介電層(未示)之上，又於半導體基板具有摻雜區域807－813以定義源極與汲極終端於平行的導線801－806之間。在此例示實施例中，導線801、802、803、804、805和806係作為存取電晶體的字元線。此例示實施例中的基板包含一巨大矽結晶晶圓或是晶片。在另外的實施例中，基板可以包含更複雜地多層結構，例如矽在藍寶石或是附生矽的結構。
在此例示實施例中的自動對準接觸結構製程的下一步為形成一填充層820於平行的導線801－806之上，如第5圖中所示。接著，如第6圖中所示，利用一微影製程將此填充層820蝕刻以定義自動對準溝渠822、824、826作為源極線以及自動對準介層孔821、823、825和827作為栓塞。任何微影製程中的對準偏差容忍將可依賴習知技藝中作為自動對準蝕刻 幕罩的平行導線來補償。最好是利用非等向蝕刻製程來蝕刻例如二氧化矽的填充層，而停止在與導線801、802、803、804、805和806對其之一例如為氮化矽的絕緣層之上。
接著，如第7圖中所示，填入一導電材料，例如一具有薄附著層及阻障層(如氮化鈦，未示)之鎢栓塞材料，於填充層820(見第5圖)中的自動對準溝渠和自動對準介層孔，以定義栓塞831、833、835和837及源極線834、836、838。
第8圖顯示存取電晶體層結構之上視圖，其中第7圖中所示的剖面圖係沿著7－7線。如圖中所示，導電線801到806(字元線)及源極線834、836、838係安排通常平行於沿著陣列中的記憶胞行。自動對準接觸831、833、835和837係安排於位元線之下的一直線，未示，大致正交於導電線801到806。此陣列被安排為行與列的方式布局如圖所示。
接著，如第9圖中所示，一電極層開始由形成圖案化結構，或堆疊，其包含一氮化鈦層121於氮化矽120之上而形成，以提供一與源極線834和838隔離之電極結構。第9圖顯示此包含120和121層的電極結構其尺寸介於2F到3F之間，其中F是最小微影特徵尺寸，允許記憶胞結構的最小佈局。
第10圖顯示此製程的下一階段，其中側壁子140、141、142、143形成於堆疊130和131(如第9圖中包含120和121層的堆疊)的側面。側壁子140－143係利用如先形成一薄膜介電層其順形於堆疊及堆疊的側壁，然後非等向蝕刻此薄膜介電層以自堆疊之間區域及堆疊之上移除，而留下側壁子140－143。在一製程實施例中，用來形成側壁子140、141、142、143的材料包含氮化矽或其他介電材料，例如二氧化矽、氮氧化矽、氧化鋁或是類似材料。
第11圖顯示此製程的下一階段，其中第二電極層150形成於堆疊130和131及側壁子140、141、142、143之上。此第二電極層150的材料包含氮化鈦或是其他適合的導電材料，例如氮化鉭、鋁合金、銅合金或是摻雜多晶矽等。
第12圖顯示此製程的下一階段，其中第二電極層150，側壁子140、141、142、143及電極材料(如第9圖中的121層)加以拋光或是進行其他平坦化程序以定義一電極層於基板上的結構99之上。此拋光製程的實施例可以先利用化學機械研磨技術，再加以刷子清潔及業界所熟知的液體或是氣體清潔程序。此電極層包含電極構件160、161、162及絕緣構件163和164於其間。在此實施例中的電極層具有一大致平坦的上表面。在此顯示的實施例中，絕緣構件163和164包含一結構其延伸於電極構件161之下，並將其與源極線834和838隔離。源極線836則是在後續程序中加以隔離。其他的例子中則可以使用不同的材料來作為電極構件及絕緣構件。
第13圖顯示此製程的下一階段，其中一薄膜相變化為基礎的記憶材料層170被形成於此大致平坦的電極層上表面之上。此記憶材料採用濺鍍法且沒有準直儀在溫度250℃下沈積。當使用Ge2 Sb2 e5 為記憶材料時，會生成一薄膜厚度約為60nm或以下。實施例也包含生成一厚度約為40nm的薄膜於整個晶圓的平坦表面之上。在某些實施例中，此薄膜層170具有一厚度在100nm以下，最好是40nm或以下。在記憶胞的實施例中，此薄膜層170具有一厚度在20nm以下，最好是10nm或以下。於形成薄膜層170之後，一保護覆蓋層171接著形成。此保護覆蓋層171包含低溫沈積之二氧化矽或是其他介電層材料形成於薄膜層170之上。此保護覆蓋層171最好一良好電絕緣體以及一良好熱絕緣體，且保護記憶材料不 會於後續製程中裸露，例如光阻移除製程，其或許會傷害此記憶材料。此製程包含一低溫介電層的形成，使用依製程溫度低於200℃。一種對於二氧化矽合適的製程係為電漿輔助化學氮相沈積法(PECVD)。
在形成保護覆蓋層171之後，一介電填充層形成於記憶材料之上，其可以使用一較高溫度製程例如一高密度電漿化學氣相沈積法(HDP CVD)。之後，此完成層使用第13A圖所示之圖案(pattern)加以蝕刻，以定義窄條紋。舉例而言，一光阻層被形成並使用一幕罩微影製程加以圖案化或是一次微影製程以定義窄幕罩條紋於薄膜層170及保護覆蓋層171之上。舉例而言，此條紋具有一相當於所使用微影製程的最小特徵尺寸F，其中最小特徵尺寸在目前所使用的微影製程中或許可以是0.2微米(200nm)階級，0.14微米或是0.09微米。可以理解的是。實施例中的製程可以隨著技術的演進而縮減微影最小特徵尺寸。同樣地，次微影製程也可以被使用，而達到線寬在40nm階級或是更小。
第14圖顯示此製程的下一階段，其中條紋及電極被圖案化以形成記憶胞對其包含電極構件32、33和34，其由之前所描述過的側壁製程所形成的包含絕緣柵85a和85b(35在前述為記憶元件)的絕緣構件，及基底構件所分隔。此外，薄膜導橋之記憶材料36(例如GST)係位於電極層31之上，在相對於絕緣構件85a的一側，形成一第一記憶胞，及一記憶材料(例如GST)之薄膜導橋35(與此製程階段中的導橋36連續)，於電極層31之上，在相對於橫跨絕緣構件85b的另一側，形成一第二記憶胞。
溝渠172於電極對周圍蝕刻，在行與列方向上隔離，且形成源極線186。
第15圖顯示此製程的下一階段，其中一介電填充層230具有一平坦表面係形成電極結構之上且填充進入其間的空隙與溝渠172中。在一製程實施例中，此介電填充層230係利用高密度電漿化學氣相沈積法(HDP CVD)形成，之後再進行化學機械研磨與清潔。此介電填充層可以包括二氧化矽、氣化矽、或其他介電填充材料，最好是具有良好的絕熱以及電絕緣能力。
在某些實施例中，除了介電填充層230之外，一個為了導橋36和35的絕熱結構被提供。在一個例子中，此絕熱結構藉由在施加介電填充層之前，提供一絕熱材料覆蓋層於導橋之上而形成，且可以選擇性地於電極層之上。絕熱材料的代表包含由Si、C、O、F、與H等元素所選出之一組合。舉例而言，可作為絕熱材料者包括SiCOH、聚亞醯胺(polyimide)、聚醯胺(polyamide)、以及氟碳聚合物。至於其他可作為絕熱材料範例則為氟化SiO2 、矽酸鹽、芳香醚、聚對二甲苯(parylene)、聚合氟化物、非晶質氟化碳、鑽石結構碳、多孔二氧化矽、中孔二氧化矽(mesoporous silica)、多孔矽酸鹽、多孔聚亞醯胺、與多孔芳香醚。在其他實施例中，絕熱結構包含以氣體填充之空孔作為導橋36之絕熱層。單層結構或多層結構之組合，均可提供絕熱功能。
在製程的下一階段中，介層孔在介電填充層230中被蝕刻通過記憶材料與填充層而至電極材料。此介層孔蝕刻製程可以是單一非等向性蝕刻同時蝕刻記憶材料與填充層，或是一兩階段蝕刻製程，先利用第一蝕刻配方對填充材料進行蝕刻，再利用第二蝕刻配方對記憶材料進行蝕刻。於形成介層孔之後，這些介層孔填入鎢或是其他導電材料，以形成栓塞63、231接觸電極結構中的第一導電構件(如構件33)，以電性 溝通電極層以上的電路。此製程的實施例中，介層孔可以墊上一業界所熟知的擴散阻障層及/或具有一附著層，且填入鎢或是其他合適的導電材料。接著此結構再利用化學機械研磨平坦化和清潔。最後，一清潔蝕刻被施加則造成完成結構是清潔的。
第16圖顯示此製程的下一階段，其中一圖案化導電層(包含位元線40)被形成且在填充層230之上接觸栓塞63、231，提供給記憶裝置中的位元線及其他導線，產生使用第1圖中電路的結構。此製程的實施例中，一銅合金嵌鑲金屬化製程被使用，其中圖案化導電層被沈積氟矽化物玻璃(FSG)於裸露表面之上而形成，且之後形成一所欲之光阻圖案。一蝕刻被施加以除去裸露的氟矽化物玻璃，且之後墊層及種子層被沈積於此圖案中。之後，電鍍銅被施加以填滿此圖案。於電鍍之後，一退火步驟被施加，之後再進行一拋光製程。其他的實施例可以使用標準的鋁銅製程，或是其他業界所熟知的金屬化製程。此先前詳加描述之結構即完成。
一個此處所描述的記憶胞包含一”上”電極與一”下”電極，及具有一介於其間的介電側壁子，兩者皆與一跨越此側壁子且位於這些電極之上的相變化材料導橋接觸。此電極及介電側壁子係形成於一前段製程互補金氣半場效電晶體邏輯結構或是其他功能電路結構之上，提供一可以輕易支援嵌入記憶體與其他功能電路同在單一晶片上的結構，例如被稱為系統單晶片元件的晶片等。
此處所描述之本發明一實施例其優點是此相變化發生在位於靠近此側壁子之上導橋中央的主動區域之處，而不是在電極介面之處，其可以提供較佳的可靠性。此外，用於重置及程式化的電流被侷限在一個小的體積之內允許了高電流密 度，且所產生的區域加熱是在較低的重置電流階級和較低的重置能量階級。此處所描述之本發明實施中的結構允許二維的記憶胞由薄膜厚度所定義，而在奈米等及下達到較佳的製程控制能力。此記憶胞僅有一維係由一使用縮減幕罩層的微影製程來定義，其可以避免複雜地微縮技術。
其他的相變化記憶胞結構，包含柱狀型態結構，在其中此上電極、記憶元件及下電極可以安排成一柱狀的堆疊，而一香菇型態結構，在其中電極之一是安排與記憶元件在一極小面積接觸，且其他電極與記憶元件在另一端的較大面積接觸，也可以用來作為本發明所描述的雙重字元線/源極線存取結構之用。
第17圖係顯示一替代實施方式，在其中存取元件包含二極體。第17圖係顯示一第一記憶胞350，其包含一上電極334、一記憶元件335及一下電極332。一第二記憶胞351亦顯示於圖中。一第一字元線導體321與一第二字元線導體322耦接至具有之前所描述的設置、重置及讀取模式之字元線驅動器320。一第一位元線341與一第二位元線342耦接至具有設置、重置及讀取模式之偏壓源340以及感應放大器與資料輸入結構(未示)。一二極體315及另一二極體316作為記憶胞350的雙重存取元件。此記憶胞350的下電極與二極體315及二極體316的陽極耦接。二極體315的陰極與字元線導體321耦接，而二極體316的陰極則與字元線導體322耦接。在此實施例中，字元線導體321及322係同時作為字元線與源極線，而與第1圖的實施例不同，在其中包含不同的導體作為源極線(28a、28b及28c)與字元線(23a、23b、23c及23d)。
在操作中，在進行重置模式時，字元線321及322兩者皆設置至一低電壓，例如是地，或是其他足夠低的電壓能夠 致能二極體315及二極體316導通。此字元線321及322在此模式下係作為源極線，且電流流經此記憶胞350的字元線321及322兩者以為此重置模式建立一相對低電阻路徑。在進行讀取模式時，只有字元線321及322兩者之一設置至一低電壓。在進行設置模式時，只有字元線321及322兩者之一設置至一低電壓。如之前所描述的，在某些實施例中，在進行設置模式時，字元線321及322兩者可以同時設置至一低電壓。
第18圖顯示一例如第2圖所示的具有雙重字元線/源極線結構的記憶裝置之基本操作方法的流程圖。第18圖所顯示的流程圖係由一如第3圖所示的狀態機器69控制來執行這些例示實施例。此流程係經由一命令來執行存取一被選取的記憶胞(500)。在接收此命令之後，此流程會決定存取模式(501)，具有雙重字元線/源極線結構的記憶裝置之基本操作方法。假如存取模式是讀取模式的話，則此控制邏輯致能此字元線驅動器利用足夠的電壓以驅動左側位元線致能電流通過左側存取元件及所選取的記憶胞，而利用一足夠的電壓保留左側位元線防止電流通過右側存取元件(502)。接著，一讀取偏壓脈衝被施加至此所選取的記憶胞對應的位元線(503)。最後，此所選取的記憶胞之資料被感應(504)。
假如存取模式是設置模式的話，則此操作是類似的。此控制邏輯致能此字元線驅動器利用足夠的電壓以驅動左側位元線致能電流通過左側存取元件及所選取的記憶胞，而利用一足夠的電壓保留左側位元線防止電流通過右側存取元件(505)。接著，一設置偏壓脈衝被施加至此所選取的記憶胞對應的位元線(506)。最後，此所選取的記憶胞之資料被驗証(507)。
假如存取模式是重置模式的話，則此控制邏輯致能此字元線驅動器利用足夠的電壓以同時驅動左側及右側位元線致能電流平行通過左側及右側存取元件(508)。接著，一重置脈衝被施加至位元線(509)。最後，此所選取的記憶胞之資料被驗証(510)。
如同之前所描述的，在一替代實施例中，在讀取模式，或是一多階記憶胞的一個或多個的設置模式時，此控制邏輯也可以如同之前所描述的重置模式一般，同時驅動左側及右側位元線兩者。
雖然本發明係已參照較佳實施例來加以描述，將為吾人所瞭解的是，本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，並且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，根據本發明之結構與方法，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
10‧‧‧記憶胞
11‧‧‧記憶材料導橋
12‧‧‧第一電極
13‧‧‧第二電極
14‧‧‧絕緣構件
23a、23b、23c、23d‧‧‧位元線
24‧‧‧Y解碼器與字元線驅動器
28a、28b、28c‧‧‧共同源極線
29‧‧‧雙重源極線終端
32、33‧‧‧下電極
34、37‧‧‧上電極
35、36、45、46‧‧‧記憶元件
39‧‧‧基底構件
40、41、42‧‧‧位元線
43‧‧‧設置、重置及讀取電流源
50、51、52、53‧‧‧存取電晶體
60‧‧‧記憶陣列
61‧‧‧列解碼器
62‧‧‧字元線
63‧‧‧行解碼器
64‧‧‧位元線
65‧‧‧匯流排
67‧‧‧資料匯流排
68‧‧‧偏壓安排供給電壓、電流源
69‧‧‧狀態機制
71‧‧‧資料輸入線路
72‧‧‧資料輸出線路
74‧‧‧其他電路
75‧‧‧積體電路
25、26、27‧‧‧終端
31‧‧‧電極層
90、91、93‧‧‧栓塞結構
85a、85b‧‧‧柵
801、802、803、804、805、806‧‧‧導電線
807、808、809、810、811、812、813‧‧‧摻雜區域
820‧‧‧填充層
821、823、825、827‧‧‧自動對準介層孔
822、824、826‧‧‧自動對準溝渠
831、833、835、837‧‧‧栓塞
834、836、838‧‧‧源極線
120‧‧‧氮化矽
121‧‧‧氮化鈦
130、131‧‧‧堆疊
140、141、142、143‧‧‧側壁
150‧‧‧導電材料層
160、161、162‧‧‧電極構件
163、164‧‧‧絕緣構件
170‧‧‧薄膜層
171‧‧‧保護覆蓋層
172‧‧‧溝渠
186‧‧‧源極線
230‧‧‧填充層
231‧‧‧接觸
315、316、317、318‧‧‧二極體
350、351‧‧‧記憶胞
334‧‧‧上電極
332‧‧‧下電極
335‧‧‧記憶元件
321、322‧‧‧字元線導體
321‧‧‧字元線驅動器
340‧‧‧偏壓源
341、342‧‧‧位元線
第1圖係一記憶陣列之示意圖，其具有雙重字元線與雙重源極線。
第2圖顯示具有自動對準之記憶胞10的基本結構圖，其可適用於如為第1圖所示的陣列結構中。
第3圖為一積體電路之方塊圖，其包括具有雙重字元線與雙重源極線之一相變化陣列，及其他電路。
第4圖顯示製作具有自動對準接觸的雙存取元件之一前段製程第一步驟示意圖，其可利用一前述所描述之記憶體架 構。
第5圖顯示製作利用一前述所描述之記憶體架構的積體電路之一前段製程第二步驟示意圖。
第6圖顯示製作利用一前述所描述之記憶體架構的積體電路之一前段製程第三步驟示意圖。
第7圖顯示製作利用一前述所描述之記憶體架構的積體電路之一前段製程第四步驟示意圖。
第8圖顯示第7圖中所示的自動對準接觸結構之上視圖。
第9圖顯示製作利用一前述所描述之記憶體架構的積體電路之一前段製程第五步驟示意圖。
第10圖顯示製作利用一前述所描述之記憶體架構的積體電路之下一階段製程步驟示意圖。
第11圖顯示一剖面示意圖，係於形成一導電材料層於第10圖結構之上的步驟後。
第12圖顯示一剖面示意圖，係於將第11圖中之導電材料層與側壁絕緣層拋光的步驟後。
第13A及13B圖係分別顯示一剖面示意圖及一上視圖，係形成一薄膜相變化材料條紋及一保護覆蓋層於第12圖中之結構之上的步驟後。
第14圖顯示一記憶胞隔離圖案化後之剖面示意圖。
第15圖一剖面示意圖，係形成一介電填充層於第14圖中結構之上的步驟後，包括電極層、相變化材料導橋，且形成導電栓塞於介電填充層之中並接觸相變化材料導橋。
第16圖為前述所描述之一列記憶胞架構的一剖面示意圖，係形成一圖案化導電結構於第14圖中結構之上的步驟後。
第17圖顯示替代實施例包含相變化記憶胞的記憶陣列之方塊示意圖，其具有雙重字元線亦作為雙重源極線。
第18圖顯示一操作前述記憶裝置之方法的流程圖。
315、316、317、318‧‧‧二極體
350、351‧‧‧記憶胞
334‧‧‧上電極
332‧‧‧下電極
335‧‧‧記憶元件
321、322‧‧‧字元線導體
320‧‧‧字元線驅動器
340‧‧‧偏壓源
341、342‧‧‧位元線

Claims (19)

  1. 一種記憶裝置，包括：一第一字元線導體；一第二字元線導體；第一及第二存取元件，其具有各自的記憶胞接觸與源極線接觸，且回應至該第一及第二字元線導體；一記憶胞包含一第一電極、一第二電極及一記憶元件於該第一電極與第二電極之間，該第一電極與該第一及第二存取元件的記憶胞接觸電性溝通，且其中該記憶元件具有一設置狀態及一重置狀態，且包含一相變化材料；一位元線與該記憶胞之該第二電極電性溝通；以及控制電路安排同時使用該第一以及第二字元線導體以存取該記憶胞進行重置作業，來建立自該位元線通過該記憶胞同時至該第一及第二存取元件之該源極線接觸的一電流通道。
  2. 如申請專利範圍第1項所述之記憶裝置，其中該第一存取元件包含一二極體，且該第一字元線導體耦接至該二極體的該源極線接觸。
  3. 如申請專利範圍第1項所述之記憶裝置，其中該第一存取元件包含一第一電晶體，其具有一源極、一汲極和一閘極，且該第一字元線導體耦接至該第一電晶體的該閘極，該第一存取元件的該源極線接觸包含該第一電晶體的該源極，且該第一存取元件的該記憶胞接觸包含該第一電晶體的該汲極，而該第二存取元件包含一第二電晶體，其具有一源極、一汲 極和一閘極，且該第二字元線導體耦接至該第二電晶體的該閘極，該第二存取元件的該源極線接觸包含該第二電晶體的該源極，且該第二存取元件的該記憶胞接觸包含該第二電晶體的該汲極。
  4. 申請專利範圍第1項所述之記憶裝置，其中該記憶胞包含一絕緣構件於該第一及第二電極之間，且一記憶材料導橋橫越該絕緣構件自該第一電極延伸至該第二電極，其中該記憶材料具有至少兩個固態相。
  5. 申請專利範圍第1項所述之記憶裝置，其中該相變化材料具有一非晶相與一結晶相，且其中在該記憶胞的該重置狀態時，大部分地該記憶元件的一主動區域在該非晶相，而在該記憶胞的該設置狀態時，大部分地該記憶元件的該主動區域在該結晶相。
  6. 一種記憶裝置，包括：一半導體基板，其具有一閘極介電層；一第一字元線導體於該閘極介電層之上；一第二字元線導體於該閘極介電層之上，且與該第一字元線導體平行地安排；複數個摻雜區域於該半導體基板內，該複數個摻雜區域包含源極及汲極終端安排為鄰近形成存取電極體對之複數個導體中之該第一及第二字元線導體；一第一源極線導體安排為大致與該第一字元線導體平行，且與該存取電極體對中之一第一存取電晶體的源極終端接觸； 一第二源極線導體安排為大致與該第二字元線導體平行，且與該存取電極體對中之一第二存取電晶體的源極終端接觸；一記憶胞包含一第一電極、一第二電極及一記憶元件於該第一電極與第二電極之間，該第一電極與該第一及第二存取元件的記憶胞接觸電性溝通，且其中該記憶元件具有一設置狀態及一重置狀態，且包含一相變化材料；一位元線與該記憶胞之該第二電極電性溝通；以及控制電路與該第一及第二字元線、和該位元線耦接，其係操作用來存取該記憶胞進行重置作業，其可利用該第一及第二字元線導體存取該記憶胞以進行重置該記憶胞的作業，來建立自該位元線通過該記憶胞而同時至該第一及第二源極線的電流通道。
  7. 如申請專利範圍第6項所述之記憶裝置，其中該記憶胞包含一絕緣構件於該第一及第二電極之間，且一記憶材料導橋橫越該絕緣構件自該第一電極延伸至該第二電極，其中該記憶材料具有至少兩個固態相。
  8. 申請專利範圍第6項所述之記憶裝置，其中該相變化材料具有一非晶相與一結晶相，且其中在該記憶胞的該重置狀態時，大部分地該記憶元件的一主動區域在該非晶相，而在該記憶胞的該設置狀態時，大部分地該記憶元件的該主動區域在該結晶相。
  9. 一種操作一記憶裝置的方法，該記憶裝置包括一第一字元線導體、一第二字元線導體、第一及第二存取元件，其具 有各自的記憶胞接觸與源極線接觸，且回應至該第一及第二字元線導體、一記憶胞包含一第一電極、一第二電極及一記憶元件於該第一電極與第二電極之間，該第一電極與該第一及第二存取元件的記憶胞接觸電性溝通，且其中該記憶元件具有一設置狀態及一重置狀態，且包含一相變化材料；以及一位元線與該記憶胞之該第二電極電性溝通，該方法包括：同時使用該第一及第二字元線導體存取該記憶胞以進行重置該記憶胞的作業，來建立自該位元線通過該記憶胞而至該第一及第二源極線接觸的電流通道。
  10. 如申請專利範圍第9項所述之方法，其中該第一存取元件包含一二極體，該第一字元線導體耦接至該二極體的該源極線接觸，且其中存取該記憶胞進行重置該記憶胞作業包含耦接該第一字元線導體至地。
  11. 如申請專利範圍第9項所述之方法，其中該第一存取元件包含一第一電晶體，其具有一源極、一汲極和一閘極，且該第一字元線導體耦接至該第一電晶體的該閘極，該第一存取元件的該源極線接觸包含該第一電晶體的該源極，且該第一存取元件的該記憶胞接觸包含該第一電晶體的該汲極，而該第二存取元件包含一第二電晶體，其具有一源極、一汲極和一閘極，且該第二字元線導體耦接至該第二電晶體的該閘極，該第二存取元件的該源極線接觸包含該第二電晶體的該源極，且該第二存取元件的該記憶胞接觸包含該第二電晶體的該汲極，且其中存取該記憶胞進行讀取該記憶胞作業包含耦接該第一字元線導體至一電壓足夠致能電流流經該第一電晶體且耦接該 第二字元線導體至一電壓足夠致能電流流經該第二電晶體；以及存取該記憶胞進行重置該記憶胞作業包含耦接該第一字元線導體及該第二字元線導體至其各自的電壓足夠致能電流流經該第一及第二電晶體。
  12. 如申請專利範圍第9項所述之方法，更包含：僅利用該第一及第二字元線導體之一存取該記憶胞進行一作業以設置該記憶胞。
  13. 申請專利範圍第9項所述之方法，其中該記憶元件包含記憶材料其具有至少兩個固態相。
  14. 申請專利範圍第9項所述之方法，其中該記憶元件包含一相變化材料具有一非晶相與一結晶相，且其中在該記憶胞的一重置狀態時，大部分地該記憶元件的一主動區域在該非晶相，而在該記憶胞的一設置狀態時，至少大部分地該記憶元件的該主動區域在該結晶相。
  15. 如申請專利範圍第9項所述之方法，其中該記憶材料記憶元件包括由下列材料所組成之一合金：鍺(Ge)、銻(Sb)及碲(Te)。
  16. 如申請專利範圍第1項所述之記憶裝置，其中該控制電路更包含安排使用該第一字元線導體以存取該記憶胞進行讀取作業，來建立自該位元線通過該記憶胞至該第一存取元件之該源極線接觸的一電流通道。
  17. 如申請專利範圍第6項所述之記憶裝置，其中該控制電路更包含安排使用該第一字元線導體以存取該記憶胞進行讀取作業，來建立自該位元線通過該記憶胞至該第一源極線導體的一電流通道。
  18. 如申請專利範圍第6項所述之記憶裝置，其中該控制電路更包含安排使用該第一及第二字元線導體其中之一以存取該記憶胞進行設置作業。
  19. 如申請專利範圍第9項所述之方法，包含安排使用該第一字元線導體以存取該記憶胞進行讀取作業，來建立自該位元線通過該記憶胞至該第一存取元件之該源極線接觸的一電流通道。
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