CN101615425B - 具有双重字线和源极线的相变化存储器及其操作方法 - Google Patents

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Abstract

本发明公开了一种具有双重字线和源极线的相变化存储器及其操作方法。本发明有关于一种相变化存储元件，其包含一存储单元、一第一字线导体及一第二字线导体，和第一及第二存取元件，以分别响应至该第一及第二字线导体。控制电路安排在读取操作时仅使用第一字线导体存取此存储单元来建立自该位线通过该存储单元至该第一存取元件的该源极线的一电流通道，且在复位该存储单元的操作时使用该第一及第二字线导体存取该存储单元，来建立自该位线通过该存储单元而至该第一及第二源极线的一电流通道。

Description

具有双重字线和源极线的相变化存储器及其操作方法
技术领域
本发明是有关于以相变化材料，例如以硫属化物及其它材料，为基础的高密度存储元件，以及用以操作此等元件的方法。
背景技术
以相变化为基础的存储材料是被广泛地运用于读写光盘片中。这些材料包括有至少两种固态相，包括如一大部分为非晶态的固态相，以及一大体上为结晶态的固态相。激光脉冲是用于读写光盘片中，以在二种相中切换，并读取此种材料于相变化之后的光学性质。
如硫属化物及类似材料的此类相变化存储材料，可通过施加其幅度适用于集成电路中的电流，而致使晶相变化。这种特性则引发使用可程序化电阻材料以形成非易失性存储器电路等兴趣。
从非晶态转变至结晶态一般为一低电流步骤。从结晶态转变至非晶态(以下指称为复位(reset))一般为一高电流步骤，其包括一短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相变化材料会快速冷却，抑制相变化的过程，使得至少部份相变化结构得以维持在非晶态。理想状态下，致使相变化材料从结晶态转变至非晶态的复位电流幅度应越低越好。欲降低复位所需的复位电流幅度，可通过减低在存储器中的相变化材料元件的尺寸、以及减少电极与此相变化材料的接触面积而达成，因此可针对此相变化材料元件施加较小的绝对电流值而达成较高的电流密度。即使是具有较小的元件，此复位电流仍是对于高密度极低电压集成电路的设计限制。
当相变化存储单元结构变得更小时，一个对此搭配一相变化存储单元阵列的元件密度的限制是阵列架构，包含存取晶体管、字线及位线，通过这些元件单一的存储单元可以被存取进行读取、设置及复位等操作。典型的阵列架构可以参见美国专利号6,864,503“Spacer Chalcogenide MemoryMethod and Device”，发明人为Lung，以及美国专利号6,454,903“Self-Aligned Resistive Plugs for Forming Memory Cell with Phase ChangeMaterial”，发明人为Wu。在’503专利中，相变化存储单元阵列架构显示于图3，包括存取晶体管(在’503专利中称为隔离晶体管)其形成于一半导体衬底，且一导电栓塞形成一介于每一存取晶体管漏极与对应相变化存储单元一电极之间的接触介层孔内。此阵列的大小是由必须将存取晶体管之间在半导体衬底内分隔，或是分隔邻近存取晶体管，的空间所限制。一可以提供高密度阵列架构揭露于由Kang et al.”A 0.1mm 1.8 V 256Mb 66MHzSynchronous Burst PRAM”，ISSCC，2006年2月。
因此，需要提供一种存储单元结构其具有能支持高密度元件的一阵列结构，且可适用于施加相对高的电流至一选取的元件以在低电压下进行复位操作。
发明内容
有鉴于此，本发明的主要目的在于提供一种存储装置，包括一存储单元及双重存取元件，在其中存储单元包含一第一电极、一第二电极及一存储元件于该第一电极与第二电极之间。在某些实施例中，此存储单元包含一相变化材料。在此存储单元中存储元件的此相变化材料具有一非晶相与一结晶相。在该存储单元的复位状态时，大部分地该存储元件的一主动区域在该非晶相。而在该存储单元的设置状态时，大部分地该存储元件的该主动区域在该结晶相。在多级存储单元中，或许会存在有超过一个以上的设置状态，其会有不同数量的主动区域存在于结晶相中。此存储单元包含一第一字线导体及一第二字线导体，且第一及第二存取元件分别响应至该第一及第二字线导体。此第一及第二存取元件其具有各自的存储单元接触与源极线接触。此存储单元具有一第一电极，其与此第一及第二存取元件的存储单元接触电性沟通。一位线与该存储单元的该第二电极电性沟通。控制电路安排使用该第一字线导体以存取该存储单元进行读取操作，来建立自该位线通过该存储单元至该第一存取元件的该源极线接触的一电流通道。此控制电路也安排使用该第一及第二字线导体存取该存储单元以进行复位该存储单元的操作，来建立自该位线通过该存储单元而至该第一及第二源极线接触的一电流通道。在上述的实施例中，至少第一及第二存取元件之一包含一二极管。在其它的实施例中，至少第一及第二存取元件之一包含一晶体管。
本发明所述的一种存储装置，是实施于一半导体衬底上。此半导体衬底具有一栅极介电层于此衬底部分之上。一第一字线导体于该栅极介电层之上，而一第二字线导体于该栅极介电层之上，且与该第一字线导体平行地安排。多个掺杂区域于该半导体衬底内，该多个掺杂区域包含源极及漏极终端安排为邻近形成存取电极体对的多个导体中的该第一及第二字线导体。一第一源极线导体与该存取电极体对中的一第一存取晶体管的源极终端接触。一第二源极线导体与该存取电极体对中的一第二存取晶体管的源极终端接触。一存储单元包含一第一电极、一第二电极及一存储元件具有第一电极与该第一及第二存取元件(其可为衬底内的一共享掺杂区域)的源极端电性沟通。一位线与该存储单元的该第二电极电性沟通。读写控制电路与该第一及第二电极、和该位线接触，其是操作用来存取该存储单元进行读取、设置及复位操作。其可只利用该第一字线导体以存取该存储单元进行读取操作。此控制电路仅利用第一字线导体或第二字线导体的一，或替代地同时利用该第一及第二字线导体存取该存储单元以进行设置该存储单元的操作。此控制电路同时利用该第一及第二字线导体存取该存储单元以进行复位该存储单元的操作。
此处所描述的存储单元及存取晶体管结构能致能使用相变化材料的高密度、高容量存储器阵列，以在低电压下进行操作。
本发明的特征及优点等将可透过下列说明权利要求范围及所附图式获得充分了解。
附图说明
图1是一存储阵列的示意图，其具有双重字线与双重源极线。
图2显示具有自动对准的存储单元10的基本结构图，其可适用于如为图1所示的阵列结构中。
图3为一集成电路的方块图，其包括具有双重字线与双重源极线的一相变化阵列，及其它电路。
图4显示制作具有自动对准接触的双存取元件的一前段工艺第一步骤示意图，其可利用一前述所描述的存储器架构。
图5显示制作利用一前述所描述的存储器架构的集成电路的一前段工艺第二步骤示意图。
图6显示制作利用一前述所描述的存储器架构的集成电路的一前段工艺第三步骤示意图。
图7显示制作利用一前述所描述的存储器架构的集成电路的一前段工艺第四步骤示意图。
图8显示图7中所示的自动对准接触结构的上视图。
图9显示制作利用一前述所描述的存储器架构的集成电路的一前段工艺第五步骤示意图。
图10显示制作利用一前述所描述的存储器架构的集成电路的下一阶段工艺步骤示意图。
图11显示一剖面示意图，是于形成一导电材料层于图10结构之上的步骤后。
图12显示一剖面示意图，是于将图11中的导电材料层与间隔绝缘层抛光的步骤后。
图13A及图13B系分别显示一剖面示意图及一上视图，是形成一薄膜相变化材料条纹及一保护覆盖层于图12中的结构之上的步骤后。
图14显示一存储单元隔离图案化后的剖面示意图。
图15一剖面示意图，是形成一介电填充层于图14中结构之上的步骤后，包括电极层、相变化材料导桥，且形成导电栓塞于介电填充层之中并接触相变化材料导桥。
图16为前述所描述的一列存储单元架构的一剖面示意图，是形成一图案化导电结构于图14中结构之上的步骤后。
图17显示替代实施例包含相变化存储单元的存储阵列的方块示意图，其具有双重字线亦作为双重源极线。
图18显示一操作前述存储装置的方法的流程图。
【主要元件符号说明】
10    存储单元
11        存储材料导桥
12        第一电极
13        第二电极
14        绝缘构件
23a、23b、23c、23d  位线
24                  Y译码器与字线驱动器
28a、28b、28c       共同源极线
29                  双重源极线终端
32、33              下电极
34、37              上电极
35、36、45、46      存储元件
39                  衬底构件
40、41、42          位线
43                  设置、复位及读取电流源
50、51、52、53      存取晶体管
60                  存储阵列
61                  列译码器
62                  字线
63                  行译码器
64                  位线
65                  总线
67                  数据总线
68                  偏压安排供给电压、电流源
69                  状态机器
71                  数据输入线路
72                  数据输出线路
74                  其它电路
75                  集成电路
25、26、27          终端
31                  电极层
90、91、93栓塞结构
85a、85b  栅
801、802、803、804、805、806       导电线
807、808、809、810、811、812、813  掺杂区域
820                  填充层
821、823、825、827   自动对准介层孔
822、824、826        自动对准沟道
831、833、835、837   栓塞
834、836、838        源极线
120                  氮化硅
121                  氮化钛
130、131             堆栈
140、141、142、143   间隔
150                  导电材料层
160、161、162        电极构件
163、164             绝缘构件
170                  薄膜层
171                  保护覆盖层
172                  沟道
186                  源极线
230                  填充层
231                  接触
315、316、317、318   二极管
350、351             存储单元
334                  上电极
332                  下电极
335                  存储元件
321、322             字线导体
                     字线驱动器
340                  偏压源
341、342    位线
具体实施方式
以下关于本发明的详细说明将搭配图1至图18来描述具有双存取晶体管的相变化存储单元，此等存储单元的阵列，及制造与操作此等存储单元的方法。
图1为存储阵列的示意图，其具有双重字线与双重源极线，以及自动对准接触于存储单元电极与存取阵列之间，其可以利用此处所描述的方式应用。显示了四个包含存储元件35、36、45及46的存储单元，代表可以包含上百万存储单元的存储阵列的一小部份。包含存储元件35、36的存储单元是作为代表例示之用。如图中所示，此包含于存储单元之中的存储元件35包含一上电极34以及一下电极32，具有存储元件35包含一相变化材料与上电极34以及下电极32电性接触。类似地，此包含于存储单元之中的存储元件36包含一上电极37以及一下电极33。此上电极37、34与一位线41耦接。此存储单元也包含有存储元件45及46，也以类似的方式连接。
如图1所示，共同源极线28a、28b及28c、字线23a、23b、23c及23d大致平行设置于Y方向(与通常设置于X方向上的安排相反)。位线41与42大致平行设置于X方向上。因此，Y译码器与具有设置、复位及读取模式的字线驱动器24，与字线23a、23b、23c及23d耦接。具有设置、复位及读取模式的位线电流源43与感应放大器(未示)与位线41与42耦接。共同源极线28a、28b及28c与源极线终端电路29，如一接地终端，耦接。在某些实施例中，源极线终端电路可以包含如电压源及电流源的偏压电路，以及为了施加除了接地以外的偏压安排译码电路，至源极线。
在此例示实施例阵列中的每一存储单元耦接至第一及第二存取晶体管。因此，包含存储元件35的存储单元的下电极32耦接至存取晶体管53及52的漏极。存取晶体管53及52的源极终端耦接至各自的源极线28a、28b。存取晶体管52的栅极与字线23a耦接。存取晶体管53的栅极与字线23b耦接。类似地，包含存储元件36的存储单元的下电极33耦接至存取晶体管50及51的漏极。存取晶体管50及51的源极终端耦接至各自的源极线28b、28c。存取晶体管50的栅极与字线23c耦接。存取晶体管51的栅极与字线23d耦接。
于此示意图的组态中，可见共同源极线28b由两列存储单元共享；示意图中的一列，是安排于Y方向。
在操作中，电流源43及字线驱动器24操作于一低电流读取模式、一个或多个中电流设置模式、以及一高电流复位模式。于一高电流复位模式中，一电流路径51a通过此被选定的存储单元(如包含存储元件35的存储单元)被通过施加一电流致此位线41，以及足够开启存取晶体管53及52的电压在字线导体23a、23b上而建立，因此电流同时通过源极线28a、28b。此双重字线23a、23b及双重源极线28a、28b，建立一较只使用单一源极线导体为低电阻路径至地。因此，在高电流复位模式时使用的电流源可以于一较低电压下操作，且可以较有效率地耦合所需电能至此存储元件以达成此复位状态。
相反地，于一低电流读取模式中，一电流路径51b通过此被选定的存储单元(如包含存储元件36的存储单元)被通过施加一电流至此位线41，以及足够开启存取晶体管51的电压在字线导体23d上而建立，因此电流同时通过源极线导体28c。通过字线导体23d的电压被维持在一足够关闭存取晶体管50的阶级，以阻止电流通过源极线导体28b。如此可以提供一较低电阻值于此电路中以使用于此低电流读取模式，且允许此读取模式的更快速操作。
于一设置模式中，使用一个或多个中电流阶级，只有一个存取晶体管被致能，如同先前在读取模式中所描述的一般。替代地，于此设置模式中，两个存取晶体管可以被使用，如同先前在复位模式中所描述的一般，取决于设计目标所欲达成的特殊用途。
图2显示具有自动对准的存储单元10的基本结构图，其可适用于如为图1所示的阵列结构中。可以理解的是，图1所示的阵列结构可以由其它存储单元结构所构成，包括香菇状存储单元与一柱状型态存储单元。
图2中的存储单元10包括位于电极层之上的存储材料导桥11，其包括一第一电极12、一第二电极13、以及位于第一电极12与第二电极13之间的绝缘构件14。如图所示，第一与第二电极12，13具有上表面12a与13a。相同地，亦具有一上表面14a。在此实施例中，在电极层中的该些结构的上表面12a，13a，14a，是定义了电极层一实质上平坦的上表面。存储材料导桥11位于电极层的平坦上表面之上，使得在第一电极12与导桥11之间、以及位于第二电极13与导桥11之间的接触是由导桥11的底侧所达成。此主动区域的长度L(x轴)是由绝缘构件14(图中称为通道介电质)介于第一电极12与第二电极13之间的厚度所定义。此长度L可通过控制存储单元实施例中的绝缘壁14的宽度而控制。在代表实施例中，绝缘壁14的宽度可以利用一薄膜沉积技术而形成一薄间隔介电质于一电极堆栈的侧面而形成。因此，存储单元的实施例中，具有小于100nm的通道长度L。其它实施例中，通道长度L是为40nm或以下。在其它实施例中，此通道长度是少于20nm。可以理解的是，通道长度甚至可以远小于20nm，其可视特定应用的需求，而利用如原子层沉积技术等薄膜沉积技术达成。
相似地，在存储细单元实施例中的导桥厚度T(y轴)可以非常微小。导桥厚度T可通过使用一薄膜沉积技术而形成于第一电极12、绝缘壁14、以及第二电极13的上表面上。因此，存储细单元实施例中，导桥厚度T为50nm以下。其它存储单元的实施例中，导桥厚度为20nm以下。在其它实施例中导桥厚度T为10nm以下。可以了解的是，导桥厚度T甚至可以利用如原子层沉积技术等而小于10nm，视特定应用的需求而定，只要此厚度可令导桥执行其存储元素的目的即可，亦即具有至少二固态相、且可逆地由一电流或施加至第一与第二电极之间的电压所诱发。
如图2中所示，导桥宽度W(z轴)亦非常微小。在较佳实施例中，此导桥宽度W是少于100nm。在某些实施例中，导桥宽度为40nm以下。
存储单元的实例包括以相变化为基础的存储材料，包括以硫属化物(chalcogenide)为基础的材料以及其它材料来作为桥110的材料。硫属化物包括下列四元素的任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VI族的部分。硫属化物包括将一硫属元素与一更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其它物质如过渡金属等结合。一硫属化合物合金通常包括一个以上选自元素周期表第IV族的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被描述于技术文件中，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示：TeaGebSb100-(a+b)。
一位研究员描述了最有用的合金系为，在沉积材料中所包含的平均碲浓度是远低于70％，典型地是低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳是介于48％至58％的碲含量。锗的浓度是约高于5％，且其在材料中的平均范围是从最低8％至最高30％，一般是低于50％。最佳地，锗的浓度范围是介于8％至40％。在此成分中所剩下的主要成分则为锑。上述百分比为原子百分比，其为所有组成元素加总为100％。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，”Potential ofGe-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording”，SPIEv.3109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成一相变化合金其包括有可程序化的电阻性质。可使用的存储材料的特殊范例，是如Ovshinsky‘112专利中栏11-13所述，其范例在此系列入参考。
相变化合金可于一第一结构态与第二结构态之间切换，其中第一结构态是指此材料大体上为非晶固相，而第二结构态是指此材料大体上为结晶固相。这些合金系至少为双稳定的(bistable)。此词汇「非晶」是用以指称一相对较无次序的结构，其较之一单晶更无次序性，而带有可侦测的特征如比结晶态更高的电阻值。此词汇「结晶」是用以指称一相对较有次序的结构，其较之非晶态更有次序，因此包括有可侦测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可侦测的不同状态。其它受到非晶态与结晶态的改变而影响的材料特中包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质也可能随之改变。
相变化合金可通过施加一电脉冲而从一种相态切换至另一相态。先前观察指出，一较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大体为非晶态。一较长、较低幅度的脉冲倾向于将相变化材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量，够大因此足以破坏结晶结构的键能，同时够短因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可决定特别适用于一特定相变化合金的适当脉冲量变曲线。在本文的后续部分，此相变化材料是以GST代称，同时吾人亦需了解，亦可使用其它类型的相变化材料。在本文中所描述的一种适用于PCRAM中的材料，系为Ge2Sb2Te5。
用以形成硫属化物的例示方法之一是利用PVD溅射或磁控(Magnetron)溅射方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr。此沉积步骤一般是于室温下进行。一长宽比为1～5的准直器(collimater)可用以改良其注入表现。为了改善其注入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地是介于100℃至400℃，而退火时间则少于30分钟。
硫属化物材料的厚度是随着存储单元结构的设计而定。一般而言，硫属化物的厚度大于8nm者可以具有相变化特性，使得此材料展现至少双稳定的电阻态。
因此，适合作为图1所示的阵列结构的存储单元包括一第一电极具有一上表面、一第二电极具有一上表面、以及位于第一电极与第二电极之间的绝缘构件。此绝缘构件具有一介于第一电极与第二电极之间靠近上表面的一厚度。一薄膜导桥横跨绝缘构件，且定义出介于第一电极与第二电极之间横跨绝缘构件的电极间路径。此横跨绝缘构件的电极间路径具有一路径长度是由绝缘构件的厚度所定义。为了说明起见，此导桥可以被想成具有一保险丝般的结构。然而，此相变化存储器，并不像保险丝，此导桥包括硫属化物为基础的以及其它材料的存储材料，其具有至少两个可逆的固态相，通过施加一电流通过此材料或是施加一电压跨越第一电极与第二电极之间。
此会产生相变化的存储材料的体积可以十分小，是几乎由此绝缘构件(路径长度在x方向)的厚度，此用来形成导桥的薄膜(路径长度在y方向)的厚度、以及垂直于路径长度的此导桥(z方向)的宽度所决定。此绝缘构件的厚度以及用来形成导桥的薄膜厚度的实施例技术，其厚度并不局限于用来制造此存储单元的光刻胶图案化光刻工艺。此导桥的宽度亦可以小于用来制造此存储单元的光刻胶图案化光刻工艺的实施例技术的最小特征尺寸F。在一实施例中，此导桥的宽度利用光刻胶修剪技术来定义，其中一掩模图案被用来定义于一芯片上的光刻光刻胶结构，其具有一最小特征尺寸F，且此光刻胶结构利用非等向刻蚀修剪以达成一特征尺寸小于F。此修剪后光刻胶结构然后利用光刻式转换此较窄图案至此存储材料层。此外，其它技术也可以用来形成较窄线宽材料层于一集成电路上。因此，一具有简单结构的相变化存储单元达成小复位电流及小功率消耗，且非常容易制造。
图3为依据本发明的一种实施例所为的简化集成电路方块图。集成电路75包含存储阵列60，其利用前开具有自动对准接触及绝缘线的相变化存储单元，在一半导体衬底上形成。一具有读取、设置及复位模式的字线(列)译码器61与多条字元线62耦接，是沿存储阵列60的横列置放。位线(行)译码器63与多条位元线64耦接，其沿存储阵列60的纵行置放，以读取、设置及复位存储阵列60的存储单元中。总线65将地址提供至行译码器63及列译码器61。方块66的感应放大器与数据输入结构(包括读取、设置、与复位模式的电流源)，经由数据总线67与行译码器63耦接。数据由集成电路75上的输入/输出端或集成电路1210的其它内外数据来源，经数据输入线71，输入至方块66的数据输入结构中。在所示实施例中，其它电路74亦包含于集成电路75中，举例而言，包括通常用途的处理器或特殊用途的应用电路，或者以模块的组合，提供相变化存储单元阵列所支持的单芯片系统功能。数据经数据输出线72，由方块66中的感应放大器，输出至集成电路75的输入/输出端，或者其它集成电路75的外部或内部数据终点。
本实施例包含一控制器，其利用偏压安排状态机器69，控制施加偏压的电压与电流源68，诸如字线与位线的读取、程序化擦除、擦除验证、与程序化验证电压或电流，以及利用如以下图18所描述的存取控工艺序来控制双重字线/源极线的操作。此控制器可以常用的特殊用途逻辑电路制成。在其它实施例中，控制器包含一通常用途的处理器，其可整合于相同集成电路之上，以执行计算机程序，来控制装置的运作。在又一实施例中，可利用特殊用途的逻辑电路组合与一通常用途处理器，来制作控制器。
图16描绘了相变化随机存取存储器(PCRAM)存储单元的结构，及与存取晶体管的自动对准接触的工艺将描述于图4至图16中。这些存储单元是形成于一半导体衬底20之上。此存取晶体管对是在一P型衬底20之中，以n型终端26和28作用为源极区域、以及n型终端27作用为漏极终端。多晶硅字线24和29是作为存储元件36的存取晶体管的栅极。多晶硅字线包含硅化物覆盖层，且形成于氮化硅或是其它绝缘材料之上。此图案是沿着存取晶体管的行方向上重复。多晶硅字线23是作为左方的存取晶体管对的栅极。多晶硅字线62b和23b是作为右方的存取晶体管对的栅极。存取晶体管的终端25、25b、26、26b、27、27b和28包含衬底中的掺杂区域，其可以利用以多晶硅线为掩模的自动对准注入工艺所形成。
一介电填充层是形成于多晶硅字线之上。此层被图案化形成接触介层孔及源极线沟道，之后包括共同源极线28a、28b和28c以及栓塞结构90，91的导电结构通过注入一导电材料于此接触介层孔及源极线沟道之中而被形成。这些导电材料可以是钨或是其它材料及组合适合作为栓塞以及导线结构之用。共同源极线28a其是接触至源极终端26，而共同源极线28b其是接触至源极终端28。此栓塞结构90，91是分别接触至漏极终端27，25b。填充层、共同源极线28a、28b以及栓塞结构90，91均具有一大致平坦的上表面，适合用作为形成一电极层31。在替代实例中，此共同源极线可以使用衬底中的埋藏扩散线，或是其它有或没有延伸至上表面的导电线组态。
栓塞结构90，91提供接触于存取结构与存储元件的电极之间将会于以下所描述，其会分别在字线24和23b一端的介层孔内由自动对准形成，也会分别在字线29和62b另一端形成。在此实施例中所描述的自动对准是利用字线结构来定义提供空间给栓塞的介层孔，造成栓塞并不需要利用其它的光刻掩模来定位介层孔就会对准字线。
一电极层31形成于存取晶体管层之上，且包含电极构件32、33和34(也作为电极构件37)，其通过如以上所描述一间隔工艺所形成的一绝缘构件围墙85a和85b来分隔彼此，与一衬底构件39。在一实施例结构中，此衬底构件39可以较绝缘构件栅85a和85b为厚，且自共同源极线28a分隔电极构件34。举例而言，衬底构件可以是80到140nm厚而栅是更窄以减少共同源极线28a与电极构件33之间的电容耦合。在本实施例中，绝缘栅85a，85b在电极构件32，34的间隔上包括了薄膜介电材料，其在电极层31表面的厚度是由间隔上的薄膜厚度所决定。
一复合材料的存储导桥36a(例如GST)是位于电极层31之上，在相对于绝缘构件85b的一侧，形成一第一存储单元，及一存储材料(例如GST)的薄膜导桥35，于电极层31之上，在相对于横跨绝缘构件85a的另一侧，形成一第二存储单元。
另一介电填充层是位于薄膜导桥35和36之上。替代地，一保护层及一绝热层可以形成以保护此存储材料。此介电填充层包括二氧化硅、聚亚酰胺、氮化硅、或其它介电填充材料。在一实施例中，此介电填充层具有良好的绝热以及电绝缘能力，以为导桥提供良好的绝热以及电绝缘。钨栓塞93接触至电极构件34。包括有金属或其它导电材料(包括在阵列结构中的位线40)的图案化导电层，是位于介电填充层之上，并接触至栓塞93以建立对于对应至薄膜导桥36与薄膜导桥37的存储单元的存取。
可以理解的是，许多不同的材料可以被用来构建如图16中所示的结构。举例而言，铜金属化可以被使用。其它型态的金属化，包括铝、氮化钛及钨基础的材料也可以被使用。同时，非金属导电材料如掺杂多晶硅也可以被使用。在此实施例中的电极材料最好是氮化钛或氮化钽。替代地，TiAIN或TaAIN；或者其它的例子中可由Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、与Ru等元素族与合金中选择搭配。适当的电极间绝缘栅85a，85b材料，举例而言包括低介电常数(low-K)的介电材料，如二氧化硅、氮氧化硅、氮化硅、氧化铝、或其它低介电常数的材料。此外，电极间绝缘栅材料层亦可包含由Si、Ti、Al、Ta、N、O与C的群组中，所选出的一种或多种材料组合。
图4至图9显示制作将自动对准接触介层孔以连接电极层在一半导体衬底上的一前段工艺步骤示意图，其可允许较小空间于存储单元布局。此工艺包括布局多条平行的导线，利用例如具有硅化物覆盖层的多晶硅，及利用注入形成源极与漏极终端于平行的导线之间。一利用如此步骤所形成的结构剖面图显示于图4，平行的导线801-806于栅极介电层(未示)之上，又于半导体衬底具有掺杂区域807-813以定义源极与漏极终端于平行的导线801-806之间。在此例示实施例中，导线801、802、803、804、805和806是作为存取晶体管的字线。此例示实施例中的衬底包含一巨大硅结晶晶片或是芯片。在另外的实施例中，衬底可以包含更复杂地多层结构，例如硅在蓝宝石或是附生硅的结构。
在此例示实施例中的自动对准接触结构工艺的下一步为形成一填充层820于平行的导线801-806之上，如图5中所示。接着，如图6中所示，利用一光刻工艺将此填充层820刻蚀以定义自动对准沟道822、824、826作为源极线以及自动对准介层孔821、823、825和827作为栓塞。任何光刻工艺中的对准偏差容忍将可依赖常用技艺中作为自动对准刻蚀掩模的平行导线来补偿。最好是利用非等向刻蚀工艺来刻蚀例如二氧化硅的填充层，而停止在与导线801、802、803、804、805和806对其之一，例如为氮化硅，的绝缘层之上。
接着，如图7中所示，注入一导电材料，例如一具有薄附着层及势垒层(如氮化钛，未示)的钨栓塞材料，于填充层820(见图5)中的自动对准沟道和自动对准介层孔，以定义栓塞831、833、835和837及源极线834、836、838。
图8显示存取晶体管层结构的上视图，其中图7中所示的剖面图是沿着7-7线。如图中所示，导电线801到806(字线)及源极线834、836、838是安排通常平行于沿着阵列中的存储单元行。自动对准接触831、833、835和837是安排于位线之下的一直线，未示，大致正交于导电线801到806。此阵列被安排为行与列的方式布局如图所示。
接着，如图9中所示，一电极层开始由形成图案化结构，或堆栈，其包含一氮化钛层121于氮化硅120之上而形成，以提供一与源极线834和838隔离的电极结构。图9显示此包含120和121层的电极结构其尺寸介于2F到3F之间，其中F是最小光刻特征尺寸，允许存储单元结构的最小布局。
图10显示此工艺的下一阶段，其中间隔物140、141、142、143形成于堆栈130和131(如图9中包含120和121层的堆栈)的侧面。间隔物140-143是利用如先形成一薄膜介电层其顺形于堆栈及堆栈的间隔，然后非等向刻蚀此薄膜介电层以自堆栈之间区域及堆栈之上移除，而留下间隔物140-143。在一工艺实施例中，用来形成间隔物140、141、142、143的材料包含氮化硅或其它介电材料，例如二氧化硅、氮氧化硅、氧化铝或是类似材料。
图11显示此工艺的下一阶段，其中第二电极层150形成于堆栈130和131及间隔物140、141、142、143之上。此第二电极层150的材料包含氮化钛或是其它适合的导电材料，例如氮化钽、铝合金、铜合金或是掺杂多晶硅等。
图12显示此工艺的下一阶段，其中第二电极层150，间隔物140、141、142、143及电极材料(如图9中的121层)加以抛光或是进行其它平坦化程序以定义一电极层于衬底上的结构99之上。此抛光工艺的实施例可以先利用化学机械抛光技术，再加以刷子清洁及业界所熟知的液体或是气体清洁程序。此电极层包含电极构件160、161、162及绝缘构件163和164于其间。在此实施例中的电极层具有一大致平坦的上表面。在此显示的实施例中，绝缘构件163和164包含一结构其延伸于电极构件161之下，并将其与源极线834和838隔离。源极线836则是在后续程序中加以隔离。其它的例子中则可以使用不同的材料来作为电极构件及绝缘构件。
图13显示此工艺的下一阶段，其中一薄膜相变化为基础的存储材料层170被形成于此大致平坦的电极层上表面之上。此存储材料采用溅射法且没有准直仪在温度250℃下沉积。当使用Ge2Sb2Te5为存储材料时，会生成一薄膜厚度约为60nm或以下。实施例也包含生成一厚度约为40nm的薄膜于整个晶片的平坦表面之上。在某些实施例中，此薄膜层170具有一厚度在100nm以下，最好是40nm或以下。在存储单元的实施例中，此薄膜层170具有一厚度在20nm以下，最好是10nm或以下。于形成薄膜层170之后，一保护覆盖层171接着形成。此保护覆盖层171包含低温沉积的二氧化硅或是其它介电层材料形成于薄膜层170之上。此保护覆盖层171最好一良好电绝缘体以及一良好热绝缘体，且保护存储材料不会于后续工艺中裸露，例如光刻胶移除工艺，其或许会伤害此存储材料。此工艺包含一低温介电层的形成，使用依工艺温度低于200℃。一种对于二氧化硅合适的工艺是为等离子体辅助化学气相沉积法(PECVD)。
在形成保护覆盖层171之后，一介电填充层形成于存储材料之上，其可以使用一较高温度工艺例如一高密度等离子体化学气相沉积法(HDPCVD)。之后，此完成层使用图13A所示的图案(pattern)加以刻蚀，以定义窄条纹。举例而言，一光刻胶层被形成并使用一掩模光刻工艺加以图案化或是一次光刻工艺以定义窄掩模条纹于薄膜层170及保护覆盖层171之上。举例而言，此条纹具有一相当于所使用光刻工艺的最小特征尺寸F，其中最小特征尺寸在目前所使用的光刻工艺中或许可以是0.2微米(200nm)阶级，0.14微米或是0.09微米。可以理解的是。实施例中的工艺可以随着技术的演进而缩减光刻最小特征尺寸。同样地，次光刻工艺也可以被使用，而达到线宽在40nm阶级或是更小。
图14显示此工艺的下一阶段，其中条纹及电极被图案化以形成存储单元对其包含电极构件32、33和34，其由之前所描述过的间隔工艺所形成的包含绝缘栅85a和85b(35在前述为存储元件)的绝缘构件，及衬底构件所分隔。此外，薄膜导桥的存储材料36(例如GST)是位于电极层31之上，在相对于绝缘构件85a的一侧，形成一第一存储单元，及一存储材料(例如GST)的薄膜导桥35(与此工艺阶段中的导桥36连续)，于电极层31之上，在相对于横跨绝缘构件85b的另一侧，形成一第二存储单元。
沟道172于电极对周围刻蚀，在行与列方向上隔离，且形成源极线186。
图15显示此工艺的下一阶段，其中一介电填充层230具有一平坦表面是形成电极结构之上且填充进入其间的空隙与沟道172中。在一工艺实施例中，此介电填充层230是利用高密度等离子体化学气相沉积法(HDPCVD)形成，之后再进行化学机械抛光与清洁。此介电填充层可以包括二氧化硅、氮化硅、或其它介电填充材料，最好是具有良好的绝热以及电绝缘能力。
在某些实施例中，除了介电填充层230之外，一个为了导桥36和35的绝热结构被提供。在一个例子中，此绝热结构通过在施加介电填充层之前，提供一绝热材料覆盖层于导桥之上而形成，且可以选择性地于电极层之上。绝热材料的代表包含由Si、C、O、F、与H等元素所选出的一组合。举例而言，可作为绝热材料者包括SiCOH、聚亚酰胺(polyimide)、聚酰胺(polyamide)、以及氟碳聚合物。至于其它可作为绝热材料范例则为氟化SiO2、硅酸盐、芳香醚、聚对二甲苯(parylene)、聚合氟化物、非晶质氟化碳、钻石结构碳、多孔二氧化硅、中孔二氧化硅(mesoporous silica)、多孔硅酸盐、多孔聚亚酰胺、与多孔芳香醚。在其它实施例中，绝热结构包含以气体填充的空孔作为导桥36的绝热层。单层结构或多层结构的组合，均可提供绝热功能。
在工艺的下一阶段中，介层孔在介电填充层230中被刻蚀通过存储材料与填充层而至电极材料。此介层孔刻蚀工艺可以是单一非等向性刻蚀同时刻蚀存储材料与填充层，或是一两阶段刻蚀工艺，先利用第一刻蚀配方对填充材料进行刻蚀，再利用第二刻蚀配方对存储材料进行刻蚀。于形成介层孔之后，这些介层孔注入钨或是其它导电材料，以形成栓塞63、231接触电极结构中的第一导电构件(如构件33)，以电性沟通电极层以上的电路。此工艺的实施例中，介层孔可以垫上一业界所熟知的扩散势垒层及/或具有一附着层，且注入钨或是其它合适的导电材料。接着此结构再利用化学机械抛光平坦化和清洁。最后，一清洁刻蚀被施加则造成完成结构是清洁的。
图16显示此工艺的下一阶段，其中一图案化导电层(包含位线40)被形成且在填充层230之上接触栓塞63、231，提供给存储装置中的位线及其它导线，产生使用图1中电路的结构。此工艺的实施例中，一铜合金嵌镶金属化工艺被使用，其中图案化导电层被沉积氟硅化物玻璃(FSG)于裸露表面之上而形成，且之后形成一所需要的光刻胶图案。一刻蚀被施加以除去裸露的氟硅化物玻璃，且之后垫层及种子层被沉积于此图案中。之后，电镀铜被施加以填满此图案。于电镀之后，一退火步骤被施加，之后再进行一抛光工艺。其它的实施例可以使用标准的铝铜工艺，或是其它业界所熟知的金属化工艺。此先前详加描述的结构即完成。
一个此处所描述的存储单元包含一”上”电极与一”下”电极，及具有一介于其间的介电间隔物，两者皆与一跨越此间隔物且位于这些电极之上的相变化材料导桥接触。此电极及介电间隔物是形成于一前段工艺互补金氧半场效晶体管逻辑结构或是其它功能电路结构之上，提供一可以轻易支持嵌入存储器与其它功能电路同在单一芯片上的结构，例如被称为系统单芯片元件的芯片等。
此处所描述的本发明一实施例其优点是此相变化发生在位于靠近此间隔物之上导桥中央的主动区域之处，而不是在电极接口之处，其可以提供较佳的可靠性。此外，用于复位及程序化的电流被局限在一个小的体积之内允许了高电流密度，且所产生的区域加热是在较低的复位电流阶级和较低的复位能量阶级。此处所描述的本发明实施中的结构允许二维的存储单元由薄膜厚度所定义，而在纳米等及下达到较佳的工艺控制能力。此存储单元仅有一维是由一使用缩减掩模层的光刻工艺来定义，其可以避免复杂地微缩技术。
其它的相变化存储单元结构，包含柱状型态结构，在其中此上电极、存储元件及下电极可以安排成一柱状的堆栈，而一香菇型态结构，在其中电极之一是安排与存储元件在一极小面积接触，且其它电极与存储元件在另一端的较大面积接触，也可以用来作为本发明所描述的双重字线/源极线存取结构之用。
图17是显示一替代实施方式，在其中存取元件包含二极管。图17是显示一第一存储单元350，其包含一上电极334、一存储元件335及一下电极332。一第二存储单元351亦显示于图中。一第一字线导体321与一第二字线导体322耦接至具有之前所描述的设置、复位及读取模式的字线驱动器320。一第一位线341与一第二位线342耦接至具有设置、复位及读取模式的偏压源340以及感应放大器与数据输入结构(未示)。一二极管315及另一二极管316作为存储单元350的双重存取元件。此存储单元350的下电极与二极管315及二极管316的阳极耦接。二极管315的阴极与字线导体321耦接，而二极管316的阴极则与字线导体322耦接。在此实施例中，字线导体321及322是同时作为字线与源极线，而与图1的实施例不同，在其中包含不同的导体作为源极线(28a、28b及28c)与字线(23a、23b、23c及23d)。
在操作中，在进行复位模式时，字线321及322两者皆设置至一低电压，例如是地，或是其它足够低的电压能够致能二极管315及二极管316导通。此字线321及322在此模式下是作为源极线，且电流流经此存储单元350的字线321及322两者以为此复位模式建立一相对低电阻路径。在进行读取模式时，只有字线321及322两者之一设置至一低电压。在进行设置模式时，只有字线321及322两者之一设置至一低电压。如之前所描述的，在某些实施例中，在进行设置模式时，字线321及322两者可以同时设置至一低电压。
图18显示一例如图2所示的具有双重字线/源极线结构的存储装置的基本操作方法的流程图。图18所显示的流程图是由一如图3所示的状态机器69控制来执行这些例示实施例。此流程是经由一命令来执行存取一被选取的存储单元(500)。在接收此命令之后，此流程会决定存取模式(501)，具有双重字线/源极线结构的存储装置的基本操作方法。假如存取模式是读取模式的话，则此控制逻辑致能此字线驱动器利用足够的电压以驱动左侧位线致能电流通过左侧存取元件及所选取的存储单元，而利用一足够的电压保留左侧位线防止电流通过右侧存取元件(502)。接着，一读取偏压脉冲被施加至此所选取的存储单元对应的位线(503)。最后，此所选取的存储单元的数据被感应(504)。
假如存取模式是设置模式的话，则此操作是类似的。此控制逻辑致能此字线驱动器利用足够的电压以驱动左侧位线致能电流通过左侧存取元件及所选取的存储单元，而利用一足够的电压保留左侧位线防止电流通过右侧存取元件(505)。接着，一设置偏压脉冲被施加至此所选取的存储单元对应的位线(506)。最后，此所选取的存储单元的数据被验证(507)。
假如存取模式是复位模式的话，则此控制逻辑致能此字线驱动器利用足够的电压以同时驱动左侧及右侧位线致能电流平行通过左侧及右侧存取元件(508)。接着，一复位脉冲被施加至位线(509)。最后，此所选取的存储单元的数据被验证(510)。
如同之前所描述的，在一替代实施例中，在读取模式，或是一多级存储单元的一个或多个的设置模式时，此控制逻辑也可以如同之前所描述的复位模式一般，同时驱动左侧及右侧位线两者。
虽然本发明是已参照较佳实施例来加以描述，将为吾人所了解的是，本发明创作并未受限于其详细描述内容。替换方式及修改样式已于先前描述中所建议，并且其它替换方式及修改样式将为熟习此项技艺之人士所思及。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式是意欲落在本发明权利要求范围及其均等物所界定的范畴之中。

Claims (14)

1.一种存储装置，其特征在于，包括：
一第一字线导体；
一第二字线导体；
第一及第二存取元件，其具有各自的存储单元接触与源极线接触，且回应至该第一及第二字线导体；
一存储单元包含一第一电极、一第二电极及一存储元件于该第一电极与第二电极之间，该第一电极与该第一及第二存取元件的存储单元接触电性沟通，且其中该存储元件具有一设置状态及一复位状态，且包含一相变化材料；
一位线与该存储单元的该第二电极电性沟通；以及
控制电路安排同时使用该第一以及第二字线导体以存取该存储单元进行复位操作，来建立自该位线通过该存储单元同时至该第一及第二存取元件的该源极线接触的一电流通道；
其中，该相变化材料具有一非晶相与一结晶相，且其中在该存储单元的该复位状态时，大部分地该存储元件的一主动区域在该非晶相，而在该存储单元的该设置状态时，大部分地该存储元件的该主动区域在该结晶相。
2.根据权利要求1所述的存储装置，其特征在于，其中该第一存取元件包含一二极管，且该第一字线导体耦接至该第一存取元件的该源极线接触。
3.根据权利要求1所述的存储装置，其特征在于，其中该第一存取元件包含一第一晶体管，其具有一源极、一漏极和一栅极，且该第一字线导体耦接至该第一晶体管的该栅极，该第一存取元件的该源极线接触包含该第一晶体管的该源极，且该第一存取元件的该存储单元接触包含该第一晶体管的该漏极，而该第二存取元件包含一第二晶体管，其具有一源极、一漏极和一栅极，且该第二字线导体耦接至该第二晶体管的该栅极，该第二存取元件的该源极线接触包含该第二晶体管的该源极，且该第二存取元件的该存储单元接触包含该第二晶体管的该漏极。
4.根据权利要求1所述的存储装置，其特征在于，其中该存储单元包含一绝缘构件于该第一及第二电极之间，且一存储材料导桥横越该绝缘构件自该第一电极延伸至该第二电极，其中该存储材料具有至少两个固态相。
5.根据权利要求1所述的存储装置，其特征在于，其中该控制电路更包含安排使用该第一字线导体以存取该存储单元进行读取操作，来建立自该位线通过该存储单元至该第一存取元件的该源极线接触的一电流通道。
6.一种存储装置，其特征在于，包括：
一半导体衬底，其具有一栅极介电层；
一第一字线导体于该栅极介电层之上；
一第二字线导体于该栅极介电层之上，且与该第一字线导体平行地安排；
多个掺杂区域于该半导体衬底内，该多个掺杂区域包含源极及漏极终端，该源极及漏极终端邻近于该第一及第二字线导体，该第一及第二字线导体于形成存取电极体对的多个导体中；
一第一源极线导体安排为大致与该第一字线导体平行，且与该存取电极体对中的一第一存取元件的源极终端接触；
一第二源极线导体安排为大致与该第二字线导体平行，且与该存取电极体对中的一第二存取元件的源极终端接触；
一存储单元包含一第一电极、一第二电极及一存储元件于该第一电极与第二电极之间，该第一电极与该第一及第二存取元件的存储单元接触电性沟通，且其中该存储元件具有一设置状态及一复位状态，且包含一相变化材料；
一位线与该存储单元的该第二电极电性沟通；以及
控制电路与该第一字线导体、第二字线导体及该位线耦接，其是操作用来存取该存储单元进行复位操作，其可利用该第一及第二字线导体存取该存储单元以进行复位该存储单元的操作，来建立自该位线通过该存储单元而同时至第一及第二源极线导体的电流通道；
其中，该相变化材料具有一非晶相与一结晶相，且其中在该存储单元的该复位状态时，大部分地该存储元件的一主动区域在该非晶相，而在该存储单元的该设置状态时，大部分地该存储元件的该主动区域在该结晶相。
7.根据权利要求6所述的存储装置，其特征在于，其中该存储单元包含一绝缘构件于该第一及第二电极之间，且一存储材料导桥横越该绝缘构件自该第一电极延伸至该第二电极，其中该存储材料具有至少两个固态相。
8.根据权利要求6所述的存储装置，其特征在于，其中该控制电路更包含安排使用该第一字线导体以存取该存储单元进行读取操作，来建立自该位线通过该存储单元至该第一源极线导体的一电流通道。
9.根据权利要求6所述的存储装置，其特征在于，其中该控制电路更包含安排使用该第一及第二字线导体其中之一以存取该存储单元进行设置操作。
10.一种操作一存储装置的方法，其特征在于，该存储装置包括一第一字线导体、一第二字线导体、第一及第二存取元件、一存储单元及一位线；其中，该第一及第二存取元件具有各自的存储单元接触与源极线接触，且回应至该第一及第二字线导体；该存储单元包含一第一电极、一第二电极及一存储元件于该第一电极与第二电极之间，该第一电极与该第一及第二存取元件的存储单元接触电性沟通，且其中该存储元件具有一设置状态及一复位状态，且包含一相变化材料，该相变化材料具有一非晶相与一结晶相，且在该存储单元的一复位状态时，大部分地该存储元件的一主动区域在该非晶相，而在该存储单元的一设置状态时，至少大部分地该存储元件的该主动区域在该结晶相；该位线与该存储单元的该第二电极电性沟通，该方法包括：
同时使用该第一及第二字线导体存取该存储单元以进行复位该存储单元的操作，来建立自该位线通过该存储单元而至第一及第二存取元件的该源极线接触的电流通道。
11.根据权利要求10所述的方法，其特征在于，其中该第一存取元件包含一二极管，该第一字线导体耦接至该第一存取元件的该源极线接触，且其中存取该存储单元进行复位该存储单元操作包含耦接该第一字线导体至地。
12.根据权利要求10所述的方法，其特征在于，其中该第一存取元件包含一第一晶体管，其具有一源极、一漏极和一栅极，且该第一字线导体耦接至该第一晶体管的该栅极，该第一存取元件的该源极线接触包含该第一晶体管的该源极，且该第一存取元件的该存储单元接触包含该第一晶体管的该漏极，而该第二存取元件包含一第二晶体管，其具有一源极、一漏极和一栅极，且该第二字线导体耦接至该第二晶体管的该栅极，该第二存取元件的该源极线接触包含该第二晶体管的该源极，且该第二存取元件的该存储单元接触包含该第二晶体管的该漏极，且其中
存取该存储单元进行读取该存储单元操作包含耦接该第一字线导体至一电压足够致能电流流经该第一晶体管且耦接该第二字线导体至一电压足够致能电流流经该第二晶体管；以及
存取该存储单元进行复位该存储单元操作包含耦接该第一字线导体及该第二字线导体至其各自的电压足够致能电流流经该第一及第二晶体管。
13.根据权利要求10所述的方法，其特征在于，更包含：
仅利用该第一及第二字线导体对该存储单元进行的一存取操作来设置该存储单元。
14.根据权利要求10所述的方法，其特征在于，包含安排使用该第一字线导体以存取该存储单元进行读取操作，来建立自该位线通过该存储单元至该第一存取元件的该源极线接触的一电流通道。
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