CN1838312A - 相变存储单元阵列写电流的字线电压补偿方法 - Google Patents

Abstract

本发明属大规模数字集成电路技术领域，具体为一种相变存储单元阵列写电流的字线电压补偿方法。其中包括步进字线电压补偿和反馈式字线电压补偿两种方式，该方法是利用字线电压对存储单元内选通开关的输出电阻进行调制，使得不同行的选通开关具有不同的等效输出电阻，补偿相应的位线分布电阻，从而提高不同单元写电流的均匀性。

Description

相变存储单元阵列写电流的字线电压补偿方法

技术领域

本发明属于大规模数字集成电路技术领域，具体涉及一种利用字线电压调制选通管输出电阻从而补偿相变存储单元阵列写电流不均匀性的方法。

背景技术

闪存技术(FLASH)是目前不挥发存储器市场中的主流产品，但是FLASH结构中的浮栅由于存储电荷的需要无法随着特征尺寸的变小而一直减薄，因此遭遇发展瓶颈。而相变存储器作为一种新兴的不挥发存储技术，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面都具有极大的优越性，成为未来不挥发存储技术市场主流产品最有力的竞争者。[1]目前应用最广泛的是Ge，Sb，Te的合金(以下简称GST)，在电等形式的能量作用下，该材料可在多晶和非晶两相间发生可逆转变，相应地，电阻在低阻和高阻间发生可逆变化，从而用于信息1或0的存储。典型相变材料的I-V特性曲线如图1所示，当处于多晶态时，其I-V曲线基本符合欧姆特性，随着外加偏压的增加，流经GST的电流逐渐增大，当电流达到图中所标识的Reset位置时，局部熔融的GST在淬冷过程中来不及规律性地成键，材料便进入非晶态，电阻增大导致电流迅速减小，对于非晶态，令电流增大至图中的set位置，GST可成键进入稳定的多晶态，对应于低阻态。相变材料的多晶与非晶两种稳定的组态构成了存储器完成数据记忆的基础。

目前应用最广泛的相变存储单元当属1T1R的串联结构，图2为其示意图。MOS管作为选通管，源、漏中一端接地，另一端与作为存储介质的相变材料相连，而相变材料的另一端则与位线相连。由于相变材料在多晶态与非晶态分别有低阻与高阻两种对外表象，因而这一单一存储单元可以用来存储“0”或“1”即一位二进制数据。下面详细说明该1T1R存储单元的工作原理。

从位线向GST单元注入不同的写电流来实现材料在高或低阻值之间的转换。当选通MOS管被选中，由位线向GST单元注入一个高而短的脉冲电流后，材料进入非晶态(高阻态)，对应的逻辑值为“0”；若位线向GST单元注入一个低而长的脉冲电流，则材料进入多晶态(低阻态)，对应的逻辑值为“1”。上述两种写脉冲的形状如图3所示。读操作则是在读取GST单元所存储的数据时，在位线上加一个不至于使材料发生相变的较小的读电压，通过测取电流的大小判别当前的记忆状态。

相变存储器写操作的特殊性在于：相变材料从高阻态转为低阻态时所需的set电流既有上限，又有下限，从而构成了一个set窗口。如图4所示，与set电流相对应的两个电压分别为set电压的上、下限V_{set_min}与V_{set_max}，其中V_{set_min}为GST材料开始发生相转变的阈值电压V_th，而V_{set_max}为GST材料开始局部发生熔化的reset电压。

由于GST组分控制和生产工艺引入的不确定性，在一个大规模的存储阵列中，GST存储单元的set窗口往往是不一样的。图5给出了Samsung64M相变存储单元阵列中大量GST存储单元set窗口的统计分布，这个统计结果提供了设计存储单元阵列时不得不考虑的一些参数：set窗口的平均值为1.55V，标准差σ为380mV距平均值3σ的最小set窗口为390mV，这意味着有0.13％的单元可能无法成功完成相转变。[2]除此之外，在一个大规模存储单元阵列中，过长的位线会引入更严重的问题，图6示例了一个长位线或非阵列结构，写驱动源位于位线的最底部。由于位线本身的电阻效应，写驱动电平在流经位线到达较远的存储单元时会产生一个电压降。如果在写驱动电流的设计上满足了最近单元的set窗口，那么最远的单元有可能无法完成相转变；反过来，如果满足了最远单元的set窗口，那么最近的单元有可能就进入了reset电流区域，从而引起逻辑错误。

为了解决set电流分布不均匀的问题，Samsung提出了一种单元电流调整(Cell CurrentRegulation，CCR)方法，如图7所示，其主体思想是将一条位线上的单元按距离写驱动源的远近划分为几个不同的分组，对距离写驱动源较远的存储单元提供较大的写驱动电压，对距离写驱动源较近的存储单元提供较小的写驱动电压，使不同区域的存储单元尽可能获得比较均匀的set电流，减轻位线分布电阻效应的影响。但是这一方法要求外围电路产生多个不同的写驱动电平，同时向写驱动电路提供必要的位线地址进行信号选择，大大增加了外围电路的规模与复杂度。

在当今的相变存储器研究领域，外围电路规模过大已经成为存储芯片面积据高不下的最主要原因之一，Samsung的单元电流调整方法进一步加重了外围电路面积负担，提高了可靠性，牺牲了生产成本，无法从根本上改善相变存储器的整体水准。

关于这一问题，目前还没有其它更有效的解决方法出现。

发明内容

本发明的目的在于提出一种利用字线电压调制对相变存储单元阵列写电流不均匀性进行补偿的方法。

本发明提出的对存储单元阵列写电流的不均匀性进行补偿的方法，是利用字线电压对存储单元内选通开关的输出电阻进行调制，使得不同行的选通开关具有不同的等效输出电阻，补偿相应的位线分布电阻，从而提高不同单元写电流的均匀性。

本发明方法中，所谓利用字线电压对存储单元内选通开关的输出电阻进行调制，可以线性电路方式在不同行存储单元的选通开关(如MOS管的栅极或双极型晶体管的基极)上施加不同的字线电压，产生不同的输出电阻，补偿原位线分布电阻，从而提高写电流的均匀性。我们称此方法为相变存储单元阵列读写电流的步进字线电压补偿(Stepping Word lineVoltage Compensation，SWVC)方法。在这种方法中，外围电路中增加一根与位线同向的字线电压采样线，在不同的行采样出不同的字线电压，使不同行存储单元的选通开关偏置在不同的区域，产生不同的输出电阻，按位线分布电阻变化的相反方向进行补偿。

由于栅电压对MOS选通管输出电阻的非线性调制作用，所以上述方法不能完全补偿原有位线分布电阻的影响，我们在基本原则的基础上进一步提出反馈模式的字线电压补偿(Self-Compensation On Wordline Voltage，SCOWV)方法，该方法以负反馈方式产生合适的字线电压，加到不同行的存储单元的开关选通器件(如MOS管或双极型晶体管)上，产生不同的等效输出电阻，对相应的位线分布电阻进行完全补偿。具体而言，是通过负反馈作用将标准set操作电流复制到实际的存储单元中，实现对位线分布电阻的完全补偿。在这种方法中，我们利用一个标准存储单元产生一个标准set电流，然后通过运算放大器的负反馈作用产生一个合适的字线电压，加到特定行的MOS选通管栅极上。由于运算放大器在外围电路中占用较多的面积，所以该方法比较适合大规模的存储阵列，以减小每个存储单元分摊的面积。

附图说明

图1为相变材料Ge₂Sb₂Te₅的I-V特性曲线。

图2为相变存储单元的结构示意图。

图3为提供相变材料发生相转变能量的电流脉冲示意图。

图4为GST存储单元set窗口示意图。

图5为GST存储单元set窗口统计分布图。

图6为或非组态存储单元阵列的结构示意图。

图7为单元电流调整(CCR)方法结构示意图。

图8为步进字线电压补偿(SWVC)方法结构示意图。

图9为步进字线电压补偿(SWVC)方法补偿效果曲线。

图10为MOS选通管宽长比对步进字线电压补偿(SWVC)方法的调制效应曲线。

图11为字线电压采样线的最大偏置电压对步进字线电压补偿(SWVC)方法的调制效应曲线。

图12为字线电压自补偿(SCOWV)方法结构示意图。

图中标号：1为字线电压采样线，2为译码器，3、4、5为传输门，6、7、8、14、18为MOS选通管，9，19为写驱动源，10、11、12为MOS选通管，13为一个标准相变存储单元，15为模拟的实际相变存储单元数据操作通路，16为可调电阻，17为运算放大器。

具体实施方式

图1至图7已经在背景资料和发明原理中做简要说明。

图8为根据上述工作原理提出的步进字线电压补偿相变存储单元阵列写电流不均匀性的方法的实例。它的核心是：在不同行存储单元的MOS选通管上加不同的字线电压，使之偏置在不同的线性区，以其不同的输出电阻来补偿位线分布电阻。1是一根字线电压采样线，V_ubias大于V_dbias，采样线上流过一定的偏置电流，使每一点的电压从V_ubias至V_dbias均匀降低。行译码信号从译码器2输出以后，并未直接用作字线电压，而是作为逻辑电平控制一组传输门3、4、5，传输门从字线电压采样线1采样均匀变化的电压，然后才送到MOS选通管6、7、8的栅极。由于离写驱动源9最远的存储单元受位线分布电阻影响最大，所以该单元的MOS选通管8上所加的字线电压最大，使其输出电阻最小。为了确保未选中存储单元MOS选通管截止，用行译码输出的一个分支来控制10、11、12，将下一级的选通管关断。

由于MOS管的栅电压和输出电阻存在非线性的关系，所以线性变化的字线电压无法完全补偿线性变化的位线分布电阻，下面我们对这一方法做一个定量的评估。

由于MOS选通管工作在深线性区

$I_{\mathrm{DS}}=\mathrm{\β}[(V_{\mathrm{GS}}-V_T)V_{\mathrm{DS}}-\frac{1}{2}{V_{\mathrm{DS}}}^2]\≈\mathrm{\β}(V_{\mathrm{GS}}-V_T)V_{\mathrm{DS}}$

$R_{\mathrm{DS}}=\frac{1}{\mathrm{\β}(V_{\mathrm{GS}}-V_T)}$

其中I_DS为MOS管输出电流，V_GS为栅源电压，V_DS为漏源电压，V_T为MOS管阈值电压，β为MOS管的工艺参数。

在这一补偿方法中，每一行存储单元的MOS选通管导通时获得的栅电压为

V_G＝V_ubias-xΔV_G

其中0＜x≤n为存储单元所在行的行号，V_ubias为字线电压采样线的最大偏置电压，ΔV_G为字线电压的采样步长。

根据 $R_{\mathrm{DSx}}=\frac{1}{\mathrm{\β}(V_{\mathrm{ubias}}-\mathrm{x\Δ}{V}_G-V_T)},$ 我们可以推断离写驱动源较远的存储单元选通管导通时输出电阻较大，而较近的存储单元选通管导通时输出电阻较小，恰好与位线分布电阻的变化趋势相反，所以可以起到相应的补偿作用。

考虑到MOS选通管的输出电阻随行号x的变化关系

$\frac{d{R}_{\mathrm{DSx}}}{\mathrm{dx}}=\frac{\mathrm{\Δ}{V}_G}{\mathrm{\β}{(V_{\mathrm{ubias}}-\mathrm{x\Δ}{V}_G-V_T)}^2}$

当x逐渐增大时，R_DSx的增大的速度越来越快，所以我们可以预言：当距离写驱动源最近的两个单元的位线分布电阻差恰好完全获得补偿时，离写驱动源最远的单元(包括其他较远的单元)必然过补偿；相反地，当距离写驱动源最远的两个单元的位线分布电阻差恰好完全获得补偿时，距离写驱动源最近的单元(包括其他较近地单元)必然欠补偿。下面我们来定量探讨一下这种方法的实际补偿效果：

当距离写驱动源最远的两个存储单元的MOS选通管分别导通时，有

$R_{\mathrm{DSn}}=\frac{1}{\mathrm{\β}(V_{\mathrm{GSn}}-V_T)}=\frac{1}{\mathrm{\β}(V_{\mathrm{ubias}}-\mathrm{\Δ}{V}_G-V_T)}$

$R_{\mathrm{DS}(n-1)}=\frac{1}{\mathrm{\β}(V_{\mathrm{GS}(n-1)}-V_T)}=\frac{1}{\mathrm{\β}(V_{\mathrm{ubias}}-2\mathrm{\Δ}{V}_G-V_T)}$

假设这两个存储单元的MOS选通管输出电阻之差恰好补偿相邻单元之间的字线分布电阻ΔR_BL，则

$\mathrm{\Δ}{R}_{\mathrm{BL}}=R_{\mathrm{DS}(n-1)}-R_{\mathrm{DSn}}=\frac{\mathrm{\Δ}{V}_G}{\mathrm{\β}[V_m-\mathrm{\Δ}{V}_G][V_m-2\mathrm{\Δ}{V}_G]}$

其中V_m＝V_ubias-V_T。

由此可以解出

$\mathrm{\Δ}{V}_G=\frac{3\mathrm{\Δ}{R}_{\mathrm{BL}}\mathrm{\β}{V}_m+1-\sqrt{\mathrm{\Δ}{R_{\mathrm{BL}}}^2{\mathrm{\β}}^2{V_m}^2+6\mathrm{\Δ}{R}_{\mathrm{BL}}\mathrm{\β}{V}_m+1}}{4\mathrm{\Δ}{R}_{\mathrm{BL}}\mathrm{\β}}$

当距离写驱动源最远的存储单元被选中时，

$R_{\mathrm{DS}\left(\mathrm{far}\right)}=\frac{1}{\mathrm{\β}(V_{\mathrm{ubias}}-\mathrm{\Δ}{V}_G-V_T)}$

$I_{\mathrm{far}}=\frac{V_{\mathrm{write}}}{\mathrm{n\Δ}{R}_{\mathrm{BL}}+R_{\mathrm{GST}}+R_{\mathrm{DS}\left(\mathrm{far}\right)}}$

当距离写驱动源最近的存储单元被选中时，

$R_{\mathrm{DS}\left(\mathrm{near}\right)}=\frac{1}{\mathrm{\β}(V_{\mathrm{ubias}}-\mathrm{n\Δ}{V}_G-V_T)}$

$I_{\mathrm{near}}=\frac{V_{\mathrm{write}}}{\mathrm{\Δ}{R}_{\mathrm{BL}}+R_{\mathrm{GST}}+R_{\mathrm{DS}\left(\mathrm{near}\right)}}$

我们定义

$\mathrm{\σ}=\left|\frac{I_{\mathrm{far}}-I_{\mathrm{neear}}}{I_{\mathrm{far}}}\right|$

并据此绘出σ-R_BL曲线，如图9所示。

计算中采用的0.25μm工艺典型值如下：

β＝1.15×10^-4A/V²

V_T＝0.43V

ΔR_BL＝1.2Ω

R_GST＝1.2KΩ

V_ubias＝3.0V

从图中可以看出，采用步进字线电压补偿方法(SWVC)以后，当位线分布电阻R_BL达到1.2kΩ时，写驱动电流最大、最小值的归一化差别为11.35％。但是当存储阵列的字线数继续增大时，该方法的补偿效果急剧变差，这与我们先前的预言相一致，其原因正是栅电压与MOS管输出电阻的非线性关系。

图10描绘了MOS选通管采用不同宽长比对补偿效果产生的影响。当宽长比分别为1、1.2、1.4时，对1.2kΩ的位线分布电阻，写驱动电流的归一化差别分别为11.35％、16.94％、24.42％，宽长比越小，补偿效果越好。其原因在于，步进位线电压补偿方法是利用MOS选通管的输出电阻来补偿位线分布电阻，其输出电阻越大，起到的影响就越明显，补偿效果也就越好。

图11描绘了字线电压采样线采用不同的最大偏置电压时对补偿效果产生的影响。当字线电压分别为3V和3.5V时，对1.2kΩ的位线分布电阻，写驱动电流的归一化差别分别为11.35％和16.77％，最大偏置电压越小，补偿效果越好，究其根源同样是因为提高了MOS选通管的输出电阻而在数据操作通路中产生了更大的影响。

根据步进字线电压的补偿原理，可以自然地联想到用一个非线性变化地栅电压来产生线性变化的MOS管输出电阻，从工艺实现上来说，采样非线性变化的电压是相当困难的。然而，如果我们可以设计一种输入输出同MOS管成互逆关系的电路结构，即

V＝f^-1(R)

其中函数f满足

R_DS＝f(V_GS)

那么我们就可以先利用一组线性变化的电阻来生成一组非线性变化的电压，然后用这些电压来控制MOS选通管的输出电阻构成对位线分布电阻的补偿。

字线电压自补偿(Self-Compensation On Wordline Voltage，SCOWV)方法正是基于上述思想提出的一种解决方案。如图12所示，7为一个标准写驱动源，左半支路模拟了一个标准的相变存储单元1，该单元理论上不存在任何位线分布电阻，MOS选通管2的栅极加上标准的字线电压，由此在支路中产生标准的写驱动电流；右半支路模拟实际的相变存储单元3数据操作通路，其主要区别是增加了一个可调电阻4来模拟位线分布电阻。集成运放5的连接形式在右半支路中构成反馈，由于正、反相端满足“虚短”和“虚断”，所以可以将A点的电压复制到B点，从而实现电流的复制，而这种电流复制实际上是通过运放5输出电压对右半支路MOS选通管6栅电压的自适应调节实现的。由于可调电阻4影响着运放5的输出电压，我们可以认为这一结构实现了前面所述的反函数f1的功能，只要把运放5的输出电压加到具有与4相同的位线分布电阻的存储单元MOS选通管上，就可以在存储阵列的每一行获得完全相同的写驱动电流。

在字线电压自补偿方法中，字线电压在生成之前经历了反馈等一系列过程，典型建立时间为34-40ns。此外，该方法要求增加一个集成运放，所以会相当程度地提高外围电路的面积损耗，但是由于它的补偿精度相对较高，而且不受限于存储阵列的规模，因而当存储阵列比较大时，每个存储单元平均占用的外围电路面积增幅并不显著。

参考文献

[1]S.La，”Current status of the phase change memory and its future，”in IEDMTechnical Digest.，2003，pp.36.5.1-36.5.4

[2]W.Y.Cho，B.H.Cho，B.G.Choi，H.R.O，S.Kang，K.S.Kim，K.H.Kim，D.E.Kim，C.K.Kwak，H.G.Byun，Y.Hwang，S.Ahn，G.H.Koh，G.Jeong，H.Jeong，K.Kim，”A 0.18-μm 3.0-V64-Mb Nonvolatile Phase-Transition Random Access Memory(PRAM)，IEEEJournal of Solid-State Circuits，Vol.40，No.1，January 2005

Claims (5)

1、一种相变存储单元阵列写电流的字线电压补偿方法，其特征是利用字线电压对存储单元内选通开关的输出电阻进行调制，使得不同行的选通开关具有不同的等效输出电阻，补偿相应的位线分布电阻，从而提高不同单元写电流的均匀性。

2、根据权利要求1所述的字线电压补偿方法，其特征在于以线性电路方式在不同行存储单元的选通开关上施加不同的字线电压，产生不同的输出电阻，补偿原位线分布电阻，从而提高写电流的均匀性。

3、根据权利要求1所述的字线电压补偿方法，其特征在于以负反馈方式产生合适的字线电压，加到不同行的存储单元的开关选通器件上，产生不同的等效输出电阻，对相应的位线分布电阻进行完全补偿。

4、根据权利要求2所述的字线电压补偿，其特征在于外围电路中增加一根与位线同向的字线电压采样线，在不同的行采样出不同的字线电压，使不同行存储单元的选通开关偏置在不同的区域，产生不同的输出电阻，按位线分布电阻变化的相反方向进行补偿。

5、根据权利要求3所述的字线电压补偿方法，其特征在于利用一个标准存储单元产生一个标准set电流，然后通过运算放大器的负反馈作用产生一个合适的字线电压，加到特定行的MOS选通管栅极上。

Images