TWI657446B - 電阻式記憶體及寫入方法 - Google Patents

電阻式記憶體及寫入方法 Download PDF

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Abstract

一種電阻式記憶體，包括一記憶陣列、一記憶電路、一控制電路、一電壓產生電路以及一存取電路。記憶陣列具有複數區塊。每一區塊具有複數記憶胞。記憶電路儲存複數計數值。每一計數值表示一相對應區塊執行一寫入操作的次數。當一外部指令係為一寫入指令時，控制電路根據該等計數值產生一控制信號。電壓產生電路根據該控制信號提供一操作電壓組。存取電路根據操作電壓組存取記憶陣列。

Description

電阻式記憶體及寫入方法
本發明係有關於一種儲存裝置，特別是有關於一種電阻式記憶體。
非揮發性記憶體具有存入的資料在斷電後也不會消失之優點，因此是許多電器產品維持正常操作所必備的記憶元件。目前，電阻式隨機存取記憶體是業界積極發展的一種非揮發性記憶體，其具有寫入操作電壓低、寫入抹除時間短、記憶時間長、非破壞性讀取、多狀態記憶、結構簡單以及所需面積小等優點，在未來個人電腦和電子設備上極具應用潛力。
一般來說，電阻式隨機存取記憶體需要具有明顯的感測窗(sense window)，使其具有明顯的資料鑑別度。一種習知方法是，可通過在重置操作時施加較大的重置電壓以得到明顯的感測窗。然而，持續使用較大的重置電壓進行重置操作雖可得到明顯的感測窗，但卻會使得裝置快速劣化，降低裝置的耐操度(endurance)。
本發明提供一種電阻式記憶體，包括一記憶陣列、一記憶電路、一控制電路、一電壓產生電路以及一存取電路。記憶陣列具有複數區塊。每一區塊具有複數記憶胞。記憶電路儲存複數計數值。每一計數值表示一相對應區塊執行一寫入操 作的次數。當一外部指令係為一寫入指令時，控制電路根據該等計數值產生一控制信號。電壓產生電路根據該控制信號提供一操作電壓組。存取電路根據操作電壓組存取記憶陣列。
本發明更提供一種寫入方法，適用於一電阻式記憶體。電阻式記憶體包括一記憶陣列、一控制電路以及一存取電路。控制電路接收一外部指令，用以控制存取電路存取記憶陣列。記憶陣列具有複數區塊。本發明之寫入方法包括：判斷外部指令是否準備對記憶陣列進行一寫入操作；當外部指令非對記憶陣列進行寫入操作時，產生一第一操作電壓組予存取電路；當外部指令對記憶陣列進行寫入操作時，讀取一寫入位址所對應的區塊所對應的一計數值，其中該計數值表示寫入位址所對應的區塊執行寫入操作的次數；以及根據寫入位址所對應的區塊的計數值，產生一第二操作電壓組予該存取電路。
基於上述，本發明提供的電阻式記憶體及寫入方法可隨著電阻式記憶體執行寫入操作的次數的增加而提供不同的操作電壓組，故可在具有明顯的感測窗的同時，減緩電阻式記憶體劣化的速度。
100‧‧‧電阻式記憶體
110‧‧‧記憶陣列
120‧‧‧記憶電路
130‧‧‧存取電路
140‧‧‧電壓產生電路
150‧‧‧計數電路
160‧‧‧控制電路
ADATA‧‧‧原始資料
BL0~BLN‧‧‧區塊
S211~S217、S311~S319‧‧‧步驟
SC1~SC3‧‧‧控制信號
UDATA‧‧‧使用者資料
VA0~VAN‧‧‧計數值
Vform‧‧‧成型電壓組
Vpass‧‧‧通過電壓組
Vread‧‧‧讀取電壓組
Vrst‧‧‧重置電壓組
Vset‧‧‧設定電壓組
RC‧‧‧讀取指令
WC‧‧‧寫入指令
第1圖為本發明之電阻式記憶體的一示意圖。
第2圖為本發明之寫入方法的一可能流程圖。
第3圖為本發明之寫入方法的另一可能流程圖。
為讓本發明之目的、特徵和優點能更明顯易懂， 下文特舉出實施例，並配合所附圖式，做詳細之說明。
第1圖為本發明之電阻式記憶體(resistive memory)的示意圖。電阻式記憶體100包括一記憶陣列110、一記憶電路120、一存取電路130、一電壓產生電路140、一計數電路150以及一控制電路160。
記憶陣列110具有以矩陣形式排列的多個記憶胞。在本發明中，該等記憶胞被分組為多個區塊(block)BL0~BLN，其中每一區塊的記憶胞的數量可能相同或不同於另一區塊的記憶胞的數量。舉例而言，區塊BL0~BLN之每一者具有32個記憶胞，但本發明不限於此。在其它實施例中，區塊BL0~BLN之每一者具有更多或更少的記憶胞。
控制電路160接收不同的外部指令並產生多個控制信號SC1~SC3控制電阻式記憶體的各電路，用以存取記憶陣列110。舉例而言，當外部指令係為一讀取指令RC時，控制電路160根據該讀取指令RC產生多個控制信號SC1~SC3讀取記憶陣列110中的記憶胞以輸出一讀取資料。然而，當外部指令係為一寫入指令WC時，控制電路160根據該寫入指令WC產生多個控制信號SC1~SC3以將一使用者資料寫入至記憶陣列110。
存取電路130根據控制信號SC1及一操作電壓組存取記憶陣列110。在一實施例中，當控制電路160接收到一讀取指令RC時，控制電路160會提供一控制信號SC1予存取電路130。存取電路130根據控制信號SC1及一讀取電壓組Vread，讀取記憶陣列110中的至少一記憶胞所儲存的一原始資料ADATA，並將原始資料ADATA提供予控制電路160。本發明並不限定存取電 路130如何讀取記憶陣列110儲存的原始資料ADATA。在一些實施例中，存取電路130可根據流經記憶陣列110的記憶胞的電流值或是記憶陣列110裡的記憶胞的阻值，判斷原始資料ADATA的資料，例如為資料1或資料0。
在另一實施例中，當控制電路160接收到一寫入指令時，控制電路160會提供一控制信號SC1予存取電路130。存取電路130可能根據控制信號SC1對記憶陣列110的至少一記憶胞進行一設定操作、一重置操作或是一通過操作。以寫入資料至區塊BLN的一記憶胞為例，在存取電路130執行設定操作以寫入資料1時，存取電路130根據控制信號SC1及一設定電壓組Vset寫入一使用者資料UDATA至區塊BLN的一記憶胞。在設定操作後，該記憶胞具有低阻態(low resistance state；LRS)。然而，在存取電路130執行重置操作以寫入資料0時，存取電路130根據控制信號SC1及一重置電壓組Vrst寫入一使用者資料UDATA至區塊BLN的一記憶胞。在重置操作後，該記憶胞具有高阻態(high resistance state；HRS)。或者，存取電路130可能執行一通過操作。在此例中，存取電路130根據控制信號SC1及一通過電壓組Vpass對區塊BLN的一記憶胞執行通過操作。在通過操作後，該記憶胞儲存的資料不會被改變。
在其它實施例中，當控制電路160接收到一寫入指令WC時，控制電路160會先讀取寫入位址的原始資料ADATA，並與使用者資料UDATA進行比較後，根據比較結果寫入使用者資料UDATA。詳細而言，當控制電路160接收到一寫入指令WC時，控制電路160會先提供一控制信號SC1。存取電路130根據 控制信號SC1與一讀取電壓組Vread讀取記憶陣列110的至少一記憶胞所儲存的一原始資料ADATA，再提供原始資料ADATA予控制電路160。控制電路160比較原始資料ADATA與一使用者資料UDATA，用以產生一比較結果。控制電路160根據比較結果產生新的控制信號SC1控制存取電路130執行一設定操作、一重置操作或是一通過操作。當原始資料ADATA為資料0且使用者資料UDATA為資料1時，控制電路160會根據比較結果控制存取電路130執行一設定操作以寫入資料1；當原始資料ADATA為資料1且使用者資料UDATA為資料0時，控制電路160會根據比較結果控制存取電路130執行一重置操作以寫入資料0；當存取電路130根據控制信號SC1對一寫入位址所對應的記憶胞執行設定操作或重置操作時，存取電路130更根據控制信號SC1對記憶陣列110的其他記憶胞執行一通過操作。
在一可能實施例中，若使用者資料UDATA具有多個位元(例如8位元)，控制電路160比對原始資料ADATA及使用者資料UDATA後，可能決定需對記憶陣列110的一第一記憶胞群組進行設定操作以寫入資料1，並對一第二記憶胞群組進行重置操作以寫入資料0，其中第一及第二記憶胞群組均具有至少一記憶胞。在此例中，控制電路160可能先控制存取電路130對第一記憶胞群組進行一設定操作，然後再控制存取電路130對第二記憶胞群組進行一重置操作。在其他實施例中，控制電路160可能先控制存取電路130對第二記憶胞群組進行一重置操作，然後再控制存取電路130對第一記憶胞群組進行一設定操作。
本發明並不限定存取電路130的電路架構。在一可能實施例中，存取電路130包括一位址選擇電路(未顯示)。位址選擇電路根據控制信號SC1選擇記憶陣列110的記憶胞。在此例中，位址選擇電路可能包括一行位址解碼器(未顯示)以及一列位址解碼器(未顯示)。
另外，本發明並不限定控制電路160的電路架構。在一實施例中，控制電路160具有一驗證電路(未顯示)，用以提供一驗證電流予存取電路130。在此例中，存取電路130施加該驗證電流予寫入位址對應的記憶胞，並根據流經該記憶胞的電流或是該記憶胞的阻值，判斷該記憶胞所儲存的原始資料ADATA係為資料1或資料0。控制電路160再將原始資料ADATA與使用者資料UDATA比較，用以判斷是否需對該記憶胞進行一設定操作或是一重置操作以寫入資料1或資料0。
記憶電路120用以儲存區塊BL0~BLN執行過寫入操作的計數值VA0~VAN。舉例而言，計數值VA0表示區塊BL0執行過寫入操作的次數；計數值VAN表示區塊BLN執行過寫入操作的次數。本發明並不限定記憶電路120的電路架構。在一實施例中，記憶電路120可以為一記憶體，獨立於記憶陣列110之外。在其它實施例中，記憶電路120係為記憶陣列110的一部分。
計數電路150根據控制信號SC3調整記憶電路120儲存的計數值VA0~VAN。具體而言，當控制電路160接收到一寫入指令WC時，控制電路160會提供控制信號SC3予計數電路150。計數電路150根據控制信號SC3調整寫入位址所屬區塊(例如BLN)對應的計數值(例如VAN)。本發明並不限定計數電路150的 電路架構。在一實施例中，計數電路150可包括一累加器(未顯示)。在另一實施例中，計數電路150可更包括一暫存器(未顯示)，用以儲存從記憶電路120所讀取的計數值VA0~VAN。在此例中，計數電路150會先自記憶電路120讀出寫入位址所屬區塊(例如BLN)對應的計數值(例如VAN)儲存於暫存器，再調整暫存器儲存的該計數值，並在寫入操作完成的之前或之後，將暫存器所儲存的資料存回記憶電路120。在一些實施例中，計數電路150可整合於控制電路160。在此例中，控制電路160可透過根據控制信號SC3直接調整記憶電路120所儲存的計數值VA0~VAN。
電壓產生電路140根據控制信號SC2產生一相對應的操作電壓組，例如讀取電壓組Vread、設定電壓組Vset、重置電壓組Vrst、通過電壓組Vpass以及成型電壓組Vform。但本發明不限於此，只要是存取電路130存取記憶陣列110時所需的電壓，均係由電壓產生電路140所產生。
本發明中，在控制電路160控制存取電路130對記憶陣列110執行一重置操作或一設定操作前，控制電路160會先根據寫入位址所屬區塊(例如BLN)對應的計數值(例如VAN)提供控制信號SC2。電壓產生電路140再根據控制信號SC2產生一相對應的操作電壓組(例如重置電壓組Vrst或設定電壓組Vset)。
在一實施例中，控制電路160會將讀出的計數值(如VAN)與一第一閾值作比較，並根據比較結果產生控制信號SC2。詳細而言，當讀出的計數值小於第一閾值時，控制電路160會將控制信號SC2的一電性特徵(如頻率、電壓位準)設定為一第一預設值。然而，當讀出的計數值大於等於第一閾值時，控制電 路160會將控制信號SC2的電性特徵設定為一第二預設值。
在一些實施例中，當讀出的計數值(例如VAN)大於第一閾值時，控制電路160可繼續將讀出的計數值與一第二閾值作比較，再根據比較結果產生控制信號SC2。詳細而言，當讀出的計數值大於第一閾值且小於第二閾值時，控制電路160會將控制信號SC2的電性特徵設定為一第二預設值。然而，當讀出的計數值大於等於第二閾值時，控制電路160會將控制信號SC2的電性特徵設定為一第三預設值。
在本發明中，為了減緩對電阻式記憶體的劣化影響，當操作電壓組為重置電壓組Vrst時，控制信號SC2的電性特徵是隨著計數值VA0~VAN的增加而在實質上逐漸改變。在一實施例中，第二預設值的大小在實質上小於第一預設值，第三預設值的大小在實質上小於第二預設值...，以此類推。舉例而言，在一實施例中，由於第二預設值小於第一預設值，故電壓產生電路140減少對寫入位址所對應的記憶胞施加重置電壓組Vrst的時間。在另一實施例中，由於第二預設值小於第一預設值，故電壓產生電路140減少重置電壓組Vrst中的字元線電壓、位元線電壓以及源極線電壓之其中一者的電壓值。
或者，當操作電壓組為設定電壓組Vset時，控制信號SC2的電性特徵是隨著計數值VA0~VAN的增加而在實質上逐漸改變。在一實施例中，第二預設值的大小在實質上大於第一預設值，第三預設值的大小在實質上大於第二預設值...，以此類推。舉例而言，在一實施例中，由於第二預設值大於第一預設值，故電壓產生電路140增加對寫入位址所對應的記憶胞施 加設定電壓組Vset的時間。在另一實施例中，由於第二預設值大於第一預設值，電壓產生電路140增加設定電壓組Vset中字元線電壓、位元線電壓以及源極線電壓之其中一者的電壓值。
舉例而言，當操作電壓組為重置電壓組Vrst時，假設計數電路150係讀取計數值VA1，當計數值VA1未達一第一閾值時，表示區塊BL1執行過寫入操作的次數不多，控制電路160係先令重置電壓組Vrst中的一特定電壓(例如一位元線電壓、一字元線電壓或是一源極線電壓之一者)的大小等於第一預設電壓(如3.0V)。然而，當計數值VA1達該第一閾值時，表示區塊BL1已執行過多次寫入操作。因此，控制電路160設定重置電壓組Vrst中的該特定電壓的大小等於第二預設電壓(如2.5V)。在其它實施例中，控制電路160亦可根據計數值VA1調整電壓產生電路140提供重置電壓組Vrst的時間。例如，當計數值VA1未達一閾值時，電壓產生電路140設定提供重置電壓組Vrst的時間等於一第一預設時間(如1ms)。當計數值VA1達該閾值時，電壓產生電路140提供重置電壓組Vrst的時間等於一第二預設時間(如0.1ms)，其中第二預設時間小於第一預設時間。
或者，當操作電壓組為設定電壓組Vset時，假設計數電路150係讀取計數值VA1，當計數值VA1未達一第一閾值時，表示區塊BL1執行過寫入操作的次數不多，控制電路160透過控制信號SC2控制電壓產生電路140，用以令設定電壓組Vset中的一特定電壓(例如一位元線電壓、一字元線電壓或是一源極線電壓之一者)的大小等於第一預設電壓(如2.5V)。然而，當計數值VA1到達第一閾值時，表示區塊BL1已執行過多次寫入操作。 因此，控制電路160透過控制信號SC2命令電壓產生電路140調整設定電壓組Vset中的該特定電壓的大小，使得該特定電壓等於第二預設值(如3.0V)。在其它實施例中，控制電路160亦可根據計數值VA1調整電壓產生電路140提供設定電壓組Vset的時間。例如，當計數值VA1未達一閾值時，電壓產生電路140提供設定電壓組Vset的時間等於一第一預設時間(如0.1ms)。當計數值VA1達該閾值時，電壓產生電路140提供設定電壓組Vset的時間等於一第二預設時間(如1ms)，其中第二預設時間大於第一預設時間。
如上所述，由於本發明的控制電路160可隨著計數值VA0~VAN的增加而產生具有不同電性特徵的控制信號SC2，因此電壓產生電路140可根據控制信號SC2的變化調整所提供的操作電壓組(例如隨著計數值VA0~VAN的增加而提供實質上較小的重置電壓組Vrst或提供實質上較大的設定電壓組Vset)，故可減緩電阻式記憶體100劣化的速度，並提高電阻式記憶體100的耐操度。
本發明並不限定控制電路160如何將讀出的計數值VA0~VAN與不同的閾值進行比較。在一實施例中，控制電路160可包括一查找表電路以根據讀出的計數值VA0~VAN設定控制信號SC2的電性特徵。在此例中，查找表電路例如為一非揮發性儲存元件，並具有至少一個閾值與多個電性特徵。在另一實施例中，控制電路160可包括一比較邏輯電路，將讀出的計數值依序與至少一個閾值做比較，用以設定控制信號SC2的電性特徵。在此例中，比較邏輯電路例如可包括至少一揮發性儲 存元件，並可通過一選擇位元(Option bit)將至少一個閾值及多個電性特徵寫入該揮發性儲存元件。
另外，本發明並不限定電壓產生電路140的電路架構。在一實施例中，電壓產生電路140具有單一電壓產生器(未顯示)。該電壓產生器根據控制信號SC2的一電性特徵(如頻率或電壓位準)，產生不同的操作電壓組。在另一實施例中，電壓產生電路140可能具有複數電壓產生器(未顯示)。在此例中，該等電壓產生器可能根據同一或不同控制信號產生對應的操作電壓組。
第2圖為本發明之寫入方法的一可能流程圖。本發明的寫入方法適用於一電阻式記憶體，其中電阻式記憶體包括一記憶陣列、一控制電路以及一存取電路。控制電路根據一外部指令存取記憶陣列。存取電路受控於控制電路以存取記憶陣列。記憶陣列具有複數區塊。每一區塊具有至少一記憶胞。在一可能實施例中，每一區塊具有32個記憶胞。
首先，判斷一外部指令是否準備對記憶陣列執行一寫入操作(步驟S211)。當外部指令並非準備對記憶陣列執行一寫入操作時，提供一第一操作電壓組予存取電路(步驟S212)。在一實施例中，當控制電路接收到一讀取指令時，存取電路受控於控制電路，並根據第一操作電壓組以讀取記憶陣列所儲存的資料。在一實施例中，第一操作電壓組具有至少一電壓。
然而，當外部指令係準備對記憶陣列執行一寫入操作時，根據一寫入位址所屬區塊對應的一計數值，提供一第二操作電壓組予存取電路(步驟S213)。在一實施例中，第二操 作電壓組具有至少一電壓。存取電路受控於控制電路，並根據第二操作電壓組以對寫入位址所對應的記憶胞寫入資料。
在本實施例中，步驟S213包括步驟S214~216。步驟S214係判斷寫入位址所屬區塊對應的計數值是否大於一第一閾值。在一實施例中，電阻式記憶體具有一記憶電路，用以記錄控制電路對每一區塊執行過寫入操作的次數。因此，每一區塊具有一相對應的計數值。在一實施例中，記憶電路係獨立於記憶陣列之外。在另一實施例中，記憶電路係可能整合於記憶陣列之中。
當寫入位址所屬區塊對應的計數值未大於第一閾值時，提供符合第一預設條件的第二操作電壓組予存取電路(步驟S215)。然而，當寫入位址所屬區塊對應的計數值大於第一閾值時，提供符合第二預設條件的第二操作電壓組予存取電路(步驟S216)。在一實施例中，第二操作電壓組係為一重置電壓組，且符合第二預設條件的第二操作電壓組係在實質上小於符合第一預設條件的第二操作電壓組。在另一實施例中，第二操作電壓組係為一設定電壓組。在此例中，符合第二預設條件的第二操作電壓組係在實質上大於符合第一預設條件的第二操作電壓組。接著，在該寫入操作完成後，調整寫入位址所屬區塊的計數值(步驟S217)。在一實施例中，控制電路可能於執行寫入操作的同時，調整寫入位址所屬區塊的計數值。
舉例而言，假設，第二操作電壓組為一重置電壓組，其具有一字元線電壓、一位元線電壓以及一源極線電壓。當計數值未大於第一閾值時，步驟S215係提供符合第一預設條 件的第二操作電壓組予存取電路。然而，當計數值大於等於第一閾值時，步驟S216係提供符合第二預設條件的第二操作電壓組予存取電路。在此例中，符合第二預設條件的第二操作電壓組係在實質小於符合第一預設條件的第二操作電壓組。例如，符合第二預設條件的第二操作電壓組的字元線電壓、位元線電壓以及一源極線電壓中之一者(例如位元線電壓)的電壓值小於符合第一預設條件的第二操作電壓組的該電壓(例如位元線電壓)的電壓值。或者，施加符合第二預設條件的第二操作電壓組的時間小於施加符合第一預設條件的第二操作電壓組的時間。在此例中，由於存取電路利用實質上較小的第二操作電壓組對記憶胞進行重置操作，故可減緩記憶胞的劣化速度，進而增加電阻式記憶體的壽命。
第3圖為本發明之寫入方法的另一可能流程示意圖。在本實施例中，步驟S311及S312相似於第2圖的步驟S211~S212，故不再贅述。然而，本實施例的步驟S313更可根據計數值的變化提供符合不同預設條件的第二操作電壓組(步驟S314~S318)。
具體而言，在本實施例中，當寫入位址所屬區塊對應的計數值未大於第一閾值時，提供符合第一預設條件的第二操作電壓組予存取電路(步驟S315)。當寫入位址所屬區塊對應的計數值大於第一閾值時，更判斷該計數值是否大於第二閾值(步驟S316)。當寫入位址所屬區塊對應的計數值大於第一閾值但未大於第二閾值時，提供符合第二預設條件的第二操作電壓組予存取電路(步驟S317)。然而，當寫入位址所屬區塊對應 的計數值大於第二閾值時，提供符合第三預設條件的第二操作電壓組予存取電路(步驟S318)。在一實施例中，第二操作電壓組係為一重置電壓組。在此例中，符合第三預設條件的第二操作電壓組係在實質上小於符合第二預設條件的第二操作電壓組。在另一實施例中，第二操作電壓組係為一設定電壓組。在此例中，符合第三預設條件的第二操作電壓組係在實質上大於符合第二預設條件的第二操作電壓組。接著，在該寫入操作完成後，調整寫入位址所屬區塊的計數值(步驟S319)。在一實施例中，控制電路可能於執行寫入操作的同時，調整寫入位址所屬區塊的計數值。
在此是以二個閾值為例進行說明，但本發明不限於此，在其他實施例中，控制電路亦可以同樣的方式將寫入位址所屬區塊的計數值繼續與更多的閾值做比較，並提供符合不同預設條件的第二操作電壓組予存取電路。
綜上所述，由於本發明提供之寫入方法可隨著電阻式記憶體執行寫入操作次數的增加而提供不同的操作電壓組(例如隨著寫入操作次數的增加而提供實質上較小的重置電壓組Vrst或提供實質上較大的設定電壓組Vset)，故可在具有明顯的感測窗的同時，減緩電阻式記憶體劣化的速度。因此，可提高電阻式記憶體的耐操度。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來，本發明實施例所系統、裝置或是方法可以硬體、軟體或硬 體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (13)

  1. 一種電阻式記憶體，包括：一記憶陣列，具有複數區塊，每一區塊具有複數記憶胞；一記憶電路，儲存複數計數值，其中每一計數值表示一相對應區塊執行一寫入操作的次數；一控制電路，當一外部指令並非一寫入指令時，產生一第一控制信號，當該外部指令係為該寫入指令時，根據一寫入位址所對應的區塊的計數值產生一第二控制信號；一電壓產生電路，根據該第一控制信號提供一第一操作電壓組，根據該第二控制信號提供一第二操作電壓組；以及一存取電路，根據該第一及第二操作電壓組存取該記憶陣列。
  2. 如申請專利範圍第1項所述之電阻式記憶體，更包括：一計數電路，當該外部指令係為該寫入指令時，調整該寫入位址所對應的區塊的計數值。
  3. 如申請專利範圍第1項所述之電阻式記憶體，其中該電壓產生電路根據該第二控制信號調整該操作電壓組裡的至少一電壓。
  4. 如申請專利範圍第1項所述之電阻式記憶體，其中該電壓產生電路根據該第二控制信號調整提供該操作電壓組的時間。
  5. 如申請專利範圍第1項所述之電阻式記憶體，其中當該外部指令係為該寫入指令時，該存取電路讀取該寫入位址所對應的至少一記憶胞所儲存的一原始資料，該控制電路比較該原始資料及一使用者資料，用以產生一比較結果，該控制電路根據該比較結果調整該第二控制信號。
  6. 如申請專利範圍第5項所述之電阻式記憶體，其中該使用者資料具有多個位元，該存取電路根據該比較結果對該記憶陣列的一第一記憶胞群組進行一設定操作，且該存取電路根據該比較結果對該記憶陣列的一第二記憶胞群組進行一重置操作。
  7. 如申請專利範圍第1項所述之電阻式記憶體，其中當該外部指令係為該寫入指令時，該控制電路比較該寫入位址所對應的區塊的計數值與一第一閾值，當該寫入位址所對應的區塊的計數值小於該第一閾值時，該控制電路令該第二控制信號的一電性特徵等於一第一預設值，且當該寫入位址所對應的區塊的計數值大於等於該第一閾值時，該控制電路令該第二控制信號的該電性特徵等於一第二預設值。
  8. 如申請專利範圍第7項所述之電阻式記憶體，其中當該寫入位址所對應的區塊的計數值大於等於該第一閾值時，該控制電路更比較該寫入位址所對應的區塊的計數值與一第二閾值，當該寫入位址所對應的區塊的計數值大於等於該第二閾值時，該控制電路令該第二控制信號的該電性特徵等於一第三預設值。
  9. 一種寫入方法，適用於一電阻式記憶體，該電阻式記憶體包括一記憶陣列、一控制電路以及一存取電路，該控制電路接收一外部指令，用以控制該存取電路存取該記憶陣列，該記憶陣列具有複數區塊，該寫入方法包括：判斷該外部指令是否準備對該記憶陣列進行一寫入操作；當該外部指令非對該記憶陣列進行該寫入操作時，產生一第一操作電壓組予該存取電路；當該外部指令對該記憶陣列進行該寫入操作時，讀取一寫入位址所對應的區塊的一計數值，該計數值表示該寫入位址所對應的區塊執行該寫入操作的次數；以及根據該寫入位址所對應的區塊的計數值，產生一第二操作電壓組予該存取電路。
  10. 如申請專利範圍第9項所述之寫入方法，更包括：當該外部指令對該記憶陣列進行的該寫入操作完成後，調整該寫入位址所對應的區塊的計數值。
  11. 如申請專利範圍第9項所述之寫入方法，其中根據該寫入位址所對應的區塊的計數值，產生該第二操作電壓組予該存取電路的步驟包括：比較該寫入位址所對應的區塊的計數值與一第一閾值；當該寫入位址所對應的區塊的計數值小於該第一閾值時，提供符合一第一預設條件的該第二操作電壓組予該存取電路；以及當該寫入位址所對應的區塊的計數值大於等於該第一閾值時，提供符合一第二預設條件的該第二操作電壓組予該存取電路。
  12. 如申請專利範圍第11項所述之寫入方法，其中該第二電壓組包括一字元線電壓、一位元線電壓以及一源極線電壓，且符合該第二預設條件的該第二電壓組中的一特定電壓小於符合該第一預設條件的該第二操作電壓組中的該特定電壓。
  13. 如申請專利範圍第11項所述之寫入方法，其中根據該寫入位址所對應的區塊的計數值，產生該第二操作電壓組予該存取電路的步驟更包括：當該寫入位址所對應的區塊的計數值大於等於該第一閾值時，比較該寫入位址所對應的區塊的計數值與一第二閾值；當該寫入位址所對應的區塊的計數值大於等於該第一閾值且小於該第二閾值時，提供符合該第二預設條件的該第二操作電壓組予該存取電路；以及當該寫入位址所對應的區塊的計數值大於等於該第二閾值時，提供符合一第三預設條件的該第二操作電壓組予該存取電路。
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