KR20140072947A - 반도체 메모리 장치, 리프레쉬 방법 및 시스템 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치, 리프레쉬 방법 및 시스템을 개시하고 있다. 반도체 메모리 장치는 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀에 대한 리프레쉬(refresh) 동작의 모드 및 스케줄 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함한다. 따라서, 저항성 메모리의 리프레쉬를 효율적으로 수행하여 성능 저하를 최소화하고, 디바이스의 수명 시간을 연장할 수 있다.

Description

반도체 메모리 장치, 리프레쉬 방법 및 시스템{SEMICONDUCTOR MEMORY APPARATUS, REFRESH METHOD AND SYSTEM}
본 발명의 반도체 메모리 장치, 리프레쉬 방법 및 시스템에 관한 것으로, 보다 상세하게는 ReRAM 메모리의 산포 제어를 기반으로 하는 반도체 메모리 장치, 리프레쉬 방법 및 시스템에 관한 것이다.
최근 디바이스가 급격히 작아지면서 플래쉬 메모리를 포함해서, 전하를 기반으로 하는 비휘발성 메모리가 저장되는 전하의 개수 제약으로 인해 어려움을 겪고 있다. 이러한 시점에서 저항성 메모리(ReRAM : Resistive Random Access Memory)는 미세화에 따른 어려움을 극복하기 위한 잠재적인 대체 메모리로서 각광받고 있다. 그러나, 저항성 메모리는 셀에 가해지는 전압 또는 전류에 의해 셀의 저항이 가변되는 특성을 갖는 비휘발성 메모리로서 데이터를 센싱하기 위한 마진이 크고 다른 비휘발성 메모리에 비해 비교적 빠른 스피드와 적은 전력 소모를 가지는 장점이 있다. 그러나 전형적인 저항성 메모리의 경우, 신뢰성이나 디바이스 수명의 관점에서 좋은 특성을 보이는 것이 일반적이나 초과 전압에 의한 간섭 및 환경적 요인(특히 열에 의한 저항값 변동)에 의해 디바이스 특성이 나빠지게 되는 경우가 있다. 예컨대, 읽기나 쓰기 동작이 연속적으로 발생하게 되는 경우, 줄 발열(Joule heating)에 의한 스트레스로 인해 저항값이 변하게 된다. 또한 읽기/쓰기 동작 없이도 일정 기간이 지나게 되면 여러 가지 환경 요인 및 간섭 현상에 의해 비휘발성 메모리로써의 특성을 읽게 되는데 이때 디바이스 수명은 칩마다 서로 다른 값을 가지게 된다.
도 1a 및 도 1b는 Kabushiki Kaisha Toshiba의 등록 특허 8107277 B2(2012.01.31 등록)에 도시된 읽기 동작 반복에 의한 셀의 저항 분포 변화 및 셀 상태에 따른 읽기 동작후 리프레쉬 수행 방식을 설명하기 위한 도면이다. 도 1a를 참조하면, 최초 "0" 및 "1"로 읽혀진 메모리 셀의 저항값이 고전압 펄스로 반복된 읽기 동작을 수행한 후에는, 산포가 깨져 원래의 레퍼런스 저항값과 다른 저항 상태를 갖게 된다. 이때, "0"의 스테이트 값을 갖는 메모리 셀보다 "1"의 스테이트 값을 갖는 메모리 셀의 산포가 더 많이 나빠지게 된다.
도 1b를 참조하면, 저항성 메모리의 읽기 동작 후 읽기 검증 과정에서 그 값이 미리 정해진 목표값에 도달하지 못할 경우 연이어 펄스 전압을 셀에 인가하여 다시 써 줌으로써(리프레쉬 동작) 산포를 좁혀주게 된다.
종래 발명의 경우, 리프레쉬 동작을 수행하기 위해 반드시 읽기 동작이 선행되야 하는데, 시스템 관점에서 메모리 동작을 보면 대부분의 셀들이 읽기(또는 쓰기) 동작 없이 대기(idle)(또는 프리차지(precharge)) 상태로 대부분 시간을 유지하고 있으며 이 상태에서 외부 환경의 변화에 의해 간섭을 받음으로써 저항 변화가 발생하게 된다. 더욱이 대기(idle) 상태인 셀이 인접 셀들이 계속해서 동작하게 되면 간섭과 스트레스에 의해 초기 저항값을 잃어버리게 된다. 이러한 경우, 읽기 동작이 선행되지 않더라도 리프레쉬를 수행해야 오류 없이 동작 가능하다. 또한, 셀마다 간섭현상에 의한 저항값의 변화가 다르게 되므로 전체적으로 리프레쉬 동작을 수행하는 것은 비효율적이다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 저항성 메모리의 성능 저하를 최소화하여 디바이스 수명 시간을 연장하고 셀마다 저항값을 모니터링하여 효과적으로 리프레쉬를 수행하도록 제어하는 반도체 메모리 장치, 리프레쉬 방법 및 시스템을 제공하는 것이다.
상기한 목적을 달성하기 위한 반도체 메모리 장치는 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀에 대한 리프레쉬(refresh) 동작의 모드 및 스케줄 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함할 수 있다.
상기 제어 블록은 상기 디지털 코드값의 비트 값을 기준 값과 비교하여 제 1 및 제 2 레벨로 분류하고, 분류된 레벨에 따라 상기 복수의 저항성 메모리 셀을 그룹핑하여 각각 제 1 리프레쉬 모드 및 제 2 리프레쉬 모드를 수행하도록 제어할 수 있다.
상기 제어 블록은 상기 디지털 코드값의 비트 값을 기준 값과 비교하여 상기 복수의 저항성 메모리 셀 중 저항 상태가 목표값 대비 벗어난 정도가 소정 임계값보다 작은 메모리 셀을 제 1 레벨로 분류하고, 상기 디지털 코드값의 비트 값을 기준 값과 비교하여 상기 복수의 저항성 메모리 셀 중 저항 상태가 목표값 대비 벗어난 정도가 소정 임계값보다 큰 메모리 셀을 제 2 레벨로 분류할 수 있다.
상기 제 1 레벨의 저항성 메모리 셀과 관련된 상기 제 1 리프레쉬 모드는 대기(idle) 상태에서 각각의 저항성 메모리 셀에 대해 히든 리프레쉬(hidden refresh)를 수행하는 모드이고, 상기 제 2 레벨의 저항성 메모리 셀과 관련된 상기 제 2 리프레쉬 모드는 시스템 접근을 차단하고 메모리 전체에 대해 리프레쉬를 강제 수행하는 모드일 수 있다.
상기 제어 블록이 리프레쉬 과정에서 ISPP(Incremental Step Pulse Programming) 모드를 수행할 경우, 상기 제 1 레벨의 저항성 메모리 셀은 미리 설정된 초기 전압 크기 또는 초기 전압 인가 시간을 기반으로 순차적으로 전압 크기 또는 전압 인가 시간을 증가시키며 ISPP 모드를 수행하도록 제어하고, 상기 제 2 레벨의 저항성 메모리 셀은 초기 전압 크기 또는 초기 전압 인가 시간을 상기 제 1 레벨의 저항성 메모리 셀 대비 더 크거나 더 길게 인가하면서 ISPP 모드를 수행하도록 제어할 수 있다.
상기 제어 블록은 파워 업 동작 또는 정기적인 모니터링 동작을 기반으로 상기 복수의 저항성 메모리 셀 전체에 대한 리프레쉬 동작을 수행하거나, 또는 읽기 동작마다 상기 복수의 저항성 메모리 셀의 저항 상태를 모니터링하여 해당 셀 별로 리프레쉬 동작을 수행하도록 제어할 수 있다.
상기 제어 블록은 상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀에 대한 리프레쉬 동작시 상기 복수의 저항성 메모리 셀에 대한 인가 전압의 크기 및 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어할 수 있다.
상기 반도체 메모리 장치는 상기 디지털 코드값을 생성하는 ADC(Anolog to Digital Converter: 아날로그 대 디지털 변환기)를 더 포함할 수 있다.
상기 제어 블록은 상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 하나의 스테이트 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 을 적어도 두 개의 레벨로 분류하고, 레벨에 따라 상기 복수의 저항성 메모리 셀의 리프레쉬 스케줄을 다르게 할당할 수 있다.
상기 복수의 저항성 메모리 셀에 대한 모니터링을 위해 BIST(Built-in-Self-Test) 회로를 사용할 수 있다.
하나의 워드 라인에 연결된 복수의 메모리 셀이 하나의 파워 라인을 공유하여 동시에 쓰기 동작을 수행 시에, 상기 제어 블록은 상기 하나의 워드 라인에 연결된 복수의 메모리 셀에 대한 리프레쉬 동작시 워드 라인을 통한 초기 인가 전압은 동일하게 가져가되, 비트 라인을 통해 인가되는 초기 전압의 크기는 상기 디지털 코드값에 따라 가변시키도록 제어할 수 있다.
상기한 목적을 달성하기 위한 반도체 메모리 셀의 리프레쉬 방법은 복수의 저항성 메모리 셀의 저항값 상태를 반영한 디지털 코드값을 생성하는 단계 상기 생성된 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀에 대한 리프레쉬(refresh) 동작의 모드 및 스케줄 중 적어도 어느 하나를 가변시키도록 제어하는 단계를 포함할 수 있다.
상기 제어 단계는 상기 디지털 코드값의 비트 값을 기준 값과 비교하여 제 1 및 제 2 레벨로 분류하고, 분류된 레벨에 따라 상기 복수의 저항성 메모리 셀을 그룹핑하여 각각 제 1 리프레쉬 모드 및 제 2 리프레쉬 모드를 수행하도록 제어하는 단계를 포함할 수 있다.
상기 제어 단계는 상기 디지털 코드값의 비트 값을 기준 값과 비교하여 상기 복수의 저항성 메모리 셀 중 저항 상태가 목표값 대비 벗어난 정도가 소정 임계값보다 작은 메모리 셀을 제 1 레벨로 분류하고, 상기 디지털 코드값의 비트 값을 기준 값과 비교하여 상기 복수의 저항성 메모리 셀 중 저항 상태가 목표값 대비 벗어난 정도가 소정 임계값보다 큰 메모리 셀을 제 2 레벨로 분류하는 단계를 포함할 수 있다.
상기 제 1 레벨의 저항성 메모리 셀과 관련된 상기 제 1 리프레쉬 모드는 대기(idle) 상태에서 각각의 저항성 메모리 셀에 대해 히든 리프레쉬(hidden refresh)를 수행하는 모드이고, 상기 제 2 레벨의 저항성 메모리 셀과 관련된 상기 제 2 리프레쉬 모드는 시스템 접근을 차단하고 메모리 전체에 대해 리프레쉬를 강제 수행하는 모드일 수 있다.
상기 제어 단계는 리프레쉬 과정에서 ISPP(Incremental Step Pulse Programming) 모드를 수행할 경우, 상기 제 1 레벨의 저항성 메모리 셀은 미리 설정된 초기 전압 크기 또는 초기 전압 인가 시간을 기반으로 순차적으로 전압 크기 또는 전압 인가 시간을 증가시키며 ISPP 모드를 수행하도록 제어하고, 상기 제 2 레벨의 저항성 메모리 셀은 초기 전압 크기 또는 초기 전압 인가 시간을 상기 제 1 레벨의 저항성 메모리 셀 대비 더 크거나 더 길게 인가하면서 ISPP 모드를 수행하도록 제어하는 단계를 포함할 수 있다.
상기 복수의 저항성 메모리 셀에 대한 모니터링을 위해 BIST(Built-in-Self-Test) 회로가 사용될 수 있다.
상기 제어 단계는 하나의 워드 라인에 연결된 복수의 메모리 셀이 하나의 파워 라인을 공유하여 동시에 쓰기 동작을 수행 시에, 상기 복수의 메모리 셀에 대한 ISPP 모드시 워드 라인을 통한 초기 인가 전압은 동일하게 가져가되, 비트 라인을 통해 인가되는 초기 전압의 크기는 상기 디지털 코드값에 따라 가변시키도록 제어하는 단계를 포함할 수 있다.
상기한 목적을 달성하기 위한 반도체 메모리 시스템은 반도체 메모리 장치 및 상기 반도체 메모리 장치의 쓰기 동작과 검증 독출 동작을 제어하기 위한 프로세서를 포함하며, 상기 반도체 메모리 장치는, 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀에 대한 리프레쉬(refresh) 동작의 모드 및 스케줄 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함할 수 있다.
상기 제어 블록은 상기 디지털 코드값의 비트 값을 기준 값과 비교하여 제 1 및 제 2 레벨로 분류하고, 분류된 레벨에 따라 상기 복수의 저항성 메모리 셀을 그룹핑하여 각각 제 1 리프레쉬 모드 및 제 2 리프레쉬 모드를 수행하도록 제어할 수 있다.
상기 제 1 레벨의 저항성 메모리 셀과 관련된 상기 제 1 리프레쉬 모드는 대기(idle) 상태에서 각각의 저항성 메모리 셀에 대해 히든 리프레쉬(hidden refresh)를 수행하는 모드이고, 상기 제 2 레벨의 저항성 메모리 셀과 관련된 상기 제 2 리프레쉬 모드는 시스템 접근을 차단하고 메모리 전체에 대해 리프레쉬를 강제 수행하는 모드일 수 있다.
본 발명의 반도체 메모리 장치, 리프레쉬 방법 및 시스템에 따르면, 저항성 메모리의 리프레쉬를 효율적으로 수행하여 성능 저하를 최소화하고, 디바이스의 수명 시간을 연장할 수 있으며, 각각의 메모리 셀마다 저항값을 모니터링하여 효과적으로 리프레쉬 함으로써 멀티 독출(또는 프로그램)시 발생하는 간섭을 방지하는 효과가 있다.
도 1a는 및 도 1b는 읽기 동작 반복에 의한 셀의 저항 분포 변화 및 셀 상태에 따른 읽기 동작 후 리프레쉬 수행 방식을 설명하기 위한 도면,
도 2는 읽기 싸이클 반복에 따른 저항성 셀의 전류 특성 저하를 나타낸 도면,
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 저항값에 따른 상태를 디지털 코드값으로 표현하는 것을 설명하기 위한 도면,
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 나타낸 도면,
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 디지털 코드값을 기반으로 초기 전압 크기 또는 초기 전압 인가 시간을 제어하는 것을 설명하기 위한 블록도,
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 워드 라인(WL) 드라이버의 동작을 설명하기 위한 회로도 및 타이밍도,
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 특성 저하를 모니터링하여 리프레쉬를 수행하기까지의 과정을 나타낸 흐름도,
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 반복되는 읽기/쓰기 동작에 의한 초기 전류 특성 저하를 개선하기 위해 수행되는 리프레쉬 동작을 설명하기 위한 개념도,
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 셀 특성에 따른 디지털 코드값을 기반으로 리프레쉬 동작 수행시 초기 인가 전압의 크기를 다르게 하는 모습을 나타낸 도면,
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 셀 특성에 따른 디지털 코드값을 기반으로 리프레쉬 동작 수행시 초기 전압 인가 시간을 서로 다르게 하는 모습을 나타낸 도면,
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 개략적인 블록도,
도 12는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 멀티 파워 라인 배치를 설명하기 위한 도면,
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 셀 특성에 따른 디지털 코드값을 기반으로 리프레쉬 동작 수행시 비트 라인을 통해 제공되는 초기 인가 전압의 크기를 다르게 하는 모습을 나타낸 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 읽기 싸이클 반복에 따른 저항성 셀의 전류 특성 저하를 나타낸 도면이다. 도 2에 도시된 바와 같이, 한 개의 저항성 셀을 반복해서 읽었을 경우, 읽기 횟수에 따라 셀 전류 특성은 저하된다. 도 2에서 전류가 많이 흐르는 경우(즉, 저항이 작은 경우: LRS(Low Resistance State))를 set 상태로 정의하고 전류가 작게 흐르는 경우(즉, 저항이 큰 경우: HRS(High Resistance State))를 reset 상태로 정의한다. set(1)과 reset(0)은 스테이트 값이라 정의할 수 있다. 이때, 안정적인 셀 동작의 경우 읽기 횟수를 증가시키더라도 정해진 전류값을 유지해야 하는데, 저항성 메모리의 경우 읽기 횟수를 반복하게 되면 줄 발열(Joule Heating)에 의한 영향으로 쓰여진 초기 저항값이 조금씩 변하게 되는 특성(특히, LRS에서 크게 나타남)을 가진다. 이러한 특성 저하 현상은 셀마다 서로 다른 경향을 보이며, 가장 나쁜 셀(worst cell)의 경우 다른 셀보다 훨씬 빨리 센싱 오류가 발생하게 된다. 따라서, 가장 나쁜 셀에 의해 디바이스 수명이 결정된다. 본 발명의 실시예에 따르면, 셀마다 간섭과 스트레스에 의한 특성 저하 현상이 다르게 나타나므로, 셀 바이 셀(cell by cell)로 특성을 제어할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 저항값에 따른 상태를 디지털 코드값으로 표현하는 것을 설명하기 위한 도면이다. 도 3에 도시된 바와 같이, 같은 set(1)을 나타내는 경우도 디지털 코드값으로 환산하여 여러 가지 상태의 "1"을 표시할 수 있다. 즉, 1000부터 1111까지 같은 "1"이란 스테이트 값 내에서도 다양한 디지털 코드값을 통해 레벨을 나눌 수 있다. 이때, "1"로 표시되게 되는 각각의 디지털 코드값은 메모리 셀의 저항 분포를 나타내는 것이고, 상기 디지털 코드값에 따라서 서로 다르게 리프레쉬 동작(또는 기타 여러 동작 모드)을 수행할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 나타낸 도면이다. 도 4를 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(10), 로우 디코더(20), 컬럼 디코딩부(30), 제어 블록(40), 인터페이스(50) 및 DC 제너레이터(70)를 포함할 수 있다.
메모리 셀 어레이(10)는 다수의 비트 라인들(BL1~BLN), 다수의 워드 라이들(WL1, WL2, WL3,...) 및 복수의 저항성 메모리 셀(12)을 포함할 수 있다.
다수의 저항성 메모리 셀(12) 각각은 데이터의 한 비트 또는 그 이상의 비트들을 저장하기 위해 저항성 메모리 소자(14)의 저항값을 이용한다. 예컨대, 고 저항값을 갖도록 프로그램된 저항성 메모리 소자(14)는 논리 "0" 데이터 비트 값을 표현할 수 있고, 저 저항값을 갖도록 프로그램된 저항성 메모리 소자(14)는 논리 "1" 데이터 비트 값을 표현할 수 있다.
복수의 저항성 메모리 셀(12) 각각은 저항성 메모리 소자(14) 및 저항성 메모리 소자(14)에 흐르는 전류를 제어하기 위한 액세스 장치(acccess device: 16)를 포함할 수 있다. 본 발명의 실시예에 따르면, 저항성 메모리 소자(14)는 메모리 셀 또는 메모리 물질로 불린다.
또한, 복수의 저항성 메모리 셀(12) 각각은 ReRAM, PRAM(Phase Change Random Access Memory) 또는 플래쉬 메모리로 구현될 수 있다. PCRAM 또는 OUM(Ovonic Unified Memory)이라고도 불리는 PRAM은 저항성 메모리 소자(14)를 위해 위상 변화 물질을 사용할 수 있다.
또한, 저항성 메모리 소자(14)는 결정 상태 또는 비정질 상태에 따라 서로 다른 저항값을 갖는 상 변화 물질로서 구현될 수 있다.
액세스 장치(16)는 객리 장치로도 불리기도 하는데, 이는 다이오드-타입, MOSFET-타입, 또는 BJT-타입으로 구현될 수 있다. 도면에는 다이오드-타입의 액세스 장치(16)를 도시하고 있으나, 반드시 이에 국한되는 것은 아니다.
로우 디코더(20)는 로우 어드레스(RA: Row Address)를 디코딩하여 다수의 워드 라인들(WL1, WL2, WL3, ...) 중에서 적어도 하나의 워드 라인(또는, 행)을 선택한다. 컬럼 디코더(34)는 컬럼 어드레스(CA: Colomn Address)를 디코딩하여 다수의 비트 라인들(BL1~BLn) 중에서 적어도 하나의 비트 라인(또는, 컬럼)을 선택한다.
컬럼 디코딩부(30)는 ADC 부(32)와 컬럼 디코더(34)를 포함한다. ADC 부(32)는 다수의 ADC를 포함할 수 있다. ADC 부(32)는 저항성 어레이 셀(12)의 저항값 상태를 반영하여 디지털 코드값을 생성한다. 즉, ADC 부(32)는 복수의 저항성 메모리 셀(12)의 저항성 상태를 모니터링하여 복수의 저항성 메모리 셀(12)의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 소정 비트 수의 디지털 코드값을 생성한다. 예컨대, ADC는 8개의 비트 라인당 하나씩 배치되어 8개 저항성 메모리 셀(12) 단위로 메모리 셀(12)과 연결된 비트 라인에 흐르는 전류를 센싱하여 소정 비트 수의 디지털 코드값을 생성한다. 생성된 디지털 코드값은 제어 블록(40)으로 제공된다.
연속되는 읽기/쓰기 동작에 의해 저항성 메모리 소자(14)의 특성(예컨대, 저항값)이 변하는 경우, 제어 블록(40)은, ADC 부(30)로부터 수신한 저항성 메모리 셀(12)의 저항값과 관련된 디지털 코드값을 기반으로 프로그램 데이터(또는 기입 데이터)를 저항성 메모리 셀(12)에 프로그램(또는 기입, 쓰기) 전압 인가 시간(또는 프로그램 시간, 펄스 지속 시간)을 증가시켜가면서 쓰기 동작(또는 프로그램 동작)과 검증 독출 동작이 반복적으로 수행되도록 제어한다.
여기서, 쓰기 동작(또는 프로그램 동작, 기입 동작)은 전압 펄스 또는 전류 펄스를 저항성 메모리 셀(12)로 공급하여 저항성 메모리 셀(12)의 저항성 메모리 소자(14)의 저항값을 고 저항값으로 만들거나 저 저항값으로 만드는 동작을 의미한다.
리프레쉬 동작은 전술한 쓰기 동작과 유사한 방식으로 수행될 수 있다. 즉, 리프레쉬 동작은 저항성 메모리 소자(14)의 저항 상태를 기반으로 전압 펄스(리프레쉬 펄스(경우에 따라 쓰기 파워 전압으로 표현될 수 있음))를 인가하여 원하는 고 저항값 또는 저 저항값으로 만드는 동작을 의미한다.
제어 블록(40)은 독출/기입 회로(42)를 포함할 수 있다. 또는 독출/기입 회로(42)는 제어 블록(40)에 포함되는 형태가 아닌 별개의 블록으로 구성될 수도 있다. 제어 블록(40)은 초기 전압 크기 및/또는 초기 전압 인가 시간을 조절하는 DC 제너레이터(70)를 제어할 수 있다. 예컨대, DC 제너레이터(70)는 읽기 동작 및/또는 프로그램 동작(예컨대, 리셋 동작)의 회수가 증가함에 따라 초기 저항값에서 벗어난 정도를 보상하기 위해서 쓰기 동작 및/또는 리프레쉬 동작의 초기 전압 크기 및/또는 초기 전압 인가 시간(펄스 지속 시간 또는 펄스 폭)이 증가하는 펄스 신호(VWR)를 생성할 수 있다.
또한, DC 제너레이터(70)는 읽기 동작 및/또는 쓰기 동작(예컨대 리셋 동작)의 회수가 증가함에 따라 초기 저항값에서 벗어난 정도를 보상하기 위해서 초기 전압 인가 시간과 초기 전압의 크기가 함께 증가하는 펄스 신호(VWR)를 생성할 수 있다.
본 발명의 실시예에 따른 제어 블록(40)은 문턱 전압 산포(threshold voltage distribution) 또는 저항값 산포(resistance distribution)를 제어하기 위하여 읽기 및/또는 프로그램 동작의 회수가 증가함에 따라 또는 읽기 및/또는 프로그램 사이클의 루프가 반복됨에 따라 리프레쉬 및/또는 프로그램 시간과 리프레쉬 및/또는 프로그램 전압 중에서 적어도 하나를 증가시키는 스킴(scheme)을 사용한다. 또한, 본 발명의 실시예에 따른 제어 블록(40)은 저항값 산포에 따라(즉, 디지털 코드값에 따라) 리프레쉬 동작시 각각의 메모리 셀(12)에 대한 리프레쉬 모드 및 리프레쉬 스케줄 중 적어도 어느 하나를 가변시키도록 제어할 수 있다. 여기서, 리프레쉬 스케줄은 리프레쉬 동작이 시행되는 시간을 의미할 수 있다. 또한, 리프레쉬 스케줄은 리프레쉬 동작의 세기 및 지속 시간, 즉, 리프레쉬 전압의 크기 및 리프레쉬 전압이 인가되는 시간을 포함한다. 제어 블록(40)은 디지털 코드값에 따라 바로 리프레쉬 동작이 일어나도록 리프레쉬 시행 시간을 제어할 수 있고, 경우에 따라서는 일정 시간 시간을 두고 리프레쉬 동작이 일어나도록 제어할 수도 있다.
따라서, 본 발명의 실시 예에 따른 제어 블록(40)은 리프레쉬 동작에서 ISPP (Incremental Step Pulse Programming) 스킴을 리프레쉬 시간에 적용하거나 또는 ISPP 스킴을 리프레쉬 시간과 리프레쉬 전압에 함께 적용한다.
인터페이스(60)는 제어 블록(40)과 호스트(미도시) 사이에서 프로그램 데이터(또는 기입 데이터) 또는 독출 데이터를 주고받는 기능을 수행한다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 디지털 코드값을 기반으로 리프레쉬 동작 수행시 ISPP 모드에서 초기 전압 크기 또는 초기 전압 인가 시간을 제어하는 것을 설명하기 위한 블록도이다. 도 5에 도시된 바와 같이, 메모리 셀 어레이(10), 로우 디코더(20), 워드 라인(WL) 드라이버(22), ADC 부(32), 컬럼 디코더(40), 제어 블록(40) 및 DC 제너레이터(70)를 포함할 수 있다.
도 5를 참조하면, 메모리 셀 어레이(10)의 각각의 메모리 셀(12)의 저항값은 ADC 부(32)에서 센싱되어 디지털 코드값으로 변환된다.
로우 디코더(20)는 전술한 바와 같이, 로우 어드레스(RA)를 디코딩하여 메모리 셀 어레이(10)의 복수의 워드 라인(WL-1~WL-N) 중 적어도 하나를 선택한다. 워드 라인 드라이버(22)는 DC 제너레이터(70)의 출력인 파워 전압(VWR)을 제공받아 선택된 워드 라인(WL-1~WL-N)을 구동한다.
ADC 부(32)는 메모리 셀 어레이(10)의 비트 라인(BL-1~BL-N)과 연결되어 비트 라인(BL-1~BL-N)을 통해 출력되는 전류값을 센싱하여 디지털 코드값을 생성한다. 본 발명의 일 실시예에 따르면, 종래의 비트 라인 센스 앰프(BLSA)를 대체하여 4 비트 ADC(32) 또는 3 비트 ADC(32)를 사용하여 메모리 셀(12)의 저항 값에 따른 상태를 예컨대, 4 비트 또는 3 비트 디지털 코드값으로 표현할 수 있다. 다만, 반드시 4 비트 또는 3 비트로 국한되는 것은 아니고, 다른 비트의 길이 값을 갖는 디지털 코드값을 사용할 수 있다.
이렇게 생성된 3비트 또는 4비트 디지털 코드값의 최상위 비트(MSB)는 스테이트 값으로 활용된다. 스테이트 값은 SET(1) 또는 RESET(0)을 포함하는 스테이트 값(HRS, LRS)을 의미한다. 스테이트 값이란 실제 메모리 셀(12)이 스테이트 값으로 저장하고 있는 이진수 값을 말한다.
3비트 또는 4비트 디지털 코드값에서 상기 최상위 비트값을 제외한 나머지 2 또는 3개의 하위 비트는 제어 블록(40)으로 제공된다.
제어 블록(40)은 최상위 비트를 제외한 나머지 비트 값을 기반으로 저항성 메모리 셀(12)의 스테이트 값을 적어도 두 개의 레벨로 분류할 수 있다. 즉, 하나의 스테이트 값은 다시 여러 레벨로 세분화될 수 있고, 제어 블록(40)은 세분화된 레벨에 따라 서로 다른 초기 인가 전압 또는 전압 인가 시간을 적용함으로써 각 메모리 셀(12)에 적합한 리프레쉬 전압이 인가될 수 있도록 한다. 제어 블록(40)은 특정 메모리 셀(12)에 대한 전압 인가와 관련된 제어 신호를 DC 제너레이터(70)로 제공한다.
DC 제너레이터(70)는 저항성 메모리 셀(10)에 인가되는 전압을 드라이버(22)에 인가한다. 드라이버(22)는 전압을 DC 제너레이터(70)로부터 받아 해당 저항성 메모리 셀(12)에 인가한다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 워드 라인(WL) 드라이버(22)의 동작을 설명하기 위한 회로도 및 타이밍도를 나타낸 도면이다. 도 6에 도시된 바와 같이, 워드 라인 드라이버(22)는 복수의 트랜시스터(610, 620, 630, 640)를 포함한다.
도 6의 왼쪽 WL 드라이버 회로도에 도시된 바와 같이, 제 1 PMOS 트랜지스터(610)는 제 1 NMOS 트랜지스터(620)와 서로 직렬로 연결되어 있다. 또한, 제 2 PMOS 트랜지스터(630)는 제 2 NMOS 트랜지스터(640)와 직렬로 연결되어 있다. 먼저 로우 어드레스(RA)에 하이(H) 신호가 들어오면, 제 1 PMOS 트랜지스터(610)는 턴 오프(off)되고, 제 1 NMOS 트랜지스터(620)가 턴 온(on)되어 제 2 PMOS 트랜지스터(630)의 게이트로 로우 신호(Vss)가 제공되어 제 2 PMOS 트랜지스터(630)는 턴 온(on)이 되고, 제 2 NMOS 트랜지스터(640)는 턴 오프(off)되어 쓰기 파워 전압(VWR)이 RO로 출력된다. 이런 방식으로, 워드 라인 드라이버(22)는 디코딩된 로우 어드레스를 기반으로 하여 각각의 메모리 셀(12)에 리프레쉬를 위한 해당 파워 전압(VWR)을 인가한다.
도 6의 오른쪽 타이밍도를 참조하면, 쓰기(WR) 명령어(CMD: Command) 신호가 활성화된 후, 로우 어드레스(RA)와 컬럼 어드레스(CA)가 인가되고, 워드 라인 드라이버(22)의 디코딩된 워드 라인에 해당되는 워드 라인인 RO(도 8의 R0~R7 중 R0)에 리프레쉬 파워 전압(VWR)이 인가된다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 특성 저하를 모니터링하여 리프레쉬를 수행하기까지의 과정을 나타낸 흐름도이다.
도 7을 참조하면, 반도체 메모리 장치는 셀 특성 저하의 정도를 파악하기 위해 메모리 셀 어레이(10)의 저항 상태를 모니터링한다(S710). 저항성 메모리의 경우 비휘발성 메모리 특성을 가지나 특성 셀에 쓰기를 수행한 후에 일정시간(life time)이 지나게 되면, 아무런 접근이 없더라도 메모리로써의 특성을 잃게 된다. 특히, 고온에서 특성 저하가 현저히 나타나게 된다. 또한, 칩마다 동작환경이 다르므로 서로 다른 수명을 가질 수밖에 없다. 따라서, 본 발명의 실시예에 따르면, 칩 내부에 BIST 회로를 구현하여 매 파워 업(power-up) 때마다 또는 하루에 한 번 정도 정기적으로 칩 전체의 상태를 알아보기 위한 테스트 어레이의 읽기 동작을 수행할 수 있다. 이때, 테스트 어레이는 파워 업시 수행되는 BIST 시간 외에는 아무런 동작을 하지 않는 대기(IDLE) 상태(또는 필요에 따라 테스트 패턴 실행)로 있게 된다. 따라서, 매 파워 업 시 또는 일정 기간마다 테스트 어레이의 특성을 모니터링할 수 있다. 다만, 반드시 테스트 어레이에 대한 모니터링만을 수행하는 것은 아니고, 테스트 어레이가 아닌 메모리 셀 어레이(10)에 대한 모니터링을 수행하여 리프레쉬를 수행할 수 있다. 그리고는, 모니터링 결과, ADC(32)에 의한 디지털 코드값이 일정 값 이하로 떨어지게 되면, 리프레쉬를 수행하게 되고, 리프레쉬 수행시의 모드를 판단한다(S720). 이때, 셀 특성이 "경고(alert)" 레벨인지 아니면, 그보다 더 심각한 수준인 "정지(stop)" 수준인지 판단한다. 위의 레벨은 모니터링을 통한 디지털 코드값의 비트 값을 기준 값과 비교하여 분류할 수 있다. 예컨대, "경고" 레벨은 디지털 코드값을 기반으로 메모리 셀(12)의 저항 상태가 목표값 대비 벗어난 정도가 임계값보다 작은 경우이고, "정지" 레벨은 디지털 코드값을 기반으로 메모리 셀(12)의 저항 상태가 목표값 대비 벗어난 정도가 임계값보다 큰 경우이다. 예컨대, 3비트의 디지털 코드값을 기반으로 각 메모리 셀(12)의 레벨을 분류할 때, 111은 정상 상태로 리프레쉬가 필요없고, 110은 경고 레벨로, 101은 정지 레벨로 분류할 수 있다. 이때, 메모리 셀(12)이 정상 저항 상태를 나타내고 있는 경우, 리프레쉬 동작 없이 정상 동작을 수행할 수 있다(S725).
리프레쉬 모드 판단 결과, 만약 "경고" 모드인 경우, 상기 경고 모드로 판단된 메모리 셀(12)이 현재 대기(idle) 모드인지 판단한다(S730). 대기 모드인 경우, 리프레쉬를 순차적으로 수행한다(S740). 그리고, 마지막 메모리 셀(12)까지 리프레쉬가 완료되면(S750), 리프레쉬 동작을 완료한다. 즉, 경고 모드에서는 메모리 셀(12)에 대해 순차적으로 히든(hidden) 리프레쉬 동작이 수행된다.
상기 리프레쉬 모드 판단 결과, "정지" 모드인 경우, 즉, "경고" 모드보다 심각한 수준의 저항 상태를 갖는 경우, 플래그를 틔워서 전체 칩들을 리프레쉬한다. 이때, 시스템에서의 명령과 충돌을 피하기 위해 시스템에 정지 명령을 제공한다(S760). 그리고는, 대기 모드 여부와 관계 없이, 순차적으로 전체 칩들에 대해 리프레쉬 동작을 수행한다(S770). 리프레쉬 동작을 마지막 메모리 셀(12)까지 완료하면(S780), 다시 시스템을 복원하기 하기 위해 시스템의 정지 동작을 해제한다(S790). 즉, 다시 시스템이 동작되도록 하는 명령을 제공한다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 반복되는 읽기/쓰기 동작에 의한 초기 전류 특성 저하를 개선하기 위해 수행되는 리프레쉬 동작을 설명하기 위한 개념도이다.
도 8을 참조하면, RO~7은 워드 라인을 나타내고, C0~7은 비트 라인을 나타낸다. 종래 저항성 메모리 센싱과의 차이점은 ADC(32)를 사용한다는 것인데, ADC(32)를 사용함으로써 셀에 따른 전기적 특성을 분류할 수 있고, 이때 발생한 디지털 코드값에 따라 리프레쉬를 수행할 수 있다. 만약, 저 저항 상태(LRS)인 경우, 대부분의 정상적인 셀들은 111 값을 가지게 된다. 그러나 약한 또는 간섭을 많이 받은 셀들은 111보다 낮은 값을 가지게 된다. 따라서, 스테이트 값 "1" 또는 "0"을 디지털 코드값으로 세분화하여 필요에 따라 가변적으로 리프레쉬 동작을 수행할 수 있다.
도 8을 참조하면, 본 발명의 반도체 메모리 장치는 쓰기 동작을 효율적으로 하기 위해 읽기 과정에서 ADC(32)를 사용한다. ADC(32)를 이용하여 메모리 셀(12)들의 상태(LRS:1 또는 HRS:0)를 8개의 디지털 코드로 구분할 수 있다. 예컨대, 메모리 셀(12)과 연결된 비트 라인에 흐르는 전류 값에 따라 디지털 코드값이 정해지는데, ADC(32)는 상기 전류값이 100nA이면 000의 디지털 코드값을 생성할 수 있고, 1uA이면 111을 생성하도록 설정할 수 있다. 이렇게 정한 이유는 ReRAM 셀에서 저항 변화에 따라 읽혀지는 전류의 범위가 대부분 100nA ~ 1uA 사이이기 때문이다. 이러한 설정은 사용자 인터페이스를 통한 코딩(coding)을 통해 조정할 수 있다. 이는 3비트 ADC(32)를 사용하는 경우를 가정한 것이고, 경우에 따라 2비트 내지 수 비트의 ADC(32)를 사용할 수도 있다.
도 8에서와 같이, 본 발명에 따른 반도체 메모리 장치는 읽기 동작시 메모리 셀(12)의 저항 상태를 ADC(32)를 통해 센싱하게 되므로 SET(LRS "1"), RESET(HRS "0")에 해당하는 스테이트 값을 디지털 코드값의 최상위 비트(MSB) 값으로 읽어낼 수 있다. 이때, 최상위 비트를 제외한 나머지 2개의 비트값은 저항성 메모리 셀(12)들의 저항 산포를 나타내고 있다. 따라서, 읽기 과정의 SET 또는 RESET 과정에서 저항이 111 또는 000까지 충분히 커지지 않으면 리프레쉬 펄스 등의 스트레스를 키워 111 또는 000을 만들어야 한다.
본 발명의 일 실시예에 따르면, 디지털 코드값에 따라 하나의 스테이트 값을 여러 레벨로 나눌 수 있다. 이때의 레벨은 앞의 "경고" 모드 및 "정지" 모드로의 레벨 분류와 같을 수도 있고, 다를 수도 있다. 즉, 경고 모드 및 정지 모드를 나누는 기준값과 다른 기준값을 사용하여 스테이트 값을 여러 레벨로 나눌 수 있다. 또한, 저 저항 상태의 메모리 셀(12)에 대한 동작을 간단히 설명하면, 저항성 메모리 셀(12)을 센싱하는 과정에서 100/101 코드가 발생하게 되면, 읽기 동작을 수행한 후에 100/101 코드에 의해 발생한 플래그에 의해 자동적으로 리프레쉬 동작을 수행하게 된다. 리프레쉬 펄스를 가함으로써 특성 저하에 의한 페일 셀(fail cell)을 정상적인 특성을 갖는 셀로 만들어 줄 수 있고, 디바이스 수명도 늘어나게 된다. 또 다른 예로, 읽기 검증 후 연속해서 리프레쉬를 하는 것이 아니라 대기 상태에서 리프레쉬를 실행하게 되면, 시스템 특성 저하 없이 리프레쉬 동작이 가능하다. 본 발명의 실시예는 메모리 셀(12)의 특성(디지털 코드값)에 따라 리프레쉬 동작시 쓰기 전압 또는 전압 인가 시간을 가변시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 셀 특성에 따른 디지털 코드값을 기반으로 리프레쉬 동작 수행시 초기 인가 전압의 크기를 다르게 하는 모습을 나타낸 도면이다. 도 9의 위에 있는 도면은 데이터 신호가 ADC(32)를 거친 이후에 읽기 및 자동 쓰기 제어 신호에 의해 디지털 코드 값에 따른 리프레쉬 동작이 수행되는 것을 나타낸 것이다.
도 9의 아래 쪽의 2 개의 그래프는 디지털 코드값에 따른 리프레쉬 동작의 예로 디지털 코드값에 따라 리프레쉬 동작시 서로 다른 크기의 초기 전압을 발생시키고 있다. 예컨대, 디지털 코드값이 101에 해당하는 제 1 레벨의 메모리 셀(12)들은 보상해야할 저항값이 작으므로(Soft weak cell), 정상 셀에 대한 리프레쉬 전압보다 0.1V 높은 전압을 초기에 인가하게 된다. 마찬가지로, 100의 경우, 제 1 레벨의 메모리 셀(10)보다 나쁜 셀 특성을 가지므로(Hard weak cell), 리프레쉬 동작 수행시 초기 전압 스텝 크기를 가장 크게 가져가게 된다. 특히, 100의 디지털 코드값을 갖는 가장 나쁜 셀의 경우, 다른 메모리 셀(12)에 인가되는 전압과 비교하여 최대 전압을 인가하게 되고, 기준 회수 이상 반복에 응답이 없을 시 하드 페일(hard fail)로 규정하여 제외시킬 수 있다.
본 발명의 일 실시예에 따르면, 리프레쉬 과정에서 ISPP(Incremental Step Pulse Programming)이 적용된다면, 디지털 코드값에 따른 레벨 분류를 수행하고, 분류된 레벨에 따라 초기 인가 전압 및/또는 초기 전압 인가 시간을 다르게 가져갈 수 있다. 즉, 제 1 레벨의 저항성 메모리 셀(12)은 미리 설정된 초기 전압 크기 또는 초기 전압 인가 시간을 기반으로 순차적으로 전압 크기 또는 전압 인가 시간을 증가시키며 ISPP 모드를 수행하도록 제어하고, 제 1 레벨보다 저항 상태가 좋지 않은 제 2 레벨의 저항성 메모리 셀(12)은 초기 전압 크기 또는 초기 전압 인가 시간을 상기 제 1 레벨의 저항성 메모리 셀(12) 대비 더 크거나 더 길게 인가하면서 ISPP 모드를 수행하도록 제어할 수 있다. 이렇게 함으로써, 가장 나쁜 셀(Worst cell)의 경우도 ISPP의 incremental 단계를 최소화할 수 있으므로, 리프레쉬 시간을 줄일 수 있으며 또한 불필요한 전류 소모를 줄일 수 있는 효과가 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 셀 특성에 따른 디지털 코드값을 기반으로 리프레쉬 동작 수행시 초기 전압 인가 시간을 서로 다르게 하는 모습을 나타낸 도면이다. 저항성 메모리는 저항의 특성상 전압 인가 횟수(또는 시간)에 따라 저항값이 변화한다. 즉, HRS의 경우, 펄스를 많이 넣어주면 저항값이 점차적으로 증가하여 결국 포화(Saturation)된다. 이러한 현상은 펄스를 오랜 시간 넣어주는 경우에도 동일하게 적용될 수 있다. 즉, HRS의 경우, 전압을 긴 시간을 넣어주면 저항값은 상승하게 된다. 따라서, 이러한 전압 인가 시간에 따른 저항 변화를 리프레쉬 동작에 적용할 수 있다.
도 10을 참조하면, 본 발명의 다른 실시예에 따르면, 셀 특성에 따른 디지털 코드값을 기반으로 리프레쉬 동작 수행시 초기 전압 인가 시간을 서로 다르게 가져갈 수 있다. 예컨대, 디지털 코드값이 101에 해당하는 제 1 레벨의 메모리 셀(12)들은 보상해야할 저항값이 작으므로(Soft weak cell), 미리 설정된 전압 인가 시간(t1)으로 전압을 최초 인가한다. 100의 경우(제 2 레벨), 상대적으로 나쁜 셀 특성을 가지게 되므로(Hard weak cell), 리프레쉬 동작시 초기 전압 인가 시간(t2)을 길게 가져가게 된다. 가장 나쁜 셀의 경우, 제 1 레벨보다 더 큰 전압을 인가하고 이를 기준 횟수만큼 반복해 응답이 없을 경우, 하드 페일(hard fail)로 규정하여 제외시킬 수 있다.
초기 전압 인가 시간 조절을 통한 리프레쉬 동작 수행의 실시예에서도 역시 셀 특성에 따라 서로 다른 전압 인가 시간을 가져감으로써 ISPP 단계의 수를 줄일 수 있고, 따라서, 효율적으로 원하는 저항값을 회복할 수 있다.
본 발명의 또 다른 실시예에 따르면, 리프레쉬 동작 수행시 셀 상태에 따라 초기 인가 전압의 크기 조절과 인가 시간의 조절을 동시에 수행할 수도 있다(도 9 및 도 10의 조합).
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 개략적인 블록도이다. 컴퓨터와 같은 반도체 메모리 시스템은 시스템 버스(1100)에 접속된 메모리 장치(1150)와 프로세서(1120)를 포함한다.
프로세서(1120)는 반도체 장치(1150)의 기입 동작, 독출 동작, 또는 검증 독출 동작을 전반적으로 제어할 수 있다. 예컨대, 프로세서(1120)는 반도체 장치(1150)의 기입 동작을 제어하기 위한 명령과 기입 데이터를 출력한다. 또한, 프로세서(1120)는 반도체 장치(1150)의 독출 동작, 또는 검증 독출 동작을 제어하기 위한 명령을 발생할 수 있다. 따라서, 반도체 메모리 장치(1150)의 제어 블록(40)은 프로세서(1120)로부터 출력된 제어신호(예컨대, nPRG, DIS, WEN, 또는 REN)에 응답하여 검증 독출 동작 또는 프로그램 동작(또는 기입 동작)을 수행할 수 있다. 반도체 메모리 장치(1150)의 제어 블록(40)은 프로세서(1120)로부터의 제어신호에 응답하여 리프레쉬 동작을 수행할 수 있다.
만약, 반도체 메모리 시스템이 휴대용 애플리케이션(port application)으로 구현되는 경우, 반도체 메모리 시스템은 메모리 장치(1150)와 프로세서(1120)로 동작 전원을 공급하기 위한 배터리(1130)를 더 포함할 수 있다.
휴대용 애플리케이션(portable application)은 휴대용 컴퓨터(portable computer), 디지털 카메라, PDA(personal digital assistants), 휴대 전화기 (Cellular telephone), MP3플레이어, PMP (portable multimedia player), 차량자동항법장치(Automotive navigation system), 메모리 카드, 스마트 카드, 게임기, 전자 사전, 또는 솔리드 스테이트 디스크(solid state disc)를 포함할 수 있다.
반도체 시스템은 외부의 데이터 처리 장치와 데이터를 주고받기 위한 인터페이스, 예컨대 입/출력 장치(1110, 1140)를 더 포함할 수 있다.
반도체 시스템이 무선 시스템인 경우, 반도체 시스템은 메모리 장치(1150), 프로세서(1120), 및 통신 장치(1160)를 더 포함할 수 있다. 이 경우 통신 장치(1160)는 무선 인터페이스로서 프로세서(1120)에 접속되고 시스템 버스(1100)를 통하여 무선으로 외부 무선 장치(미도시)와 데이터를 주고받을 수 있다.
예컨대, 프로세서(1120)는 통신 장치(1160)를 통하여 입력된 데이터를 처리하여 메모리 장치(1150)에 저장할 수 있고 또한 메모리 장치(1150)에 저장된 데이터를 독출하여 무선 인터페이스(1160)로 전송할 수 있다.
상기 통신 장치(1160)를 포함하는 무선 시스템은 PDA, 휴대용 컴퓨터, 무선 전화기(wireless telephone), 페이저(pager), 디지털 카메라와 같은 무선 장치, RFID 리더, 또는 RFID 시스템일 수 있다. 또한, 상기 무선 시스템은 WLAN(Wireless Local Area Network) 시스템 또는 WPAN(Wireless Personal Area network) 시스템일 수 있다. 또한, 상기 무선 시스템은 이동 전화 네트워크(Cellular Network)일 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 멀티 파워 라인 배치를 설명하기 위한 도면이다. 도 12에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 멀티 쓰기 동작(multi-write)에 따른 리프레쉬 동작 수행 시에 각각의 메모리 셀(10)에 할당된 전압을 인가하기 위해 워드 라인 드라이버(22)와 비트 라인 드라이버(24)를 포함한다.
도 12를 참조하면, 메모리 셀(10-1, 10-2, ... 10-N)은 복수의 매트릭스 형태로 이루어질 수 있다. 하나의 메모리 셀 매트릭스(10-1, 10-2, ... 10-N)는 8개의 열과 8개의 행으로 구성될 수 있다. 멀티 쓰기 동작은 다수의 메모리 셀 매트릭스(10-1, 10-2, ... 10-N)에 전압이 인가되는 파워 라인을 공유하여 수 키로 바이트(k byte) 단위로 동시에 쓰기 동작을 수행하는 것을 의미한다. 이러한 경우, 리프레쉬 동작시에 셀의 특성에 따라서 초기 워드라인 전압을 다르게 가져가고자 할 때 셀 마다 목표 워드라인 전압값이 달라서 워드라인을 공유할 경우 문제가 발생한다.
본 발명의 실시예에 따르면, 반도체 메모리 장치는 각각의 메모리 셀(12)의 저항 상태를 ADC(32-1, 32-2, ..., 32-N)를 통해 획득하고, 메모리 셀(12)의 저항 상태에 따라 적응적으로 리프레쉬 동작의 초기 인가 전압을 조절할 수 있다. 특히, 하나의 워드 라인에 연결된 복수의 메모리 셀(12)이 하나의 파워 라인(1200)을 공유하는 경우, 각각의 메모리 셀(12)에 대해 리프레쉬 동작 수행시 전압 조절은 비트 라인 드라이버(24)를 통해 이루어질 수 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 각각의 비트 라인(1210-1, 1210-2, ..., 1210-N) 별로 ADC(32-1, 32-2, ..., 32-N)가 연결되어 있어 개별 메모리 셀(12)에 대한 저항 상태를 획득하고, 획득된 저항 상태 정보를 제어 블록(50)에 제공한다. 제어 블록(50)은 워드 라인 드라이버(22)를 통해서는 종래 리프레쉬 동작과 동일하게 미리 설정된 초기 인가 전압을 메모리 셀(12)에 제공하도록 제어하고, 비트 라인 드라이버(24)를 통해 획득된 저항 상태 정보에 따라 메모리 셀(12) 별로 서로 다른 초기 인가 전압을 제공하도록 제어한다. 즉, 비트 라인 드라이버(24)를 통해 제공되는 리프레쉬 동작 초기 인가 전압은 각각의 메모리 셀(12)의 저항 상태에 적응적으로 가변될 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 셀 특성에 따른 디지털 코드값을 기반으로 리프레쉬 동작 수행시 비트 라인을 통해 제공되는 초기 인가 전압의 크기를 다르게 하는 모습을 나타낸 도면이다. 도 13의 위에 있는 도면은 읽기 및 검증 제어 신호가 ADC(32)를 거쳐 디지털 코드값으로 변환되는 것을 나타낸 것이다.
도 13의 아래쪽의 3 개의 그래프는 디지털 코드값에 따른 리프레쉬 동작의 예에 있어서, 디지털 코드값에 따라 리프레쉬 동작시 워드 라인을 통해 제공되는 초기 인가 전압을 동일하게 가져가되 비트 라인을 통해 제공되는 전압은 서로 다른 크기의 초기 전압을 발생시키고 있다. 예컨대, 디지털 코드값이 110에 해당하는 레벨의 메모리 셀(12)들은 보상해야할 저항값이 작으므로(Soft weak cell), 워드라인을 통한 리프레쉬 전압을 111의 디지털 코드값을 갖는 메모리 셀(12)에 대한 리프레쉬 전압(VWR)보다 일정 수준 높게 하여 제공하고, 비트 라인을 통해서는 종래와 동일한 리프레쉬 전압을 제공할 수 있다. 그리고, 101의 경우, 상대적으로 110에 해당하는 레벨의 메모리 셀(12)보다 나쁜 셀 특성을 가지게 되므로(Hard weak cell), 리프레쉬 동작시 워드 라인을 통해 제공되는 전압은 110의 경우와 동일하게 가져가되, 비트 라인을 통해 제공되는 전압에 대해서는, 초기 전압 스텝(initial voltage step) 크기(여기서, 크기는 전압의 절대값 크기를 의미함)를 상대적으로 크게 가져가도록(본 실시예에서는 VBL-0.1V) 할 수 있다. 마찬가지로, 100의 경우, 가장 나쁜 셀에 해당되므로(Soft fail cell), 리프레쉬 동작시 워드 라인 전압은 동일하되, 비트 라인을 통해 제공되는 초기 전압 스텝 크기를 가장 크게 가져가게 된다(본 실시예에서는 VBL-0.2V). 특히, 100의 디지털 코드값을 갖는 가장 나쁜 셀의 경우, 비트 라인을 통해 최대 전압을 인가하게 되고, 기준 회수 이상 반복에 응답이 없을 시 하드 페일(hard fail)로 규정하여 제외시킬 수 있다.
이상 도면 및 실시예를 참조하여 설명하였지만, 본 발명의 보호범위가 상기 도면 또는 실시예에 의해 한정되는 것을 의미하지는 않으며 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 메모리 셀 어레이 12: 저항성 메모리 셀
14: 저항성 메모리 소자 16: 액세스 장치
20: 로우 디코더 22: 워드 라인(WL) 드라이버
24: 비트 라인(BL) 드라이버
30: 컬럼 디코딩부 32: ADC(부)
34: 컬럼 디코더 40: 제어 블록
42: 독출/기입 회로 50: 인터페이스
70: DC 제너레이터
610: 제 1 PMOS 트랜지스터 620: 제 1 NMOS 트랜지스터
630: 제 2 PMOS 트랜지스터 640: 제 2 NMOS 트랜지스터
1100: 버스 1110: 입출력 장치
1120: 프로세서 1130: 배터리
1140: 입출력 장치 1150: 메모리
1160: 통신 장치

Claims (21)

  1. 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀에 대한 리프레쉬(refresh) 동작의 모드 및 스케줄 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제어 블록은
    상기 디지털 코드값의 비트 값을 기준 값과 비교하여 제 1 및 제 2 레벨로 분류하고, 분류된 레벨에 따라 상기 복수의 저항성 메모리 셀을 그룹핑하여 각각 제 1 리프레쉬 모드 및 제 2 리프레쉬 모드를 수행하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 제어 블록은
    상기 디지털 코드값의 비트 값을 기준 값과 비교하여 상기 복수의 저항성 메모리 셀 중 저항 상태가 목표값 대비 벗어난 정도가 소정 임계값보다 작은 메모리 셀을 제 1 레벨로 분류하고,
    상기 디지털 코드값의 비트 값을 기준 값과 비교하여 상기 복수의 저항성 메모리 셀 중 저항 상태가 목표값 대비 벗어난 정도가 소정 임계값보다 큰 메모리 셀을 제 2 레벨로 분류하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 1 레벨의 저항성 메모리 셀과 관련된 상기 제 1 리프레쉬 모드는 대기(idle) 상태에서 각각의 저항성 메모리 셀에 대해 히든 리프레쉬(hidden refresh)를 수행하는 모드이고,
    상기 제 2 레벨의 저항성 메모리 셀과 관련된 상기 제 2 리프레쉬 모드는 시스템 접근을 차단하고 메모리 전체에 대해 리프레쉬를 강제 수행하는 모드인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제어 블록이 리프레쉬 과정에서 ISPP(Incremental Step Pulse Programming) 모드를 수행할 경우,
    상기 제 1 레벨의 저항성 메모리 셀은 미리 설정된 초기 전압 크기 또는 초기 전압 인가 시간을 기반으로 순차적으로 전압 크기 또는 전압 인가 시간을 증가시키며 ISPP 모드를 수행하도록 제어하고,
    상기 제 2 레벨의 저항성 메모리 셀은 초기 전압 크기 또는 초기 전압 인가 시간을 상기 제 1 레벨의 저항성 메모리 셀 대비 더 크거나 더 길게 인가하면서 ISPP 모드를 수행하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 제어 블록은
    파워 업 동작 또는 정기적인 모니터링 동작을 기반으로 상기 복수의 저항성 메모리 셀 전체에 대한 리프레쉬 동작을 수행하거나, 또는 읽기 동작마다 상기 복수의 저항성 메모리 셀의 저항 상태를 모니터링하여 해당 셀 별로 리프레쉬 동작을 수행하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 제어 블록은
    상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀에 대한 리프레쉬 동작시 상기 복수의 저항성 메모리 셀에 대한 인가 전압의 크기 및 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 디지털 코드값을 생성하는 ADC(Anolog to Digital Converter: 아날로그 대 디지털 변환기)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 제어 블록은
    상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 하나의 스테이트 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 을 적어도 두 개의 레벨로 분류하고, 레벨에 따라 상기 복수의 저항성 메모리 셀의 리프레쉬 스케줄을 다르게 할당하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 복수의 저항성 메모리 셀에 대한 모니터링을 위해 BIST(Built-in-Self-Test) 회로를 사용하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    하나의 워드 라인에 연결된 복수의 메모리 셀이 하나의 파워 라인을 공유하여 동시에 쓰기 동작을 수행 시에, 상기 제어 블록은
    상기 하나의 워드 라인에 연결된 복수의 메모리 셀에 대한 리프레쉬 동작시 워드 라인을 통한 초기 인가 전압은 동일하게 가져가되, 비트 라인을 통해 인가되는 초기 전압의 크기는 상기 디지털 코드값에 따라 가변시키도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 복수의 저항성 메모리 셀의 저항값 상태를 반영한 디지털 코드값을 생성하는 단계;
    상기 생성된 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀에 대한 리프레쉬(refresh) 동작의 모드 및 스케줄 중 적어도 어느 하나를 가변시키도록 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 리프레쉬 방법.
  13. 제 12 항에 있어서, 상기 제어 단계는
    상기 디지털 코드값의 비트 값을 기준 값과 비교하여 제 1 및 제 2 레벨로 분류하고, 분류된 레벨에 따라 상기 복수의 저항성 메모리 셀을 그룹핑하여 각각 제 1 리프레쉬 모드 및 제 2 리프레쉬 모드를 수행하도록 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 리프레쉬 방법.
  14. 제 13 항에 있어서, 상기 제어 단계는
    상기 디지털 코드값의 비트 값을 기준 값과 비교하여 상기 복수의 저항성 메모리 셀 중 저항 상태가 목표값 대비 벗어난 정도가 소정 임계값보다 작은 메모리 셀을 제 1 레벨로 분류하고,
    상기 디지털 코드값의 비트 값을 기준 값과 비교하여 상기 복수의 저항성 메모리 셀 중 저항 상태가 목표값 대비 벗어난 정도가 소정 임계값보다 큰 메모리 셀을 제 2 레벨로 분류하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 리프레쉬 방법.
  15. 제 13 항에 있어서,
    상기 제 1 레벨의 저항성 메모리 셀과 관련된 상기 제 1 리프레쉬 모드는 대기(idle) 상태에서 각각의 저항성 메모리 셀에 대해 히든 리프레쉬(hidden refresh)를 수행하는 모드이고,
    상기 제 2 레벨의 저항성 메모리 셀과 관련된 상기 제 2 리프레쉬 모드는 시스템 접근을 차단하고 메모리 전체에 대해 리프레쉬를 강제 수행하는 모드인 것을 특징으로 하는 반도체 메모리 셀의 리프레쉬 방법.
  16. 제 13 항에 있어서, 상기 제어 단계는
    리프레쉬 과정에서 ISPP(Incremental Step Pulse Programming) 모드를 수행할 경우,
    상기 제 1 레벨의 저항성 메모리 셀은 미리 설정된 초기 전압 크기 또는 초기 전압 인가 시간을 기반으로 순차적으로 전압 크기 또는 전압 인가 시간을 증가시키며 ISPP 모드를 수행하도록 제어하고,
    상기 제 2 레벨의 저항성 메모리 셀은 초기 전압 크기 또는 초기 전압 인가 시간을 상기 제 1 레벨의 저항성 메모리 셀 대비 더 크거나 더 길게 인가하면서 ISPP 모드를 수행하도록 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 리프레쉬 방법.
  17. 제 12 항에 있어서,
    상기 복수의 저항성 메모리 셀에 대한 모니터링을 위해 BIST(Built-in-Self-Test) 회로가 사용되는 것을 특징으로 하는 반도체 메모리 셀의 리프레쉬 방법.
  18. 제 12 항에 있어서, 상기 제어 단계는
    하나의 워드 라인에 연결된 복수의 메모리 셀이 하나의 파워 라인을 공유하여 동시에 쓰기 동작을 수행 시에,
    상기 복수의 메모리 셀에 대한 ISPP 모드시 워드 라인을 통한 초기 인가 전압은 동일하게 가져가되, 비트 라인을 통해 인가되는 초기 전압의 크기는 상기 디지털 코드값에 따라 가변시키도록 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 리프레쉬 방법.
  19. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 쓰기 동작과 검증 독출 동작을 제어하기 위한 프로세서를 포함하며,
    상기 반도체 메모리 장치는,
    복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀에 대한 리프레쉬(refresh) 동작의 모드 및 스케줄 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  20. 제 19 항에 있어서, 상기 제어 블록은
    상기 디지털 코드값의 비트 값을 기준 값과 비교하여 제 1 및 제 2 레벨로 분류하고, 분류된 레벨에 따라 상기 복수의 저항성 메모리 셀을 그룹핑하여 각각 제 1 리프레쉬 모드 및 제 2 리프레쉬 모드를 수행하도록 제어하는 것을 특징으로 하는 반도체 메모리 시스템.
  21. 제 20 항에 있어서,
    상기 제 1 레벨의 저항성 메모리 셀과 관련된 상기 제 1 리프레쉬 모드는 대기(idle) 상태에서 각각의 저항성 메모리 셀에 대해 히든 리프레쉬(hidden refresh)를 수행하는 모드이고,
    상기 제 2 레벨의 저항성 메모리 셀과 관련된 상기 제 2 리프레쉬 모드는 시스템 접근을 차단하고 메모리 전체에 대해 리프레쉬를 강제 수행하는 모드인 것을 특징으로 하는 반도체 메모리 시스템.
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