TWI816438B - 記憶裝置及其操作方法 - Google Patents

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Abstract

提供一種記憶裝置及其操作方法。記憶裝置包含複數個電阻式記憶胞、以及電性連接複數個電阻式記憶胞的控制電路。控制電路提供多個操作模式以操作複數個電阻式記憶胞。操作模式包含第一編程操作與更新操作。第一編程操作包含對複數個電阻式記憶胞中的一選定電阻式記憶胞施加第一編程偏壓以使選定電阻式記憶胞具有低電阻狀態。第一編程操作使記憶裝置具有第一臨界電壓。更新操作包含對選定電阻式記憶胞施加更新偏壓以更新選定電阻式記憶胞。更新偏壓的絕對值大於第一臨界電壓。

Description

記憶裝置及其操作方法
本發明係有關於記憶裝置及其操作方法，更特別是有關於可編程電阻式記憶裝置及其操作方法。
電阻式記憶裝置為非揮發性記憶裝置的新興技術。電阻式記憶裝置是藉由改變記憶材料的電阻來運作，並可讀取和寫入電阻以指示所儲存的資料。然而，電阻式記憶裝置面臨的問題之一是資料保持時間。具體而言，記憶胞的電阻狀態可能會隨著時間變化而改變，進而影響記憶裝置的可靠度或準確性。
因此，期望提出新的記憶裝置及操作方法，其可有效率的延長資料保存時間。
本發明係有關於記憶裝置及其操作方法。
根據本發明之一方面，提供一種記憶裝置。記憶裝置包含複數個電阻式記憶胞、以及電性連接複數個電阻式記憶胞 的控制電路。控制電路提供多個操作模式以操作複數個電阻式記憶胞。操作模式包含第一編程操作與更新操作。第一編程操作包含對複數個電阻式記憶胞中的一選定(selected)電阻式記憶胞施加第一編程偏壓以使選定電阻式記憶胞具有低電阻狀態(low-resistance state)。第一編程操作使記憶裝置具有第一臨界電壓。更新操作包含對選定電阻式記憶胞施加更新偏壓以更新選定電阻式記憶胞。更新偏壓的絕對值大於第一臨界電壓。
根據本發明之另一方面，提供一種操作記憶裝置的方法。方法用於包含複數個電阻式記憶胞之記憶裝置。方法包含：對複數個電阻式記憶胞中的一選定電阻式記憶胞施加第一編程偏壓以使選定電阻式記憶胞具有低電阻狀態，其中施加第一編程偏壓之步驟使記憶裝置具有第一臨界電壓；對選定電阻式記憶胞施加更新偏壓以更新選定電阻式記憶胞，其中更新偏壓的絕對值大於第一臨界電壓。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下。
10:記憶裝置
101:第一電極
102:記憶層
103:黏著層
104:離子提供層
105:第二電極
106:層間介電層
201:離子
202:導電橋
211~214:電阻式記憶胞
BL:位元線層
SL0,SL1:源極線
WL0,WL1:字元線
第1圖係繪示根據一實施例之記憶裝置的剖面示意圖；第2圖係繪示根據一實施例之記憶裝置的等效電路圖； 第3A圖係繪示根據一實施例之具有低電阻狀態之記憶裝置的剖面示意圖；及第3B圖係繪示根據一實施例之具有高電阻狀態之記憶裝置的剖面示意圖。
在本發明之實施例中，提出記憶裝置及其操作方法。本發明之實施例可應用於多種不同的雙端點(two-terminal)電阻式記憶裝置。例如，實施例可應用於導電橋(conducting bridge)類型電阻式隨機存取記憶裝置(resistive random-access memory；ReRAM)、過渡金屬氧化物(transition metal oxide；TMO)類型電阻式隨機存取記憶裝置、相變化(phase change)記憶裝置等，但本發明不限於此應用。
須注意的是，本發明並非顯示出所有可能的實施例。相關技術領域者當可在不脫離本發明之精神和範圍之前提下，對實施例之結構和製造方法加以變化與修飾，以符合實際應用所需。因此，未於本發明提出的其他實施態樣也可能可以應用。圖式係簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖式僅作敘述實施例之用，而非用以限縮本發明保護範圍。以下是以相同/類似的符號表示相同/類似的元件做說明。
再者，說明書與申請專利範圍中所使用的序數例如「第一」、「第二」、「第三」等用詞，是為了修飾請求項之元件，其本身並不意含及代表該所請元件有任何之前的序數，也不代表某一所請元件與另一所請元件的順序、或是製造方法上的順序，該些序數的使用，僅是用來使具有某命名的一所請元件得以和另一具有相同命名的所請元件能作出清楚區分。
此外，說明書與隨附申請專利範圍中的用語「電性連接」可代表多個元件形成歐姆接觸(ohmic contact)、可代表電流流經多個元件之間、也可代表多個元件具有操作上的關聯性。操作上的關聯性可例如是一元件用以驅動另一元件，但電流可不直接流過這兩個元件之間。舉例來說，電性連接至記憶胞之位元線可代表用以驅動記憶胞的位元線，即當施加於任一位元線之電壓值改變，作用於電性連接至此位元線的記憶胞之電場值可隨之改變。又例如，電性連接至記憶胞之字元線可代表用以驅動記憶胞的字元線，即當施加於任一字元線之電壓值改變，作用於電性連接至此字元線的記憶胞之電場值可隨之改變。
第1圖係繪示根據本發明之一實施例之記憶裝置10的剖面示意圖。記憶裝置10包含第一電極101、記憶層102、黏著層103、離子提供層104、第二電極105、層間介電層106。
第一電極101可形成於層間介電層106中。記憶層102、黏著層103和離子提供層104可配置於第一電極101和第二電極105之間。在此實施例中，記憶層102、黏著層103和 離子提供層104依序堆疊於第一電極101上，記憶層102可直接接觸第一電極101，離子提供層104可直接接觸第二電極105，黏著層103可配置於記憶層102與離子提供層104之間。第二電極105和記憶層102可位於離子提供層104的相對兩側。
第一電極101與第二電極105可用以導通電流。第一電極101與第二電極105可包含導電材料。離子提供層104可作為離子源。離子提供層104可提供可在記憶裝置10中形成導電橋(conducting bridge/filament)的金屬離子。離子提供層104可提供遷移率(mobility)高的金屬離子，例如銅離子、銀離子、或鋅離子。離子提供層104可包含銅、銀或鋅。黏著層103可用以改善記憶層102與離子提供層104之間的附著性，且可允許來自離子提供層104的離子通過。黏著層103可包含金屬，例如鈦。來自離子提供層104的離子可在記憶層102中聚集形成導電橋。記憶層102可包含含碲(Te-based)材料，例如碲化鋅(ZnTe)。層間介電層106可包含介電材料。
請同時參照第1-2圖。第2圖係繪示根據本發明之一實施例之記憶裝置10的等效電路圖。如第2圖所示，記憶裝置10還包含複數個電阻式記憶胞211-214、電性連接複數個電阻式記憶胞211-214的多條字元線WL0、WL1、位元線層BL與多條源極線SL0、SL1、以及控制電路(未繪示)。電阻式記憶胞211-214可定義於記憶層102(如第1圖所示)中。位元線層BL可包含一或多條位元線。為了簡明起見，第2圖僅示出4個電阻式記憶 胞211-214、2條字元線WL0、WL1、2條源極線SL0、SL1，但本發明不以此為限，記憶裝置可包含更多的電阻式記憶胞、字元線和源極線。控制電路可透過字元線WL0、WL1、位元線層BL與源極線SL0、SL1電性連接複數個電阻式記憶胞211-214。控制電路可提供多個操作模式以操作複數個電阻式記憶胞211-214。多個操作模式可包含第一編程操作與第二編程操作。在編程操作期間，控制電路可透過字元線WL0、WL1、位元線層BL與源極線SL0、SL1對電阻式記憶胞211-214施加適當偏壓，以使電阻式記憶胞211-214被編程為具有多個電阻狀態的其中之一，每一電阻狀態係對應至一資料狀態。本發明係以具有兩電阻狀態的電阻式記憶胞211-214為例進行說明，但本發明亦可應用於具有更多電阻狀態的記憶裝置。
當第1-2圖所示之記憶裝置10處於第一編程操作時，複數個電阻式記憶胞211-214之一者被選定以進行編程，而其他電阻式記憶胞可被理解為未選擇電阻式記憶胞。以下將以電阻式記憶胞211作為選定電阻式記憶胞、電阻式記憶胞212-214做為未選擇電阻式記憶胞為例說明，但本發明不以此為限。第一編程操作包含，透過電性連接選定電阻式記憶胞211的字元線WL1、位元線層BL與源極線SL0對選定電阻式記憶胞211施加第一編程偏壓，以使選定電阻式記憶胞211具有低電阻狀態。第一編程偏壓可代表記憶裝置10之第一電極101與第二電極105之間的電位差。第一編程偏壓可具有第一極性。如第3A圖所示， 在第一編程操作期間，對選定電阻式記憶胞211施加第一編程偏壓會驅動離子提供層104提供的多個離子201移動至記憶層102中，至少部分的離子201在記憶層102中聚集形成延伸通過記憶層102的導電橋202。在此情況下，選定電阻式記憶胞211具有低電阻狀態。
當第1-2圖所示之記憶裝置10處於第二編程操作時，複數個電阻式記憶胞之一者被選定以進行編程，而其他電阻式記憶胞可被理解為未選擇電阻式記憶胞。以下將以電阻式記憶胞211作為選定電阻式記憶胞、電阻式記憶胞212-214做為未選擇電阻式記憶胞為例說明，但本發明不以此為限。第二編程操作包含透過電性連接選定電阻式記憶胞211的字元線WL1、位元線層BL與源極線SL0對選定記憶胞211施加第二編程偏壓，以使選定電阻式記憶胞211具有高電阻狀態(high-resistance state)。第二編程偏壓可代表記憶裝置10之第一電極101與第二電極105之間的電位差。第二編程偏壓可具有第二極性。如第3B圖所示，在第二編程操作期間，對選定電阻式記憶胞211施加第二編程偏壓會驅動導電橋202的離子201往離子提供層104移動，使第一電極101與第二電極105之間的導電橋202被破壞。例如，導電橋202在第二編程操作期間可能斷裂。在此情況下，選定電阻式記憶胞211具有高電阻狀態。低電阻狀態與高電阻狀態分別對應不同的資料狀態。在一實施例中，可藉由對電阻式記憶胞211-214施加不同編程偏壓以使電阻式記憶胞211-214在不同電阻狀態之 間切換。使電阻式記憶胞211-214從低電阻狀態切換為高電阻狀態亦可理解為重置(RESET)操作。使電阻式記憶胞211-214從高電阻狀態切換為低電阻狀態亦可理解為設定(SET)操作。
第一編程偏壓的第一極性可不同於第二編程偏壓的第二極性。在一實施例中，第一編程偏壓可為正向偏壓，第二編程偏壓可為負向偏壓。第一編程操作誘發第一編程電流通過選定電阻式記憶胞。第二編程操作可誘發第二編程電流通過選定電阻式記憶胞。第一編程電流可不同於第二編程電流。第一編程操作使記憶裝置10之選定電阻式記憶胞具有第一臨界電壓(threshold voltage)。第二編程操作使記憶裝置10之選定電阻式記憶胞具有第二臨界電壓。第一臨界電壓不同於第二臨界電壓。在一實施例中，第二臨界電壓可大於第一臨界電壓。
控制電路提供的多個操作模式還可包含更新操作。在對電阻式記憶胞211-214進行編程操作後，例如第一編程操作後，導電橋202可能會自發性地分解，進而使電阻式記憶胞211-214的電阻狀態改變，影響儲存資料的正確性。因此，更新操作可進行於編程操作之後，例如進行於第一編程操作之後，以延長電阻式記憶胞211-214的電阻狀態的保持時間。以下將以電阻式記憶胞211作為選定電阻式記憶胞、電阻式記憶胞212-214做為未選擇電阻式記憶胞為例說明，但本發明不以此為限。更新操作包含透過電性連接選定電阻式記憶胞211的字元線WL1、位元線層BL與源極線SL0對選定電阻式記憶胞211施加更新偏壓， 以更新選定電阻式記憶胞211。更新偏壓可代表記憶裝置10之第一電極101與第二電極105之間的電位差。更新偏壓可具有第一極性。更新偏壓的絕對值可不同於第一編程偏壓的絕對值。在一實施例中，更新操作可不包含對選定電阻式記憶胞211施加第一編程偏壓。
當更新操作進行於第一編程操作之後，亦即更新偏壓施加於具有低電阻狀態的選定電阻式記憶胞211，更新操作可誘發第一更新電流通過選定電阻式記憶胞211，可提升導電橋的穩定性、減少或抑制導電橋的自發性分解，延長低電阻狀態的保持時間。第一更新電流可大於第一編程電流的二分之一。在一實施例中，更新操作可包含，在選定電阻式記憶胞211之導電橋保持期間，多次地(例如週期性地)施加更新偏壓。在一實施例中，施加更新偏壓的次數增加，低電阻狀態的保持時間增加。
當更新操作進行於第二編程操作之後，亦即更新偏壓施加於具有高電阻狀態的選定電阻式記憶胞211，更新操作可誘發第二更新電流通過選定電阻式記憶胞211，第二更新電流不會影響此高電阻狀態。第一更新電流可大於第二更新電流。
控制電路提供的多個操作模式還可包含讀取操作。當第1-2圖所示的記憶裝置10處於讀取操作時，複數個電阻式記憶胞之一者被選定以進行讀取，而其他電阻式記憶胞可被理解為未選擇電阻式記憶胞。以下將以電阻式記憶胞211作為選定電阻式記憶胞、電阻式記憶胞212-214做為未選擇電阻式記憶胞為例 說明，但本發明不以此為限。讀取操作可包含透過電性連接選定電阻式記憶胞211的字元線WL1、位元線層BL與源極線SL0對選定電阻式記憶胞211施加讀取偏壓，依據所誘發的讀取電流來讀取選定電阻式記憶胞211所儲存的資料狀態。讀取偏壓可代表記憶裝置10之第一電極101與第二電極105之間的電位差。讀取偏壓可具有第一極性。更新偏壓的絕對值可等於讀取偏壓的絕對值。
Figure 111122596-A0305-02-0012-1
在一實施例中，在不同操作模式下施加於位元線、源極線與字元線之電壓值可如上表1所示。第一編程操作可包含：對電性連接選定電阻式記憶胞之位元線層施加位元線電壓，例如2.5V；對電性連接選定電阻式記憶胞之源極線施加源極線電壓，例如0V；對電性連接選定電阻式記憶胞之字元線施加字元線電壓，例如1.8V。第二編程操作可包含：對電性連接選定電阻式記憶胞之位元線層施加位元線電壓，例如0V；對電性連接選定電阻式記憶胞之源極線施加源極線電壓，例如1.6V；對電性連 接選定電阻式記憶胞之字元線施加字元線電壓，例如2.2V。更新操作可包含：對電性連接選定電阻式記憶胞之位元線層施加位元線電壓，例如0.8V；對電性連接選定電阻式記憶胞之源極線施加源極線電壓，例如0V；對電性連接選定電阻式記憶胞之字元線施加字元線電壓，例如5.0V。讀取操作可包含：對電性連接選定電阻式記憶胞之位元線層施加位元線電壓，例如0.8V；對電性連接選定電阻式記憶胞之源極線施加源極線電壓，例如0V；對電性連接選定電阻式記憶胞之字元線施加字元線電壓，例如5.0V。
根據本發明之實施例，可以多個操作模式操作記憶裝置，其包含施加第一編程偏壓以在記憶裝置中建立低電阻狀態的第一編程操作、以及施加更新偏壓以更新記憶裝置的更新操作，更新偏壓的絕對值大於第一編程操作中記憶裝置具有的第一臨界電壓。透過這樣的配置，可有效提升導電橋的穩定性、抑制或減少導電橋之自發性分解，進而延長記憶裝置之電阻狀態(或可理解為資料狀態)的保持時間，提升記憶裝置的可靠度或準確性。此外，本發明之更新操作可一或多次地施加更新偏壓以延長電阻狀態的保持時間，且更新操作可不包含施加第一編程偏壓，這樣的配置可降低施加在位元線及/或源極線的電壓切換次數、減少電力耗損、簡化記憶裝置之操作、有效率且簡易的延長資料狀態的保持時間。本發明之更新操作係為自定義更新操作(self-defined refresh operation)。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:記憶裝置
101:第一電極
102:記憶層
103:黏著層
104:離子提供層
105:第二電極
106:層間介電層

Claims (20)

  1. 一種記憶裝置，包含：複數個電阻式記憶胞；以及一控制電路，電性連接該複數個電阻式記憶胞，該控制電路提供多個操作模式以操作該複數個電阻式記憶胞，該些操作模式包含：一第一編程操作，包含對該複數個電阻式記憶胞中的一選定電阻式記憶胞施加一第一編程偏壓以使該選定電阻式記憶胞具有一低電阻狀態，其中該第一編程操作使該記憶裝置具有一第一臨界電壓；及一更新操作，包含對該選定電阻式記憶胞施加一更新偏壓以更新該選定電阻式記憶胞，其中該更新偏壓的絕對值大於該第一臨界電壓。
  2. 如請求項1所述之記憶裝置，其中該些操作模式更包含一第二編程操作，該第二編程操作包含對該選定電阻式記憶胞施加一第二編程偏壓以使該選定電阻式記憶胞具有一高電阻狀態，該第二編程操作使該記憶裝置具有一第二臨界電壓，該第二臨界電壓大於該第一臨界電壓。
  3. 如請求項2所述之記憶裝置，其中該更新偏壓的該絕對值小於該第二臨界電壓。
  4. 如請求項1所述之記憶裝置，其中該第一編程操作誘發一編程電流通過該選定電阻式記憶胞， 對具有該低電阻狀態的該選定電阻式記憶胞進行該更新操作誘發一更新電流通過該選定電阻式記憶胞，該更新電流大於該編程電流的二分之一。
  5. 如請求項1所述之記憶裝置，其中該些操作模式更包含一讀取操作，該讀取操作包含對該選定電阻式記憶胞施加一讀取偏壓以讀取該選定電阻式記憶胞，該讀取偏壓的絕對值等於該更新偏壓的該絕對值。
  6. 如請求項1所述之記憶裝置，其中該更新操作包含多次地施加該更新偏壓。
  7. 如請求項1所述之記憶裝置，其中該更新操作係進行於該第一編程操作之後。
  8. 如請求項1所述之記憶裝置，其中該更新操作不包含對該選定電阻式記憶胞施加該第一編程偏壓。
  9. 如請求項1所述之記憶裝置，更包含：一第一電極；一第二電極；一記憶層，配置於該第一電極和該第二電極之間；以及一離子提供層，配置於該第一電極和該第二電極之間，該第二電極和該記憶層位於該離子提供層的相對兩側，其中該複數個電阻式記憶胞在該記憶層中。
  10. 如請求項9所述之記憶裝置，其中該離子提供層包含銅、銀或鋅。
  11. 如請求項9所述之記憶裝置，其中該記憶層包含含碲(Te-based)材料。
  12. 如請求項9所述之記憶裝置，更包含在該記憶層和該離子提供層之間的一黏著層，其中該黏著層包含金屬。
  13. 如請求項9所述之記憶裝置，其中該第一編程操作引起一導電橋形成於該第一電極和該第二電極之間。
  14. 一種操作記憶裝置的方法，該方法用於包含複數個電阻式記憶胞之一記憶裝置，該方法包含：對該複數個電阻式記憶胞中的一選定電阻式記憶胞施加一第一編程偏壓以使該選定電阻式記憶胞具有一低電阻狀態，其中施加該第一編程偏壓使該記憶裝置具有一第一臨界電壓；以及對該選定電阻式記憶胞施加一更新偏壓以更新該選定電阻式記憶胞，其中該更新偏壓的絕對值大於該第一臨界電壓。
  15. 如請求項14所述之方法，更包含：對該複數個電阻式記憶胞中的該選定電阻式記憶胞施加一第二編程偏壓以使該選定電阻式記憶胞具有一高電阻狀態，其中施加該第二編程偏壓使該記憶裝置具有一第二臨界電壓，該第二臨界電壓大於該第一臨界電壓。
  16. 如請求項15所述之方法，其中該更新偏壓的該絕對值小於該第二臨界電壓。
  17. 如請求項14所述之方法，其中對該選定電阻式記憶胞施加該更新偏壓係進行於對該選定電阻式記憶胞施加該第一編程偏壓之後。
  18. 如請求項17所述之方法，其中對該選定電阻式記憶胞施加該第一編程偏壓誘發一編程電流通過該選定電阻式記憶胞，對該選定電阻式記憶胞施加該更新偏壓誘發一更新電流通過該選定電阻式記憶胞，該更新電流大於該編程電流的二分之一。
  19. 如請求項14所述之方法，更包含對該選定電阻式記憶胞施加一讀取偏壓以讀取該選定電阻式記憶胞，該讀取偏壓等於該更新偏壓。
  20. 如請求項14所述之方法，其中對該選定電阻式記憶胞施加該更新偏壓包含多次地施加該更新偏壓。
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