CN116597879A - 存储装置及其操作方法 - Google Patents

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Abstract

本公开提供了一种存储装置及其操作方法，该存储装置包括多个电阻式存储单元、以及电连接多个电阻式存储单元的控制电路。控制电路提供多个操作模式以操作多个电阻式存储单元。操作模式包括第一编程操作与更新操作。第一编程操作包括对多个电阻式存储单元中的一选定电阻式存储单元施加第一编程偏压以使选定电阻式存储单元具有低电阻状态。第一编程操作使存储装置具有第一阈值电压。更新操作包括对选定电阻式存储单元施加更新偏压以更新选定电阻式存储单元。更新偏压的绝对值大于第一阈值电压。

Description

存储装置及其操作方法
技术领域
本公开关于存储装置及其操作方法，尤其涉及可编程电阻式存储装置及其操作方法。
背景技术
电阻式存储装置为非易失性存储装置的新兴技术。电阻式存储装置是通过改变存储材料的电阻来运作，并可读取和写入电阻以指示所储存的数据。然而，电阻式存储装置面临的问题之一是数据保持时间。具体而言，存储单元的电阻状态可能会随着时间变化而改变，进而影响存储装置的可靠度或准确性。
因此，需提出新的存储装置及操作方法，其可有效率的延长数据保存时间。
发明内容
本公开提供一种存储装置及其操作方法。
根据本公开的一方面提供一种存储装置，该存储装置包括：多个电阻式存储单元、以及电连接多个电阻式存储单元的控制电路。控制电路提供多个操作模式以操作多个电阻式存储单元。操作模式包括第一编程操作与更新操作。第一编程操作包括对多个电阻式存储单元中的一选定(selected)电阻式存储单元施加第一编程偏压以使选定电阻式存储单元具有低电阻状态(low-resistance state)。第一编程操作使存储装置具有第一阈值电压。更新操作包括对选定电阻式存储单元施加更新偏压以更新选定电阻式存储单元。更新偏压的绝对值大于第一阈值电压。
根据本公开的另一方面提供一种操作存储装置的方法，该方法用于包括多个电阻式存储单元的存储装置，该方法包括：对多个电阻式存储单元中的一选定电阻式存储单元施加第一编程偏压以使选定电阻式存储单元具有低电阻状态，其中施加第一编程偏压的步骤使存储装置具有第一阈值电压；对选定电阻式存储单元施加更新偏压以更新选定电阻式存储单元，其中更新偏压的绝对值大于第一阈值电压。
为了对本公开的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下。
附图说明
图1绘示了根据一实施例的存储装置的剖面示意图；
图2绘示了根据一实施例的存储装置的等效电路图；
图3A绘示了根据一实施例的具有低电阻状态的存储装置的剖面示意图；及
图3B绘示了根据一实施例的具有高电阻状态的存储装置的剖面示意图；
附图标记说明：
10：存储装置；
101：第一电极；
102：存储层；
103：黏着层；
104：离子提供层；
105：第二电极；
106：层间介电层；
201：离子；
202：导电桥；
211～214：电阻式存储单元；
BL：位线层；
SL0，SL1：源极线；
WL0，WL1：字线。
具体实施方式
在本公开的实施例中，提出存储装置及其操作方法。本公开的实施例可应用于多种不同的双端点(two-terminal)电阻式存储装置。例如，实施例可应用于导电桥(conducting bridge)类型电阻式随机存取存储装置(resistiverandom-access memory，ReRAM)、过渡金属氧化物(transition metal oxide，TMO)类型电阻式随机存取存储装置、相变化(phase change)存储装置等，但本公开不限于此应用。
须注意的是，本公开并非显示出所有可能的实施例。本领域技术人员当可在不脱离本公开的精神和范围的前提下，对实施例的结构和制作方法加以变化与修饰，以符合实际应用所需。因此，未于本公开提出的其他实施方面也可能可以应用。附图简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和附图仅作叙述实施例之用，而非用以限缩本公开保护范围。以下是以相同/类似的符号表示相同/类似的元件做说明。
另外，说明书与权利要求范围中所使用的序数例如「第一」、「第二」、「第三」等用词，是为了修饰权利要求的元件，其本身并不意含及代表该元件有任何之前的序数，也不代表某一元件与另一元件的顺序、或是制作方法上的顺序，多个序数的使用，仅是用来使具有某命名的一元件得以和另一具有相同命名的元件能作出清楚区分。
此外，说明书与随附权利要求范围中的用语「电连接」可代表多个元件形成欧姆接触(ohmic contact)、可代表电流流经多个元件之间、也可代表多个元件具有操作上的关联性。操作上的关联性可例如是一元件用于驱动另一元件，但电流可不直接流过这两个元件之间。举例来说，电连接至存储单元的位线可代表用于驱动存储单元的位线，即当施加于任一位线的电压值改变，作用于电连接至此位线的存储单元的电场值可随之改变。又例如，电连接至存储单元的字线可代表用于驱动存储单元的字线，即当施加于任一字线的电压值改变，作用于电连接至此字线的存储单元的电场值可随之改变。
图1绘示了根据本公开的一实施例的存储装置10的剖面示意图。存储装置10包括第一电极101、存储层102、黏着层103、离子提供层104、第二电极105、层间介电层106。
第一电极101可形成于层间介电层106中。存储层102、黏着层103和离子提供层104可配置于第一电极101和第二电极105之间。在此实施例中，存储层102、黏着层103和离子提供层104依序叠层于第一电极101上，存储层102可直接接触第一电极101，离子提供层104可直接接触第二电极105，黏着层103可配置于存储层102与离子提供层104之间。第二电极105和存储层102可位于离子提供层104的相对两侧。
第一电极101与第二电极105可用于导通电流。第一电极101与第二电极105可包括导电材料。离子提供层104可作为离子源。离子提供层104可提供可在存储装置10中形成导电桥(conducting bridge/filament)的金属离子。离子提供层104可提供迁移率(mobility)高的金属离子，例如铜离子、银离子、或锌离子。离子提供层104可包括铜、银或锌。黏着层103可用于改善存储层102与离子提供层104之间的附着性，且可允许来自离子提供层104的离子通过。黏着层103可包括金属，例如钛。来自离子提供层104的离子可在存储层102中聚集形成导电桥。存储层102可包括含碲(Te-based)材料，例如碲化锌(ZnTe)。层间介电层106可包括介电材料。
请同时参照图1-2。图2绘示了根据本公开的一实施例的存储装置10的等效电路图。如图2所示，存储装置10还包括多个电阻式存储单元211-214、电连接多个电阻式存储单元211-214的多条字线WL0、WL1、位线层BL与多条源极线SL0、SL1、以及控制电路(未绘示)。电阻式存储单元211-214可定义于存储层102(如图1所示)中。位线层BL可包括一或多条位线。为了简明起见，图2仅示出4个电阻式存储单元211-214、2条字线WL0、WL1、2条源极线SL0、SL1，但本公开不以此为限，存储装置可包括更多的电阻式存储单元、字线和源极线。控制电路可通过字线WL0、WL1、位线层BL与源极线SL0、SL1电连接多个电阻式存储单元211-214。控制电路可提供多个操作模式以操作多个电阻式存储单元211-214。多个操作模式可包括第一编程操作与第二编程操作。在编程操作期间，控制电路可通过字线WL0、WL1、位线层BL与源极线SL0、SL1对电阻式存储单元211-214施加适当偏压，以使电阻式存储单元211-214被编程为具有多个电阻状态的其中之一，每一电阻状态对应至一数据状态。本公开以具有两电阻状态的电阻式存储单元211-214为例进行说明，但本公开亦可应用于具有更多电阻状态的存储装置。
当图1-2所示的存储装置10处于第一编程操作时，多个电阻式存储单元211-214中的一个被选定以进行编程，而其他电阻式存储单元可被理解为未选择电阻式存储单元。以下将以电阻式存储单元211作为选定电阻式存储单元、电阻式存储单元212-214作为未选择电阻式存储单元为例说明，但本公开不以此为限。第一编程操作包括，通过电连接选定电阻式存储单元211的字线WL1、位线层BL与源极线SL0对选定电阻式存储单元211施加第一编程偏压，以使选定电阻式存储单元211具有低电阻状态。第一编程偏压可代表存储装置10的第一电极101与第二电极105之间的电位差。第一编程偏压可具有第一极性。如图3A所示，在第一编程操作期间，对选定电阻式存储单元211施加第一编程偏压会驱动离子提供层104提供的多个离子201移动至存储层102中，至少部分的离子201在存储层102中聚集形成延伸通过存储层102的导电桥202。在此情况下，选定电阻式存储单元211具有低电阻状态。
当图1-2所示的存储装置10处于第二编程操作时，多个电阻式存储单元中的一个被选定以进行编程，而其他电阻式存储单元可被理解为未选择电阻式存储单元。以下将以电阻式存储单元211作为选定电阻式存储单元、电阻式存储单元212-214作为未选择电阻式存储单元为例说明，但本公开不以此为限。第二编程操作包括通过电连接选定电阻式存储单元211的字线WL1、位线层BL与源极线SL0对选定存储单元211施加第二编程偏压，以使选定电阻式存储单元211具有高电阻状态(high-resistance state)。第二编程偏压可代表存储装置10的第一电极101与第二电极105之间的电位差。第二编程偏压可具有第二极性。如图3B所示，在第二编程操作期间，对选定电阻式存储单元211施加第二编程偏压会驱动导电桥202的离子201往离子提供层104移动，使第一电极101与第二电极105之间的导电桥202被破坏。例如，导电桥202在第二编程操作期间可能断裂。在此情况下，选定电阻式存储单元211具有高电阻状态。低电阻状态与高电阻状态分别对应不同的数据状态。在一实施例中，可通过对电阻式存储单元211-214施加不同编程偏压以使电阻式存储单元211-214在不同电阻状态之间切换。使电阻式存储单元211-214从低电阻状态切换为高电阻状态亦可理解为复位(RESET)操作。使电阻式存储单元211-214从高电阻状态切换为低电阻状态亦可理解为设定(SET)操作。
第一编程偏压的第一极性可不同于第二编程偏压的第二极性。在一实施例中，第一编程偏压可为正向偏压，第二编程偏压可为负向偏压。第一编程操作诱发第一编程电流通过选定电阻式存储单元。第二编程操作可诱发第二编程电流通过选定电阻式存储单元。第一编程电流可不同于第二编程电流。第一编程操作使存储装置10的选定电阻式存储单元具有第一阈值电压(threshold voltage)。第二编程操作使存储装置10的选定电阻式存储单元具有第二阈值电压。第一阈值电压不同于第二阈值电压。在一实施例中，第二阈值电压可大于第一阈值电压。
控制电路提供的多个操作模式还可包括更新操作。在对电阻式存储单元211-214进行编程操作后，例如第一编程操作后，导电桥202可能会自发性地分解，进而使电阻式存储单元211-214的电阻状态改变，影响储存数据的正确性。因此，更新操作可进行于编程操作之后，例如进行于第一编程操作之后，以延长电阻式存储单元211-214的电阻状态的保持时间。以下将以电阻式存储单元211作为选定电阻式存储单元、电阻式存储单元212-214作为未选择电阻式存储单元为例说明，但本公开不以此为限。更新操作包括通过电连接选定电阻式存储单元211的字线WL1、位线层BL与源极线SL0对选定电阻式存储单元211施加更新偏压，以更新选定电阻式存储单元211。更新偏压可代表存储装置10的第一电极101与第二电极105之间的电位差。更新偏压可具有第一极性。更新偏压的绝对值可不同于第一编程偏压的绝对值。在一实施例中，更新操作可不包括对选定电阻式存储单元211施加第一编程偏压。
当更新操作进行于第一编程操作之后，即更新偏压施加于具有低电阻状态的选定电阻式存储单元211，更新操作可诱发第一更新电流通过选定电阻式存储单元211，可提升导电桥的稳定性、减少或抑制导电桥的自发性分解，延长低电阻状态的保持时间。第一更新电流可大于第一编程电流的二分之一。在一实施例中，更新操作可包括，在选定电阻式存储单元211的导电桥保持期间，多次地(例如周期性地)施加更新偏压。在一实施例中，施加更新偏压的次数增加，低电阻状态的保持时间增加。
当更新操作进行于第二编程操作之后，即更新偏压施加于具有高电阻状态的选定电阻式存储单元211，更新操作可诱发第二更新电流通过选定电阻式存储单元211，第二更新电流不会影响此高电阻状态。第一更新电流可大于第二更新电流。
控制电路提供的多个操作模式还可包括读取操作。当图1-2所示的存储装置10处于读取操作时，多个电阻式存储单元中的一个被选定以进行读取，而其他电阻式存储单元可被理解为未选择电阻式存储单元。以下将以电阻式存储单元211作为选定电阻式存储单元、电阻式存储单元212-214作为未选择电阻式存储单元为例说明，但本公开并不以此为限。读取操作可包括通过电连接选定电阻式存储单元211的字线WL1、位线层BL与源极线SL0对选定电阻式存储单元211施加读取偏压，依据所诱发的读取电流来读取选定电阻式存储单元211所储存的数据状态。读取偏压可代表存储装置10的第一电极101与第二电极105之间的电位差。读取偏压可具有第一极性。更新偏压的绝对值可等于读取偏压的绝对值。
表1
在一实施例中，在不同操作模式下施加于位线、源极线与字线的电压值可如上表1所示。第一编程操作可包括：对电连接选定电阻式存储单元的位线层施加位线电压，例如2.5V；对电连接选定电阻式存储单元的源极线施加源极线电压，例如0V；对电连接选定电阻式存储单元的字线施加字线电压，例如1.8V。第二编程操作可包括：对电连接选定电阻式存储单元的位线层施加位线电压，例如0V；对电连接选定电阻式存储单元的源极线施加源极线电压，例如1.6V；对电连接选定电阻式存储单元的字线施加字线电压，例如2.2V。更新操作可包括：对电连接选定电阻式存储单元的位线层施加位线电压，例如0.8V；对电连接选定电阻式存储单元的源极线施加源极线电压，例如0V；对电连接选定电阻式存储单元的字线施加字线电压，例如5.0V。读取操作可包括：对电连接选定电阻式存储单元的位线层施加位线电压，例如0.8V；对电连接选定电阻式存储单元的源极线施加源极线电压，例如0V；对电连接选定电阻式存储单元的字线施加字线电压，例如5.0V。
根据本公开的实施例，可以多个操作模式操作存储装置，其包括施加第一编程偏压以在存储装置中建立低电阻状态的第一编程操作、以及施加更新偏压以更新存储装置的更新操作，更新偏压的绝对值大于第一编程操作中存储装置具有的第一阈值电压。通过这样的配置，可有效提升导电桥的稳定性、抑制或减少导电桥的自发性分解，进而延长存储装置的电阻状态(或可理解为数据状态)的保持时间，提升存储装置的可靠度或准确性。此外，本公开的更新操作可一或多次地施加更新偏压以延长电阻状态的保持时间，且更新操作可不包括施加第一编程偏压，这样的配置可降低施加在位线及/或源极线的电压切换次数、减少电力耗损、简化存储装置的操作、有效率且简易的延长数据状态的保持时间。本公开的更新操作为自定义更新操作(self-defined refresh operation)。
综上所述，虽然本公开已以实施例公开如上，然其并非用以限定本公开。本公开所属技术领域中技术人员，在不脱离本公开的精神和范围内，当可作各种的变动与润饰。因此，本公开的保护范围当视随附的权利要求范围所界定的为准。

Claims (20)

1.一种存储装置，其特征在于，包括：
多个电阻式存储单元；以及
一控制电路，电连接该多个电阻式存储单元，该控制电路提供多个操作模式以操作该多个电阻式存储单元，所述多个操作模式包括：
一第一编程操作，包括对该多个电阻式存储单元中的一选定电阻式存储单元施加一第一编程偏压以使该选定电阻式存储单元具有一低电阻状态，其中该第一编程操作使该存储装置具有一第一阈值电压；以及
一更新操作，包括对该选定电阻式存储单元施加一更新偏压以更新该选定电阻式存储单元，其中该更新偏压的绝对值大于该第一阈值电压。
2.根据权利要求1所述的存储装置，其中所述多个操作模式还包括一第二编程操作，该第二编程操作包括对该选定电阻式存储单元施加一第二编程偏压以使该选定电阻式存储单元具有一高电阻状态，该第二编程操作使该存储装置具有一第二阈值电压，该第二阈值电压大于该第一阈值电压。
3.根据权利要求2所述的存储装置，其中该更新偏压的该绝对值小于该第二阈值电压。
4.根据权利要求1所述的存储装置，其中该第一编程操作诱发一编程电流通过该选定电阻式存储单元，
对具有该低电阻状态的该选定电阻式存储单元进行该更新操作诱发一更新电流通过该选定电阻式存储单元，
该更新电流大于该编程电流的二分之一。
5.根据权利要求1所述的存储装置，其中所述多个操作模式还包括一读取操作，该读取操作包括对该选定电阻式存储单元施加一读取偏压以读取该选定电阻式存储单元，该读取偏压的绝对值等于该更新偏压的该绝对值。
6.根据权利要求1所述的存储装置，其中该更新操作包括多次地施加该更新偏压。
7.根据权利要求1所述的存储装置，其中该更新操作进行于该第一编程操作之后。
8.根据权利要求1所述的存储装置，其中该更新操作不包括对该选定电阻式存储单元施加该第一编程偏压。
9.根据权利要求1所述的存储装置，还包括：
一第一电极；
一第二电极；
一存储层，配置于该第一电极和该第二电极之间；以及
一离子提供层，配置于该第一电极和该第二电极之间，该第二电极和该存储层位于该离子提供层的相对两侧，
其中该多个电阻式存储单元在该存储层中。
10.根据权利要求9所述的存储装置，其中该离子提供层包括铜、银或锌。
11.根据权利要求9所述的存储装置，其中该存储层包括含碲(Te-based)材料。
12.根据权利要求9所述的存储装置，还包括在该存储层和该离子提供层之间的一黏着层，其中该黏着层包括金属。
13.根据权利要求9所述的存储装置，其中该第一编程操作引起一导电桥形成于该第一电极和该第二电极之间。
14.一种操作存储装置的方法，该方法用于包括多个电阻式存储单元的一存储装置，该方法包括：
对该多个电阻式存储单元中的一选定电阻式存储单元施加一第一编程偏压以使该选定电阻式存储单元具有一低电阻状态，其中施加该第一编程偏压的该步骤使该存储装置具有一第一阈值电压；以及
对该选定电阻式存储单元施加一更新偏压以更新该选定电阻式存储单元，其中该更新偏压的绝对值大于该第一阈值电压。
15.根据权利要求14所述的方法，还包括：
对该多个电阻式存储单元中的该选定电阻式存储单元施加一第二编程偏压以使该选定电阻式存储单元具有一高电阻状态，其中施加该第二编程偏压的该步骤使该存储装置具有一第二阈值电压，该第二阈值电压大于该第一阈值电压。
16.根据权利要求15所述的方法，其中该更新偏压的该绝对值小于该第二阈值电压。
17.根据权利要求14所述的方法，其中施加该更新偏压的该步骤进行于施加该第一编程偏压的该步骤之后。
18.根据权利要求17所述的方法，其中
施加该第一编程偏压的该步骤诱发一编程电流通过该选定电阻式存储单元，
施加该更新偏压的该步骤诱发一更新电流通过该选定电阻式存储单元，
该更新电流大于该编程电流的二分之一。
19.根据权利要求14所述的方法，还包括对该选定电阻式存储单元施加一读取偏压以读取该选定电阻式存储单元，该读取偏压等于该更新偏压。
20.根据权利要求14所述的方法，其中施加该更新偏压的该步骤包括多次地施加该更新偏压。
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US9257175B2 (en) * 2013-09-26 2016-02-09 Intel Corporation Refresh of data stored in a cross-point non-volatile memory
KR20150040605A (ko) * 2013-10-07 2015-04-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 리프레쉬 방법과 이를 포함하는 시스템

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