CN110610734A - 包括补偿电路的电阻式存储设备 - Google Patents

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Abstract

一种存储设备，包括：存储单元阵列，多个位线，补偿电路，保持电路和控制逻辑电路。存储单元阵列包括多个存储单元。每个位线连接到至少一个存储单元。在位线中，预定电压被施加到连接到选择存储单元的选择位线。补偿电路包括采样电路，该采样电路通过感测施加到多个存储单元中的未选择存储单元的漏电流来生成采样值。保持电路基于采样值来补偿施加到选择位线的电压。控制逻辑电路输出控制采样电路的启用的采样启用信号和控制保持电路的启用的保持启用信号。

Description

包括补偿电路的电阻式存储设备
相关申请的交叉引用
本专利申请要求于2018年6月15日向韩国专利局提交的第10-2018-0068866号韩国专利申请的优先权，其公开内容通过引用全部合并于此。
技术领域
本公开涉及电阻式存储设备和包括该电阻式存储设备的存储系统。更具体地，本公开涉及包括补偿电路的存储设备以及包括该存储设备的存储系统。
背景技术
存在对具有高音量和低功率的存储设备的需求。因此，已经研究了不需要刷新的下一代存储设备。下一代存储设备可能需要动态随机存取存储器(DRAM)的高度集成、闪存的非易失性和静态RAM(SRAM)的高速度。提出相变RAM(PRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁RAM(MRAM)、铁电RAM(FeRAM)、电阻RAM(RRAM)等作为下一代存储设备来满足上述要求。
发明内容
本公开描述了一种包括补偿电路的存储设备和包括存储设备的存储系统。更具体地，本公开描述了一种包括补偿电路的存储设备，该补偿电路补偿由于流过未选择存储单元的漏电流引起的压降。
根据本公开的一方面，存储设备包括：存储单元阵列、多个位线、补偿电路、保持电路和控制逻辑电路。存储单元阵列包括多个存储单元。每个位线连接到至少一个存储单元，并且在位线中，预定电压被施加到连接到选择存储单元的选择位线。补偿电路包括采样电路和保持电路，采样电路通过感测施加到存储单元中的未选择存储单元的漏电流来生成采样值，保持电路基于采样值补偿施加到选择位线的电压。控制逻辑电路输出控制采样电路的启用的采样启用信号和控制保持电路的启用的保持启用信号。
根据本公开的另一方面，电阻式存储设备包括存储单元阵列、多个位线、控制逻辑电路和补偿单元。存储单元阵列包括多个字线、多个位线和多个存储单元。控制逻辑电路基于从外部设备接收的地址，输出多个字线的行地址。补偿电路包括采样电路、保持电路和开关。采样电路通过感测施加到连接到存储单元中执行存储操作的选择存储单元的位线的漏电流来生成采样值。保持电路保持采样值，并且基于采样值补偿施加到连接到选择存储单元的位线的电压。开关的一端连接到采样电路，另一端连接到保持电路。
根据本公开的另一方面，电阻式存储设备包括存储单元阵列、位线和补偿单元。存储单元阵列包括按行和列排列的多个存储单元。位线包括分别连接到存储单元的多个局部位线和经由局部选择晶体管连接到多个局部位线中的至少一个的多个全局位线。补偿电路包括采样电路和保持电路。采样电路通过感测施加到连接到存储单元中执行一个或多个存储操作的选择存储单元的位线的漏电流来生成采样值。保持电路基于采样值补偿施加到连接到选择存储单元的位线的电压。
附图说明
从以下结合附图的详细描述中将更清楚地理解本公开的实施例，在附图中：
图1是示出根据示例性实施例的存储系统的框图；
图2是示出根据示例性实施例的存储设备的框图；
图3示出图2中所示的存储单元阵列的详细配置；
图4是示出图3中所示的瓦块(tile)的示例性实施例的电路图；
图5A至图5C是分别示出图4所示的存储单元的示例性实施例的电路图；
图6是用于示出和说明根据示例性实施例的补偿电路的操作的示图；
图7A至图7D是用于示出和说明根据示例性实施例的电路图的操作的示图；
图8是示出图7A所示的第二电阻器的详细配置的示例的电路图；
图9示出根据示例性实施例的包括补偿电路的存储设备中的存储单元的电阻分布；
图10是用于示出和说明根据另一示例性实施例的补偿电路的操作的示图；
图11是用于示出和说明根据另一示例性实施例的补偿电路的操作的示图；以及
图12是示出根据示例性实施例的包括存储系统的计算系统的框图。
具体实施方式
现在将在下文中参照附图更全面地描述本公开的发明构思。
图1是示出根据示例性实施例的存储系统的框图。
参照图1，存储系统1可以包括存储器控制器10和存储设备100。存储设备100可以包括存储单元阵列110和补偿电路170。补偿电路170作为补偿电路的代表并且也可以是已知的或在此被称为补偿电路。
在图中，在此包括图1，电路可以被示出为例如“存储器控制器”、“控制逻辑”、“电压发生器”和“处理器”。如在此描述的发明构思的领域中的传统，可以根据执行所描述的一个或多个功能的块来描述和说明示例。这些块(在此可以称为存储器控制器、控制逻辑、电压发生器、电路、处理器等)在物理上由模拟和/或数字电路实现，诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等，并且可以可选地由固件和/或软件驱动。例如，电路可以被具体化在一个或多个半导体芯片中，或者具体化在诸如印刷电路板等的基板支撑件上。构成块的电路可以由专用硬件实现，或者由处理器(例如，一个或多个编程的微处理器和相关电路)实现，或者由执行块的一些功能的专用硬件和执行块的其他功能的处理器的组合实现。在不脱离本发明构思的范围的情况下，示例的每个块可以在物理上分成两个或更多个交互和离散块。同样地，在不脱离本发明构思的范围的情况下，可以将示例的块物理地组合成更复杂的块。
存储器控制器10可以响应于来自主机HOST的读取/写入请求，控制存储设备100将数据写入存储设备100或读取存储在存储设备100中的数据。更具体地，存储器控制器10可以通过向存储设备100提供地址ADDR、命令CMD和控制信号CTRL来控制对存储设备100的编程(或写入)、读取和擦除操作。此外，要写入的数据DT和读取数据DT可以在存储器控制器10和存储设备100之间发送和接收。例如，当存储单元按照行和列布置在存储单元阵列110中时，地址ADDR可以包括行地址和列地址。
尽管在图1中未示出，但是存储器控制器10还可以包括随机存取存储器(RAM)、处理器、主机接口和存储器接口。RAM可以用作处理器的操作存储器，并且处理器可以控制存储器控制器10的操作。主机接口可以包括用于在主机HOST和存储器控制器10之间执行数据交换的协议。例如，存储器控制器10可以被配置为通过使用各种接口协议中的至少一种(包括通用串行总线(USB)，多媒体卡(MMC)，外围组件互连快速(PCI-E)，高级技术附件(ATA)，串行ATA，并行ATA，小型计算机小型接口(SCSI)，增强型小磁盘接口(ESDI)，集成驱动电子设备(IDE)等)与外部(例如，主机)通信。
存储单元阵列110可以包括多个存储单元(未示出)，其分别被布置在多个第一信号线和多个第二信号线彼此交叉的区域中。在示例性实施例中，第一信号线可以是多个字线，第二信号线可以是多个位线。在另一示例性实施例中，第一信号线可以是多个位线，第二信号线可以是多个字线。包括存储单元阵列110的存储设备100可以被称为交叉点存储设备。
在示例性实施例中，每个位线可以包括全局位线和至少一个局部位线。例如，每个位线可以包括全局位线和通过局部选择晶体管(local-selected transistor)与全局位线电连接的至少一个局部位线。在图4中示出包括全局位线和至少一个局部位线的位线的含义的示例，其中，全局位线GBL1、GBL2和GBL3在页上水平排列并连接到垂直排列在页上的LBL11/LBL12/LBL13、LBL21/LBL22/LBL23、LBL31/LBL32/LBL33的组中的多个局部位线。全局位线和一个或多个连接的局部位线的每个组合可以被认为是单独的位线，但是即使单个全局位线和单个连接的局部位线的组合也可以以复数形式被称为“位线”。
在示例性实施例中，全局位线可以通过全局选择晶体管(global-selectedtransistor)连接到补偿电路170。例如，当选择位线时，可以导通全局选择晶体管和局部选择晶体管。存储单元可以分别连接到至少一个局部位线。
存储单元阵列110可以包括以行和列布置的多个存储单元。在实施例中，存储单元可以包括电阻式存储单元，每个电阻式存储单元包括可变电阻器件(未示出)。例如，当可变电阻器件是具有根据温度变化的电阻的相变材料(GST，Ge-Sb-Te)时，存储设备100可以是相变随机存取存储器(PRAM)。作为另一示例，当可变电阻器件包括上电极、下电极和它们之间的复合金属氧化物时，存储设备100可以是电阻随机存取存储器(RRAM)。作为另一示例，当可变电阻器件包括磁上电极，磁下电极和它们之间的电介质时，存储设备100可以是磁性随机存取存储器(MRAM)。因此，存储设备100可以被称为电阻式存储设备，并且存储系统1可以被称为电阻式存储系统。
在示例性实施例中，每个存储单元可以是存储1位数据的单级单元(SLC)。在这种情况下，根据存储在存储单元中的数据，存储单元可以具有两个电阻分布。在另一示例性实施例中，每个存储单元可以是可以存储2位数据的多级单元(MLC)。在这种情况下，根据存储在存储单元中的数据，存储单元可以具有四个电阻分布。在另一示例性实施例中，每个存储单元可以是可以存储3位数据的三级单元(TLC)。在这种情况下，根据存储在存储单元中的数据，存储单元可以具有八个电阻分布。然而，本公开不限于此，并且在另一实施例中，存储单元阵列110可以包括可以分别存储等于或大于4位数据的存储单元。此外，存储单元阵列110可以一起包括SLC、MLC和TLC。
例如，补偿电路170可以是用于补偿由于在向选择位线施加电压时由于未选择存储单元而生成的漏电流引起的压降的电路。在示例性实施例中，补偿电路170可以感测施加到未选择存储单元(即，存储单元中除了选择存储单元之外的存储单元)的漏电流。基于感测的结果，补偿电路170还可以将漏电流或对应于漏电流的电压施加到选择位线。基于补偿电路170的补偿操作，可以更精确地将目标电压(例如，钳位电压)施加到连接到选择位线的选择存储单元。此外，通过补偿由未选择存储单元引起的漏电流，可以减小分别施加到选择存储单元的电压之间的偏差。
在本说明书中，选择存储单元可以指示在其上执行诸如写入、读取和/或擦除的存储操作的存储单元。未选择存储单元可以指示存储单元中除了选择存储单元之外的存储单元。
存储器控制器10和存储设备100可以集成到一个半导体设备中。例如，存储器控制器10和存储设备100可以集成到一个半导体设备中并形成存储卡。例如，存储器控制器10和存储设备100可以集成到一个半导体设备中并形成个人计算机存储卡(PCMCIA)、紧凑型闪存(CF)卡、智能媒体卡(SM/SMC)、记忆棒、通用闪存(UFS)、多媒体卡(MMC)等。多媒体卡的示例包括缩小尺寸的多媒体卡(RS-MMC)、MMCmicro(MMC的微尺寸版本)或SD卡(SD)。SD卡的示例包括迷你SD和微SD。作为另一示例，存储器控制器10和存储设备100可以集成到一个(即，相同的)半导体设备中并形成固态盘/驱动器(SSD)。
图2是根据示例性实施例的存储设备的框图。例如，图2可以是示出图1的存储设备100的详细框图。
参照图2，存储设备100可以包括存储单元阵列110、控制逻辑120(控制逻辑电路)、电压发生器130、行译码器140，列译码器150、读取/写入电路160和补偿电路170。在下文中，将详细描述包括在存储设备100中的组件。
包括在存储单元阵列110中的存储单元可以连接到第一信号线和第二信号线。在示例性实施例中，第一信号线可以是字线WL，且第二信号线可以是局部位线LBL和全局位线GBL。经由多个字线WL和多个位线BL提供各种电压信号或电流信号。因此，数据DT被写入选择存储单元或从选择存储单元读取，并且可以防止对未选择存储单元的写入或读取操作。
可以与命令CMD一起接收指示访问目标存储单元的地址ADDR。地址ADDR可以包括用于选择存储单元阵列110的字线WL的行地址X_ADDR以及用于选择存储单元阵列110的局部位线LBL和全局位线GBL的列地址Y_ADDR。提供给存储设备100的地址ADDR可以对应于从存储系统1中的主机HOST接收的逻辑地址LA转换的物理地址PA。行译码器140可以响应于行地址X_ADDR执行选择字线WL的操作。列译码器150可以响应于列地址Y_ADDR执行选择位线BL的操作。位线BL中的每一个可以包括全局位线GBL和局部位线LBL。尽管每个位线BL被描述为包括全局位线GBL和局部位线LBL，但是位线BL不限于此。
控制逻辑120(控制逻辑电路)可以基于从存储器控制器10接收的命令CMD、地址ADDR和控制信号CTRL输出各种控制信号CTRL_RW，以将数据DT写入存储单元阵列110或从存储单元阵列110读取数据DT。通过这样做，控制逻辑120(控制逻辑电路)可以控制在存储设备100中执行的各种操作。
在示例性实施例中，控制逻辑120(控制逻辑电路)可以将行地址X_ADDR输出到补偿电路170。例如，补偿电路170可以包括用于对漏电流进行采样的可变电阻器。可变电阻器的电阻可以根据行地址X_ADDR而变化。例如，包括在补偿电路170中的可变电阻器可以基于行地址X_ADDR而变化以具有与局部位线LBL的电阻相同的电阻。
此外，在示例性实施例中，控制逻辑120(控制逻辑电路)可以将采样启用信号ENb_SMP和保持启用信号ENb_HD输出到补偿电路170。例如，补偿电路170可以基于采样启用信号ENb_SMP执行采样操作，并基于保持启用信号ENb_HD执行保持和补偿操作。
电压发生器130可以生成用于写入操作的写入电压V_write和用于读取操作的读取电压V_read。写入电压V_write可以包括设置电压、复位电压等，如关于写入操作的各种电压。写入电压V_write和读取电压V_read可以经由列译码器150提供给全局位线GBL和局部位线LBL，或者可以经由行译码器140提供给字线WL。
电压发生器130还可以生成要施加到选择位线的钳位电压V_clamp。钳位电压V_clamp可以是用于将选择存储单元所连接的位线钳位在适当电平的电压。钳位电压V_clamp可以具有各种图案。例如，钳位电压V_clamp可以根据时间增加，并且其阶梯图案也可以根据时间增加。
虽然未示出，但是可以进一步提供参考信号发生器，用于生成用于数据识别的参考电压。例如，识别写入存储单元的数据，可以将局部位线LBL的节点(例如，感测节点)的电压与从参考信号发生器生成的参考电压彼此进行比较。可选地，当采用电流感测方法时，参考信号发生器可以生成参考电流并向存储单元阵列110提供电流。可以通过基于参考电流将参考电压与感测节点的电压进行比较来识别数据值。
读取/写入电路160可以经由第一信号线和/或第二信号线连接到存储单元阵列110。读取/写入电路160可以将数据DT写入存储单元或从存储单元读取数据DT。此外，读取/写入电路160可以根据识别读取数据的结果向控制逻辑120(控制逻辑电路)提供通过/失败信号P/F。控制逻辑120(控制逻辑电路)可以参考通过/失败信号P/F来控制存储单元阵列110的写入和读取操作。
尽管示出读取/写入电路160经由行译码器140连接到字线WL，但是读取/写入电路160也可以经由列译码器连接到局部位线LBL和全局位线GBL。
补偿电路170可以连接到局部位线LBL和/或全局位线GBL。补偿电路170可以基于施加到存储单元中的未选择存储单元的漏电流来补偿要施加到选择存储单元的电流(或电压)的波动。在示例性实施例中，补偿电路170可以包括：采样电路，用于生成采样值，该采样值是通过感测施加到未选择存储单元的漏电流而生成的值；以及保持电路，保持采样值并基于保持的采样值补偿施加到选择位线的电压。例如，可以基于关于漏电流的信息和关于可变电阻器的信息来感测采样值。换句话说，采样电路可以跟踪施加到未选择存储单元的漏电流，以及保持电路可以将基于已被跟踪的漏电流而补偿的电流(或电压)施加到选择位线。在示例性实施例中，采样电路和保持电路经由开关彼此连接，并且可以基于开关何时接通和断开来发送和接收采样值。
例如，响应于采样启用信号ENb_SMP，补偿电路170可以对施加到未选择存储单元的漏电流执行采样。此外，补偿电路170可以响应于保持启用信号ENb_HD保持漏电流的采样值。补偿电路170可以基于保持的采样值执行补偿操作。稍后将描述其详细说明。
图3示出图2中所示的存储单元阵列110的详细配置。
参照图3，存储单元阵列110可以包括多个存储体Bank_0到Bank_N。存储体Bank_0到Bank_N可以在一个方向上布置在存储单元阵列110中。每个存储体Bank_0到Bank_N可以包括多个瓦块Tile1到TileM。例如，体可以是包括瓦块Tile1到TileM的单元，并且瓦块可以是包括多个存储单元的单元。尽管为了便于解释示出了体和瓦块的单元，但是体和瓦块的配置不限于此。例如，体可以被分类成多个区域单元，区域可以被分类成多个机架单元(bayunit)，并且机架可以被分类到瓦块单元中。
图4是示出图3中所示的瓦块的示例性实施例的电路图。
例如，瓦块Tile1可以是具有三维结构的电阻式存储器，该三维结构包括多个层F1和F2，以及图3中所示的瓦块Tile1到TileM中的每一个可以如图4所示实现。瓦块Tile1可以包括多个全局位线GBL1至GBL3、多个局部位线LBL11至LBL33、多个局部位线选择线SLY1至SLY3、以及多个字线WL11至WL24。瓦块Tile1还可以包括多个存储单元MC和多个局部选择晶体管LY11至LY33。全局位线的数量、局部位线的数量、局部位线选择线的数量、字线的数量、存储单元的数量以及局部选择晶体管的数量可以根据实施例而变化。另外，尽管在实施例中描述了具有三维结构的电阻式存储器，但是本领域普通技术人员将理解，本公开不限于此。
全局位线GBL1至GBL3在第一方向上彼此远离地布置并且可以在第二方向上延伸。全局位线GBL1至GBL3可以分别经由局部选择晶体管LY11至LY33连接至局部位线LBL11至LBL33。例如，局部选择晶体管LY11的一端(例如，源极端)可以连接到全局位线GBL1。局部选择晶体管LY11的另一端(例如，漏极端)可以连接到局部位线LBL11。
局部位线选择线SLY1至SLY3可以在第二方向上以特定间隔彼此远离地布置并且可以在第一方向上延伸。局部位线选择线SLY1至SLY3可以连接到局部选择晶体管LY11至LY33的栅极端。例如，局部位线选择线SLY可以连接到局部选择晶体管LY11、LY21和LY31的栅极端。
局部位线LBL11至LBL33可以分别在第一方向和第二方向上以特定间隔彼此远离地布置，并且可以在第三方向上延伸。此外，其间具有局部位线LBL11至LBL33的字线WL11至WL24可以在第二方向上彼此远离地布置并且可以在第一方向上延伸。例如，局部位线LBL11、LBL21和LBL31可以被布置在字线WL11和WL12之间或者在字线WL21和WL22之间。
每个存储单元MC的一端可以连接到字线。每个存储单元MC的另一端可以连接到局部位线。因此，可以经由连接到每个存储单元MC的位线或字线将写入电流(或电压)或读取电流(或电压)施加到每个存储单元MC。
图5A至图5C是分别示出图4中所示的存储单元的示例性实施例的电路图。
参照图5A，存储单元MC可以包括可变电阻器件R和选择器件S。在实施例中，可变电阻器件R可以被称为可变电阻器(或可变电阻材料)，并且选择器件S可以被称为开关器件。
在实施例中，可变电阻器件R可以连接到局部位线LBL11和选择器件S。选择器件S可以连接到可变电阻器件R和字线WL11。然而，上述器件不限于此，可选地，选择器件S可以连接到局部位线LBL11和可变电阻器件R，并且可变电阻器件R可以连接到选择器件S和字线WL11。
可变电阻器件R可以响应于施加到可变电阻器件R的电脉冲而改变为具有多个电阻状态中的一个。根据示例性实施例，可变电阻器件R可以包括具有随电流量而变化的晶体状态的相变材料。各种材料可用作相变材料，例如通过组合两种元素生成的GaSb、InSb、InSe、Sb2Te3、GeTe，通过组合三种元素生成的GeSbTe、GaSeTe、InSbTe、SnSb2Te4、InSbGe，通过组合四种元素生成的AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S2等。
相变材料可以具有有相对高电阻的非晶态和有相对低电阻的晶态。相变材料的相位可以由于根据电流量生成的焦耳热而改变。此外，上述相变可以用于写入数据。
在另一个实施例中，可变电阻器件R可以代替相变材料，包括钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或反铁磁材料。
选择器件S可以根据施加到连接到选择器件S的字线WL11的电压来控制对可变电阻器件R的电流供应。选择器件S可以是包括硫属化物化合物的Ovonic阈值开关(OTS)。OTS可以由包括砷(AS)、锗(Ge)、硒(Se)、碲(Te)、硅(Si)、铋(Bi)、钠(S)和锑(Sb)中的至少一种的材料形成。特别地，OTS可以由包括在6元系统中的材料形成，该材料通过将硒(Se)和硫(S)添加到包括锗(Ge)、硅(Si)、砷(As)和碲(Te)的化合物中而形成。
参照图5B，存储单元MCa可以包括可变电阻器件Ra，并且可变电阻器件Ra可以连接到局部位线LBL11和字线WL11。存储单元MCa可以通过使用分别施加到局部位线LBL11和字线WL11的电压来存储数据。
参照图5C，存储单元MCb可以包括可变电阻器件Rb和双向二极管Db。可变电阻器件Rb可以包括用于存储数据的电阻材料。双向二极管Db可以连接到可变电阻器件Rb和局部位线LBL11。可变电阻器件Rb可以连接到字线WL11和双向二极管Db。双向二极管Db和可变电阻器件Rb的位置可以彼此改变。通过双向二极管Db，可以阻止在未选择电阻式存储单元中流动的漏电流。
图6是用于示出和说明根据示例性实施例的补偿电路的操作的示图。图6示出补偿电路170和连接到补偿电路170的存储单元MC11、MC12和MC21。在下文的描述中，可以基于存储单元11是选择存储单元并且MC12和MC21分别是未选择存储单元的假设来描述补偿电路170的操作。
参照图6，由于存储单元MC11是选择存储单元，所以全局位线GBL1和局部位线LBL11可以是选择位线。全局位线GBL1可以包括寄生电阻器R_GBL。局部位线LBL11可以包括寄生电阻器R_LBL11_1和R_LBL11_2。全局选择晶体管GY和局部选择晶体管LY中的每一个可以包括寄生电阻器。
可以经由选择位线(即，全局位线GBL1和局部位线LBL11)将用于写入和/或读取数据的电流(或电压)施加到选择存储单元MC11。在这种情况下，漏电流(或漏电压)可能不可避免地但不合需要地施加到未选择存储单元MC12和MC21。
换句话说，由于全局位线GBL1、局部位线LBL11、全局选择晶体管GY和局部选择晶体管LY的寄生电阻，并且还由于施加到未选择存储单元MC12和MC21的漏电流，预设电压(例如，钳位电压V_clamp)可能不规则地施加到选择存储单元MC11。然而，根据示例性实施例的补偿电路170可以通过补偿由寄生电阻和漏电流而施加到选择存储单元MC11的电压来定期控制施加到所有选择存储单元的电压。
详细地，补偿电路170可以包括采样电路172和保持电路176。补偿电路170可以包括开关，并且采样电路172和保持电路176可以经由开关SW彼此连接。
在示例性实施例中，采样电路172可以响应于采样启用信号ENb_SMP和行地址X_ADDR，生成采样值，该采样值是通过感测施加到未选择存储单元MC12和MC21的漏电流而生成的值。在采样电路172的采样操作期间，可以基于采样启用信号接通或断开开关SW。例如，在采样电路172的采样操作期间，可以响应于保持启用信号ENb_HD而禁用保持电路176。然而，前述电路的操作不限于此。
在示例性实施例中，保持电路176可以响应于保持启用信号ENb_HD从采样电路172接收采样值，保持采样值，并且基于保持的采样值补偿施加到选择位线的电压。在保持电路176的保持和补偿操作期间可以断开开关SW。例如，在保持电路176的保持和补偿操作期间，可以响应于采样启用信号ENb_SMP而禁用采样电路172。然而，前述电路的操作不限于此。
图7A至图7D是根据示例性实施例的用于示出和说明补偿电路的操作的示图。更具体地，图7A示出补偿电路和存储单元的示图。图7B示出关于施加到补偿电路的信号的时序图。图7C示出采样操作期间补偿电路的等效电路。图7D示出在保持和补偿操作期间补偿电路的等效电路。
参照图7A，示出包括在补偿电路中的采样电路172和保持电路176的详细配置的示例，例如，补偿电路170(参见图6)。采样电路172可以包括第一晶体管TR1、第二晶体管TR2、放大器AMP、第一电阻器R_C1和第二电阻器R_C2。在实施例中，第一电阻器R_C1由一个或多个固定电阻器组成，第二电阻器R_C2由一个或多个可变电阻器组成，但是本实施例不限于此。
电源电压VPP可以被施加到第一晶体管TR1的一端。第一信号，例如，采样启用信号ENb_SMP1，可以被施加到第一晶体管TR1的栅极端。在一个示例中，采样启用信号ENb_SMP1可以是与施加到开关SW的采样启用信号ENb_SMP相同的信号。作为另一示例，采样启用信号ENb_SMP1可以是与施加到开关SW的采样启用信号ENb_SMP不同的信号。第二晶体管TR2可以经由节点连接到第一晶体管TR1。第二晶体管TR2的一端可以与第一电阻器R_C1相邻并电连接，并且电连接到第二电阻器R_C2。第二晶体管TR2的栅极端可以连接到放大器AMP的输出端。预定电压，例如，钳位电压V_clamp，可以被施加到放大器AMP的正输入端(或非反相输入端)。放大器AMP的负输入端(或反相输入端)可以连接到第二电阻器R_C2。此外，放大器AMP的输出端可以连接到第二晶体管TR2的栅极端和开关SW。
保持电路176可以包括第三晶体管TR3和第四晶体管TR4。电源电压VPP可以被施加到第三晶体管TR3的一端。保持启用信号ENb_HD可以被施加到第三晶体管TR3的栅极端。第四晶体管TR4经由节点连接到第三晶体管TR3。第四晶体管TR4的一端连接到第二电阻器R_C2。第四晶体管TR4的栅极端可以连接到开关SW的一端。如上所述，开关SW的另一端连接到第二晶体管TR2的栅极端和放大器AMP的输出端。
开关SW可以包括彼此并联连接的P沟道金属氧化物半导体(PMOS)晶体管和N沟道金属氧化物半导体(NMOS)晶体管。开关SW的PMOS晶体管和NMOS晶体管的每一个可以接收采样启用信号ENb_SMP和补偿采样启用信号EN_SMP。然而，前述实施例仅是示例，并且本领域普通技术人员将理解，开关SW可以通过各种配置来实现。
进一步参照图7B，在采样电路172的采样操作期间，可以激活采样启用信号ENb_SMP和补偿采样启用信号EN_SMP。此外，在采样电路172的采样操作期间，可以去激活保持启用信号ENb_HD。在实施例中，尽管采样启用信号ENb_SMP和保持启用信号ENb_HD被描述为以逻辑低激活并且补偿采样启用信号EN_SMP被描述为以逻辑高激活，但是上述信号的激活仅是示例，并不限于此。例如，在采样电路172的采样操作期间，可以将未选择字线电压施加到字线WL。
进一步参照图7C，在采样电路172的采样操作期间第三晶体管TR3截止。因此，可以不向第四晶体管TR4施加电流。可以基于采样启用信号接通或断开开关SW。放大器AMP、第二晶体管TR2、第一电阻器R_C1和第二电阻器R_C2形成负反馈。因此，钳位电压V_clamp可以被施加到第一节点N1。另外，当施加到未选择存储单元MC12和MC21的漏电流被称为Ioff时，第二晶体管R2的栅极电压可以表示为如[等式1]。
[等式1]
V1＝VN1+Ioff×(R_C1+R_C2)+VGSTR2
如上所述，VN1等于V_clamp，并且VGS_TR2可以是第二晶体管TR2的栅极-源极电压。在示例性实施例中，第一电阻器R_C1的电阻可以与全局位线GBL1的电阻、全局选择晶体管GY的电阻和局部选择晶体管LY的电阻的总和基本相同(相等)。在示例性实施例中，可以基于行地址(例如，行地址X_ADDR(参见图2))改变第二电阻器R_C2的电阻。例如，基于行地址，例如，行地址X_ADDR(参见图2)，第二电阻器R_C2可以被改变为具有与局部位线LBL11的电阻基本相同的电阻。
在[等式1]中，Ioff*(R_C1+R_C2)的值可以是基于施加到未选择存储单元MC12和MC21的漏电流计算的采样值。也就是说，Ioff*(R_C1+R_C2)的值可以是通过以电压的形式对漏电流进行采样而生成的采样值。换句话说，由采样电路172生成的采样值可以包括关于漏电流的信息、关于全局位线GBL1和局部位线LBL11的电阻的信息、以及关于全局选择晶体管GY和局部选择晶体管LY的电阻的信息。因此，采样值可以包括、反映或基于关于漏电流的信息、和/或关于第一电阻器R_C1的电阻值的信息和/或关于第二电阻器R_C2的电阻值的信息。
再次参照图7B，在保持电路176的保持和补偿操作期间，可以激活保持启用信号ENb_HD。此外，在保持电路176的保持和补偿操作期间，采样启用信号ENb_SMP和补偿采样启用信号EN_SMP可以被去激活。
进一步参照图7D，在保持电路176的保持和补偿操作期间，第一晶体管TR1截止。因此，电流可以不施加到第二晶体管TR2、第一电阻器R_C1和第二电阻器R_C2。开关SW可以断开。在这种情况下，在第四晶体管TR4的栅极端，可以保持以[等式1]表示的电压V1。例如，当在采样操作期间V1的电压被施加到第四晶体管TR4的栅极电容器并且因此在保持和补偿操作期间开关SW断开时，第四晶体管TR4的栅极电压可以被维持为V1。作为另一示例性实施例，保持电路176还可以包括连接到第四晶体管TR4的栅极端和地的附加电容器。
当第三晶体管TR3导通并且第四晶体管TR4的栅极电压被维持为V1时，第一节点N1的电压可以表示为下面的[等式2]。
[等式2]
VN1＝V_clamp+Ioff×(R_C1+R_C2)
＝V_clamp+Ioff×(R_GBL1_GY_LY+R_LBL11)
＝V_clamp+ΔVBL
换句话说，在保持和补偿操作期间，保持电路176可以将通过利用采样值补偿钳位电压V_clamp而计算的电压输出到选择位线，也就是说，全局位线GBL1和局部位线LBL11。结果是，补偿电路170可以补偿施加到未选择存储单元MC12和MC21的漏电流、全局位线GBL1的电阻器R_GBL被全局选择晶体管GY的电阻、局部选择晶体管的电阻、以及局部位线LBL11的电阻。可以操作补偿电路170，使得钳位电压V_clamp被有规律地施加到选择存储单元MC11。
根据示例性实施例的存储设备可以通过包括补偿电路170，更精确地将目标电压(例如，钳位电压V_clamp)施加到选择存储单元。另外，通过补偿由未选择存储单元引起的漏电流，可以减小分别施加到选择存储单元的电压之间的偏差。因此，可以改善电阻存储单元的电阻分布，进而提高了存储在电阻式存储单元中的数据的稳定性。
图8是示出图7A中所示的第二电阻器R_C2的详细配置的示例的电路图。
参照图8，第二电阻器R_C2可以包括多个晶体管TR11至TR15和多个电阻器件R11至R14。尽管第二电阻器R_C2被示为包括五个晶体管和四个电阻器件，但是仅为了便于说明而实施例不限于此。
在示例性实施例中，可以基于行地址X_ADDR来改变第二电阻器R_C2的电阻。例如，可以基于行地址X_ADDR导通/截止晶体管TR11至TR15。基于行地址X_ADDR，第二电阻器R_C2可以被改变为具有与对应于行地址X_ADDR的局部位线的电阻基本相同的电阻。
图9示出根据示例性实施例的包括补偿电路的存储设备中的存储单元的电阻分布的曲线图。
参照图9，示出表示电阻的单元数的分布图。字母“A”表示示出提供补偿电路(例如，图1中的补偿电路170)的情况的分布的线，且字母“B”表示示出没有提供补偿电路的比较示例的分布的线。当存在补偿电路(例如，补偿电路170(参见图1))时，设定电阻分布和复位电阻分布之间的间隙ΔCRW1可以比设定电阻分布与复位电阻分布之间的间隙ΔCRW2更宽。换句话说，由于存储设备可以补偿由于施加到未选择存储单元的漏电流、全局位线和局部位线的电阻以及全局选择晶体管和局部选择晶体管的电阻引起的钳位电压的损失，所以可以改善存储单元的电阻分布。因此，可以提高存储在存储单元中的数据的稳定性。
图10是用于示出和说明根据另一示例性实施例的补偿电路的操作的示图。关于图10中所示的配置，将不给出与图7A的配置重叠的配置的描述。
参照图10，包括在补偿电路(例如，补偿电路170(参见图6))中的采样电路172a可以包括第一晶体管TR1a、第一电阻器R_C1a和第二电阻器R_C2a。电源电压VPP可以被施加到第一晶体管TR1a的一端，并且第一开关SW1a可以被施加到第一晶体管TR1a的栅极端。第一晶体管TR1a的另一端可以连接到第一电阻器R_C1a，并且也可以连接到第三开关SW3a的一端，第三开关SW3a的另一端连接到升压电容器C_B。第一电阻器R_C1a和第二电阻器R_C2a可以彼此串联连接。
保持电路176a可以经由第一开关SW1a连接到采样电路172a。保持电路176a可以包括第三晶体管TR3a、第四晶体管TR4a、放大器AMPa和升压电容器C_B。电源电压VPP被施加到第三晶体管TR3a的一端。第三晶体管TR3a的栅极端可以连接到第一开关SW1a的一端。第三晶体管TR3a的栅极端也可以连接到第三晶体管TR3a的另一端(例如，漏极端)。也就是说，第三晶体管的一端被施加电源电压VPP，另一端连接到第三晶体管TR3a的栅极端，并且栅极端连接到第一开关SW1a的一端。第四晶体管TR4a的一端可以连接到第三晶体管TR3a的栅极端。第四晶体管TR4a的另一端可以连接到放大器AMPa的负输入端(或反相输入端)。另外，第四晶体管TR4a的栅极端可以连接到放大器AMPa的输出端。
放大器AMPa的正输入端(或非反相输入端)可以连接到第二开关SW2的一端，第二开关SW2a的另一端施加有(预定的)钳位电压V_clamp。另外，放大器AMPa的正输入端(或非反相输入端)可以连接到升压电容器C_B的一端，升压电容器C_B的另一端连接到第三开关SW3a。
在示例性实施例中，在采样电路172a的采样操作之前，可以断开第一开关SW1a和第三开关SW3a，并且可以接通第二开关SW2a。接下来，在采样电路172a的采样操作期间，可以基于采样启用信号接通第一开关SW1a，并且可以基于采样启用信号断开第二开关SW2a。当第一开关SW1a接通时，第一晶体管TR1a和第三晶体管TR3a可以形成电流镜。另外，作为第一节点N1a的电压，可以基于放大器AMPa和第四晶体管TR4a的声音反馈来施加钳位电压V_clamp。因此，在采样操作期间，施加到未选择存储单元MC12和MC21的漏电流可以通过电流镜复制并施加到第一电阻器R_C1a和第二电阻器R_C2a。因此，施加到第一电阻器R_C1a和第二电阻器R_C2a的电压可以被表示为下面的[等式3]。
[等式3]
V＝Ioff×(R_C1a+R_C2a)
在示例性实施例中，第一电阻器R_C1a的电阻可以与全局位线GBL1a的电阻、全局选择晶体管GYa的电阻和局部选择晶体管LYa的电阻的总和基本相同(相等)。在示例性实施例中，可以基于行地址(例如，行地址X_ADDR(参见图2))来改变第二电阻器R_C2a的电阻。例如，基于行地址，例如，行地址X_ADDR(参见图2)，第二电阻器R_C2a可以被改变为具有与局部位线LBL11a的电阻基本相同的电阻。
接下来，在保持电路176a的保持和补偿操作期间，可以接通第三开关SW3a。当第三开关SW3a接通时，升压电容器C_B升压。因此，施加到放大器AMPa的正输入端和第一节点N1a的电压可以被表示为下面的[等式4]。
[等式4]
VN1a＝V_clamp+Ioff×(R_C1a+R_C2a)
＝V_clamp+Ioff×(R_GBL1a_GYa_LYa+R_LBL11a)
＝V_clamp+ΔVBL
换句话说，在保持和补偿操作期间，保持电路176a可以输出通过用采样值补偿钳位电压V_clamp而计算的电压。电压被输出到选择位线，也就是说，全局选择位线GBL1a和局部选择位线LBL11a。
图11是用于示出和说明根据另一示例性实施例的补偿电路的操作的示图。在图11中所示的配置中，将不给出与图7A的配置重叠的配置的描述。
参照图11，包括在补偿电路(例如，补偿电路170(参见图6))中的采样电路172b可以包括第一晶体管TR1b、第一电阻器R_C1b、第二电阻器R_C2b和第一放大器AMPb1。晶体管TR1b可以具有一端(第一端)和另一端(第二端)。电源电压VPP被施加到第一晶体管TR1b的一端，且第一开关SW1b可以施加到第一晶体管TR1b的栅极端。第一晶体管TR1b的另一端可以连接到第一电阻器R_C1b，并且还可以连接到第一放大器AMPb1的正输入端(或非反相输入端)(下文中称为第二节点N2b)。第一电阻器R_C1b和第二电阻器R_C2b可以彼此串联连接。
保持电路176b可以经由第一开关SW1b连接到采样电路172b。保持电路176a可以包括第三晶体管TR3b、第四晶体管TR4b和第二放大器AMPb2。电源电压VPP可以被施加到第三晶体管TR3b的一端。第三晶体管TR3b的栅极端可以连接到第一开关SW1b的一端。第三晶体管TR3b的栅极端也可以连接到第三晶体管TR3b的另一端(例如，漏极端)。第四晶体管TR4b的一端可以连接到第三晶体管TR3b的栅极端，且第四晶体管TR4b的另一端可以连接到第二放大器AMPb2的负输入端(或反相输入端)。此外，第四晶体管TR4b的栅极端可以连接到第一放大器AMPb1和第二放大器AMPb2的输出端。
接地电压GND可以被施加到第一放大器AMPb1的负输入端(或反相输入端)。钳位电压V_clamp可以被施加到第二放大器AMPb2的正输入端(或非反相输入端)。
在示例性实施例中，可以同时执行采样操作以及保持和补偿操作。更具体地，在采样操作期间(或在保持和补偿操作期间)，可以基于采样启用信号接通第一开关SW1b。当第一开关SW1b接通时，第一晶体管TR1b和第三晶体管TR3b可以形成电流镜。因此，施加到未选择存储单元MC12和MC21的漏电流经由电流镜施加到第一电阻器R_C1b和第二电阻器R_C2b。因此，第二节点N2b的电压可以表示为下面的[等式5]。
[等式5]
VN2b＝Ioff×(R_C1b+R_C2b)
当第二节点N2b的电压表示为[等式5]并且第一放大器AMPb1和第二放大器AMPb2的开环增益分别为A1和A2时，第一节点N1b的电压可以表示为下面的[等式6]。
[等式6]
在实施例中，第一放大器AMPb1和第二放大器AMPb2可以被称为混合器。例如，作为开环增益的A1和A2可以基本上彼此相等。然而，A1和A2不限于此。作为另一示例，A1和A2可以彼此不同。因此，在采样操作期间(或者在保持和补偿操作期间)，保持电路176可以将通过用采样值补偿钳位电压V_clamp而生成的电压输出到选择位线，也就是说，全局选择位线GBL1b和局部选择位线LBL11。
图12是示出根据示例性实施例的包括存储系统的计算系统的框图。
参照图12，计算系统1000可以包括存储系统1100、处理器1200、RAM 1300、输入/输出设备1400和电源1500。尽管图12未示出，但是计算系统1000还可以包括可以与视频卡、声卡、存储卡、USB设备或其他电子设备通信的端口。计算系统1000可以被实现为个人计算机或移动电子设备，例如，笔记本电脑、移动电话、个人数字助理(PDA)、相机等。
处理器1200可以执行特定操作或任务。根据实施例，处理器1200可以是微处理器或中央处理单元(CPU)。处理器1200可以通过使用包括地址总线、控制总线、数据总线等的总线1600与RAM 1300、输入/输出设备1400和存储系统1100通信。在这种情况下，存储系统1100可以根据图1至图11中描述的实施例来实现。
根据实施例，处理器1200还可以连接到扩展总线，诸如外围组件互连(PCI)总线。
RAM 1300可以存储计算系统1000的操作所需的数据。例如，RAM 1300可以实现为动态随机存取存储器(DRAM)、移动DRAM、静态RAM(SRAM)、相变RAM(PRAM)、铁电RAM(FRAM)、电阻RAM(RRAM)和/或磁RAM(MRAM)。
输入/输出设备1400可以包括用于输入的组件，例如，键盘、小键盘和鼠标等，以及用于输出的组件，例如，打印机、显示器等。电源1500可以提供计算系统1000的操作所需的动态电压。
已经在附图和整个说明书中描述了示例性实施例。虽然已经参照其实施例具体地示出和描述了本公开的发明构思，但是这些实施例仅被认为是描述性意义而非限制。本领域的普通技术人员将容易理解，各种修改和其他等同实施例是可能的。因此，本文描述的发明构思的真实技术范围由所附权利要求的技术精神限定。

Claims (20)

1.一种存储设备，包括：
存储单元阵列，包括多个存储单元；
多个位线，其中，多个位线中的每一个连接到多个存储单元中的至少一个，并且在多个位线中，预定电压被施加到连接到选择存储单元的选择位线；
补偿电路，包括采样电路和保持电路，采样电路通过感测施加到多个存储单元中的未选择存储单元的漏电流来生成采样值，并且保持电路基于采样值来补偿施加到选择位线的电压；以及
控制逻辑电路，输出控制采样电路的启用的采样启用信号和控制保持电路的启用的保持启用信号。
2.根据权利要求1所述的存储设备，其中，
补偿电路还包括开关，开关的一端连接到采样电路，另一端连接到保持电路，并且基于采样启用信号被控制为接通或断开。
3.根据权利要求2所述的存储设备，其中，
开关响应于采样启用信号在采样电路被启用时接通。
4.根据权利要求1所述的存储设备，其中，
多个位线中的每一个包括全局位线和至少一个局部位线，局部位线经由局部选择晶体管电连接到全局位线，
其中，全局位线经由全局选择晶体管电连接到采样电路，并且至少一个局部位线电连接到多个存储单元中的至少一个。
5.根据权利要求4所述的存储设备，其中，
控制逻辑电路还基于从存储设备外部接收的地址输出存储单元阵列的行地址，
采样电路还包括彼此串联连接的第一电阻器和第二电阻器，以及
基于行地址来改变第二电阻器的电阻。
6.根据权利要求5所述的存储设备，其中，
第一电阻器包括基本上等于全局位线的电阻、局部选择晶体管的电阻和全局选择晶体管的电阻的总和的电阻。
7.根据权利要求5所述的存储设备，其中，
采样电路包括：
第一晶体管，具有被施加电源电压的一端和被施加第一信号的另一端；
第二晶体管，经由节点连接到第一晶体管，并且具有电连接到第一电阻器和第二电阻器的一端；以及
放大器，具有被施加预定电压的正输入端、连接到第二电阻器的负输入端、以及连接到第二晶体管的栅极端的输出端。
8.根据权利要求7所述的存储设备，其中，
当第一信号被激活时第一晶体管导通，并且当第一晶体管导通时，采样电路将采样值传送到保持电路。
9.根据权利要求7所述的存储设备，其中，
保持电路包括：
第三晶体管，具有被施加电源电压的一端和被施加保持启用信号的栅极端；以及
第四晶体管，经由节点连接到第三晶体管，第四晶体管的栅极端连接到开关的一端，开关的另一端连接到放大器的输出端，并且第四晶体管的一端电连接到第一电阻器和第二电阻器。
10.根据权利要求5所述的存储设备，其中，
采样电路包括第一晶体管，第一晶体管的一端被施加有电源电压，并且另一端电连接到第一电阻器和第二电阻器。
11.根据权利要求10所述的存储设备，其中，
保持电路包括：
第三晶体管，包括被施加电源电压的一端、栅极端、以及连接到栅极端的另一端，其中，栅极端连接到第一开关的一端，第一开关的另一端连接到第一晶体管的栅极端；
第四晶体管，一端连接到第三晶体管的栅极端；
放大器，具有正输入端、负输入端和输出端，正输入端连接到第二开关的一端，第二开关具有被施加预定电压的另一端，负输入端连接到第四晶体管的另一端，并且输出端连接到第四晶体管的栅极端；以及
升压电容器，连接在第三开关的一端与放大器的正输入端之间，第三开关的另一端电连接到第一电阻器和第二电阻器。
12.根据权利要求5所述的存储设备，其中，
采样电路包括：
第一晶体管，一端施加有电源电压，另一端连接到第一电阻器；以及
第一放大器，具有连接到第一晶体管的另一端的正输入端、被施加接地电压的负输入端、以及连接到保持电路的输出端。
13.根据权利要求12所述的存储设备，其中，
保持电路包括：
第三晶体管，包括被施加电源电压的一端、栅极端和连接到栅极端的另一端，其中，栅极端连接到第一开关的一端，第一开关的另一端连接到第一晶体管的栅极端；
第四晶体管，一端连接到第三晶体管的栅极端，且第四晶体管的栅极端连接到第一放大器的输出端；以及
第二放大器，具有被施加预定电压的正输入端、连接到第四晶体管的另一端的负输入端、以及连接到第四晶体管的栅极端的输出端。
14.一种电阻式存储设备，包括：
存储单元阵列，包括多个字线、多个位线和多个存储单元；
控制逻辑电路，基于从外部设备接收的地址，输出多个字线的行地址；以及
补偿电路，包括采样电路、保持电路和开关，采样电路通过感测施加到连接到多个存储单元中对其执行存储操作的选择存储单元的位线的漏电流来生成采样值，保持电路保持采样值，并且基于采样值补偿施加到连接到选择存储单元的位线的电压，并且开关的一端连接到采样电路，且另一端连接到保持电路。
15.根据权利要求14所述的电阻式存储设备，其中，
控制逻辑电路还输出控制采样电路的启用的采样启用信号，以及
基于采样启用信号来接通或断开开关。
16.根据权利要求14所述的电阻式存储设备，其中，
多个位线中的每一个包括全局位线和至少一个局部位线，该局部位线经由局部选择晶体管电连接到全局位线，以及
全局位线经由全局选择晶体管电连接到补偿电路，并且至少一个局部位线连接到多个存储单元中的至少一个。
17.根据权利要求16所述的电阻式存储设备，其中，
采样电路还包括第一电阻器，第一电阻器具有基本上等于全局位线的电阻、局部选择晶体管的电阻和全局选择晶体管的电阻的总和的电阻。
18.根据权利要求17所述的电阻式存储设备，其中，
采样电路还包括第二电阻器，第二电阻器串联连接到第一电阻器并具有基于行地址改变的电阻。
19.一种电阻式存储设备，包括：
存储单元阵列，包括按行和列排列的多个存储单元；
位线，包括分别连接到多个存储单元的多个局部位线和经由局部选择晶体管连接到多个局部位线中的至少一个的多个全局位线；以及
补偿电路，包括采样电路和保持电路，采样电路通过感测施加到连接到对其执行存储操作的选择存储单元的位线的漏电流来生成采样值，并且保持电路基于采样值来补偿施加到连接到选择存储单元的位线的电压。
20.根据权利要求19所述的电阻式存储设备，其中，
多个全局位线，各自通过全局选择晶体管电连接到采样电路，
采样电路还包括第一电阻器，第一电阻器具有基本上等于在连接到选择存储单元的位线中包括的全局位线的电阻、局部选择晶体管的电阻和全局选择晶体管的电阻的总和的电阻，
其中，采样值包括关于漏电流的信息和关于第一电阻器的电阻值的信息中的至少一个。
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