CN116168744A - 一种存储芯片的电阻补偿装置、方法及存储芯片 - Google Patents

Abstract

本申请公开了一种存储芯片的电阻补偿装置、方法及存储芯片，通过设置与位元接收同步选通补偿电路开关来选通补偿电阻，利用预先设计好的补偿电阻阵列结构的总阻值对被选通的位元进行对应的电阻补偿，相较于采用采样电路采样后再确定补偿方案，无需采样电路且可以达到同步补偿的效果，具有更多空间设计更精细化的补偿电阻步长，从而实现更快、更高精度的电阻补偿，平衡各位元的电压，避免远端位元电压不足导致读写失败而近端位元电压过高导致寿命降低的矛盾，提高位元电阻一致性也能提高阵列读良率，且相较于现有补偿方案更节约芯片空间、进而降低了芯片成本。

Description

一种存储芯片的电阻补偿装置、方法及存储芯片

技术领域

本申请涉及存储技术领域，特别是涉及一种存储芯片的电阻补偿装置、方法及存储芯片。

背景技术

存储芯片中通常通过低压差线性稳压器(Low Dropout Regulator，下文检简称“LDO”)为一个位元阵列中的位元统一供电。由于LDO的电压输出端到各位元的走线长度不同，受走线电阻的影响，距离LDO较远的位元(下文称“远端位元”)的电压将比距离LDO较近的位元(下文称“近端位元”)低。为了保证远端位元有足够的电压来保证读写成功率，就需要提高LDO的电压输出。

但是，芯片的读写寿命对电压敏感，过高的电压又会降低芯片的读写寿命。图1为存储芯片在相同写次数下位元的故障率与位元据LDO走线长度的对应关系图。如图1所示，经测验表明，在当前的存储芯片中，LDO近端位元的寿命明显低于LDO远端位元的寿命。

对此，技术人员提出了通过补偿电阻对各位元进行补偿的方法，具体为通过设置采样电路采集位元阵列中的电路参数(电压或电流)，根据位元阵列的电路参数计算得到补偿值后，调整补偿电阻的阻值，以平衡各位元的电压。然而，这种方式需要额外设置采样电路和补偿电阻电路，电路结构复杂，不利于设备小型化，且在补偿控制上延迟较大、难以获得较高的补偿精度。

发明内容

本申请的目的是提供一种存储芯片的电阻补偿装置、方法及存储芯片，能够更快、更高精度的对存储芯片上各位元进行电阻补偿，平衡各位元的电压，且相较于现有补偿方案更节约芯片空间、进而降低了芯片成本。

为解决上述技术问题，本申请提供一种存储芯片的电阻补偿装置，具有由多个补偿电阻和多个补偿电路开关构成的补偿电阻阵列结构；

所述补偿电阻阵列结构设于存储芯片的位元电源输出端与所述存储芯片的位元阵列的预设供电端之间；

其中，所述补偿电路开关与所述位元阵列中的位元对应设置；

所述补偿电路开关与对应的所述位元被同步选通、同步关断，以同步改变所述补偿电阻阵列结构的总阻值对被选通的所述位元进行对应的电阻补偿。

可选的，所述补偿电路开关与对应的所述位元被同步选通、同步关断，以同步改变所述补偿电阻阵列结构的总阻值对被选通的所述位元进行对应的电阻补偿，具体为：

所述补偿电路开关与对应的所述位元被同步选通、同步关断，以使各所述位元被选中时、自所述位元电源输出端至被选中的所述位元的总走线电阻一致。

可选的，各所述补偿电阻走线顺次串联为两条或以上金属线；各所述金属线之间通过所述补偿电路开关连接。

可选的，所述金属线的数量具体为两条。

可选的，所述补偿电路开关与所述位元阵列的选通信号线一一对应。

可选的，所述位元阵列具体为二维阵列，所述选通信号线具体包括横坐标方向的x+1条位线和纵坐标方向的y+1条字线；

自所述位元电源输出端起，按与所述位线自所述位元电源输出端起相反的排布顺序，各所述位线对应的所述补偿电路开关依次连接于两条所述金属线之间；

自所述位元电源输出端起，按与所述字线自所述位元电源输出端起相反的排布顺序，各所述字线对应的所述补偿电路开关依次连接于两条所述金属线之间；

其中，x、y均为正整数，且在同一坐标方向上，任意两个所述补偿开关之间的两段所述补偿电阻走线的阻值之和等于对应的两条所述选通信号线之间的走线电阻。

可选的，各所述补偿电路开关均与对应的所述选通信号线的控制端连接。

可选的，还包括第一译码器、第二译码器、第三译码器和第四译码器；

所述第一译码器的输入端与第二译码器的输入端连接同样的一组位线控制引脚，所述第一译码器的输出端连接各所述位线的位线选通开关，所述第二译码器的输出端连接与各所述位线对应的所述补偿电路开关，所述第二译码器输出的控制信号译码顺序与所述第一译码器相反；

所述第三译码器的输入端与第四译码器的输入端连接同样的一组字线控制引脚，所述第三译码器的输出端连接各所述字线的字线选通开关，所述第四译码器的输出端连接与各所述字线对应的所述补偿电路开关，所述第四译码器输出的控制信号译码顺序与所述第三译码器相反。

可选的，所述补偿电路开关具体为MOS管。

可选的，所述位元电源输出端具体为线性稳压器的输出端或运算放大器的输出端；

所述位元电源输出端提供的电压具体为对所述位元阵列的读操作电压或对所述位元阵列的写操作电压。

为解决上述技术问题，本申请还提供一种存储芯片，包括上述任意一项所述的存储芯片的电阻补偿装置。

为解决上述技术问题，本申请还提供一种存储芯片的电阻补偿方法，应用于具有由多个补偿电阻和多个补偿电路开关构成的补偿电阻阵列结构，所述补偿电阻阵列结构设于存储芯片的位元电源输出端与所述存储芯片的位元阵列的预设供电端之间，所述补偿电路开关与所述位元阵列中的位元对应设置，所述电阻补偿方法包括：

在生成对所述位元的第一控制信号时，生成对与所述位元对应的所述补偿电路开关的第二控制信号；

同步下发所述第一控制信号和所述第二控制信号，以利用经过所述第二控制信号控制后的所述补偿电阻阵列结构的总阻值对被选通的所述位元进行对应的电阻补偿。

本申请所提供的存储芯片的电阻补偿装置，具有由多个补偿电阻和多个补偿电路开关构成的补偿电阻阵列结构，该补偿电阻阵列结构设于存储芯片的位元电源输出端与存储芯片的位元阵列的预设供电端之间，其中的补偿电路开关与位元阵列中的位元对应设置，且补偿电路开关与对应的位元被同步选通、同步关断，以同步改变补偿电阻阵列结构的总阻值对被选通的位元进行对应的电阻补偿，以使各位元被选通时、自位元电源输出端至位元的总走线电阻趋于一致。通过设置与位元接收同步选通补偿电路开关来选通补偿电阻，利用预先设计好的补偿电阻阵列结构的总阻值对被选通的位元进行对应的电阻补偿，相较于采用采样电路采样后再确定补偿方案，无需采样电路且可以达到同步补偿的效果，具有更多空间设计更精细化的补偿电阻步长，从而实现更快、更高精度的电阻补偿，平衡各位元的电压，避免远端位元电压不足导致读写失败而近端位元电压过高导致寿命降低的矛盾，且相较于现有补偿方案更节约芯片空间、进而降低了芯片成本。

本申请还提供一种存储芯片的电阻补偿方法及存储芯片，具有上述有益效果，在此不再赘述。

附图说明

为了更清楚的说明本申请实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为存储芯片在相同写次数下位元的故障率与位元据LDO走线长度的对应关系图；

图2为本申请实施例提供的第一种存储芯片的电阻补偿装置的结构示意图；

图3为本申请实施例提供的第二种存储芯片的电阻补偿装置的结构示意图；

图4为本申请实施例提供的第三种存储芯片的电阻补偿装置的结构示意图。

具体实施方式

本申请的核心是提供一种存储芯片的电阻补偿装置、方法及存储芯片，能够更快、更高精度的对存储芯片上各位元进行电阻补偿，平衡各位元的电压，且相较于现有补偿方案更节约芯片空间、进而降低了芯片成本。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

实施例一

图2为本申请实施例提供的第一种存储芯片的电阻补偿装置的结构示意图。

如图2所示，以具有x+1条位线、y+1条字线的二维位元阵列为例，其位线包括BL0、BL1、……BLx-1、BLx，对应的位线选通信号为BP0、BP1、……BPx-1、BPx，各位线选通信号分别输入对应的位线上的位线选通开关的栅极；字线包括VWL0、VWL1、……VWLy-1、VWLy，对应的字线选通信号为VWL0、VWL1、……VWLy-1、VWLy，各字线选通信号分别输入对应的字线上的字线选通开关的栅极；一条位线和一条字线同时选通时唯一选通一个位元，从而实现对二维位元阵列中位元BitCell_00至BitCell_xy的选通。此外，还有三维位元阵列，在横坐标方向的位线和纵坐标的字线的基础上增加纵坐标方向的选通信号线。

针对位元阵列，本申请实施例提供一种存储芯片的电阻补偿装置，具有由多个补偿电阻和多个补偿电路开关构成的补偿电阻阵列结构；

补偿电阻阵列结构设于存储芯片的位元电源输出端与存储芯片的位元阵列的预设供电端之间；

其中，补偿电路开关与位元阵列中的位元对应设置；

补偿电路开关与对应的位元被同步选通、同步关断，以同步改变补偿电阻阵列结构的总阻值对被选通的位元进行对应的电阻补偿。

需要说明的是，本申请实施例提供的存储芯片的电阻补偿装置不限于图2中所示的结构。

优选的是，补偿电路开关与对应的位元被同步选通、同步关断，以同步改变补偿电阻阵列结构的总阻值对被选通的位元进行对应的电阻补偿，具体为：补偿电路开关与对应的位元被同步选通、同步关断，以使各位元被选中时、自位元电源输出端至被选中的位元的总走线电阻一致。

可以理解的是，距位元电源输出端(如图2所示的VWR)最远的位元(例如图2中的BitCell_xy)被选通时，该位元到位元阵列的电压输入端(例如图2中所示的由位线选通信号BP0对应的位线选通开关的漏极)之间的走线电阻最大；同理，距位元电源输出端最近的位元(例如图2中的BitCell_00)被选通时，该位元到位元阵列的电压输入端(例如图2中所示的由位线选通信号BP0对应的位线选通开关的漏极)之间的走线电阻最小，由此可以确定位元阵列中的最大走线电阻和最小走线电阻。通过依次仿真测量的方式，或通过根据最大走线电阻、最小走线电阻和位元排布方式进行估算的方式，可以得到各位元对应的走线电阻与最大走线电阻之间的差值，即各位元需要进行补偿的阻值。本申请实施例提供的存储芯片的电阻补偿装置，即是要通过设于位元电源输出端与位元阵列的电压输入端之间的补偿电阻阵列结构，能够与各位元同步的改变阻值，从而对应地补偿各位元需要进行补偿的阻值。达到每个位元被选通时，其对应的补偿电路开关也被同步选通，使得补偿电阻阵列结构的总阻值正好为该位元需要补偿的阻值，从而使得各位元被选通时、自位元电源输出端至被选中的位元的总走线电阻一致的目的。

在具体实施中，补偿电路开关与位元的对应关系可以为一对一、一对多或多对一，具体可以根据存储芯片的物理空间、成本以及电阻补偿精度制定。电阻补偿精度最大的情况下，各位元均唯一对应一种补偿电阻阵列结构的选通模式；若电阻补偿精度要求不高，则相邻的多个位元可以对应同一种补偿电阻阵列结构的选通模式。

补偿电阻可以采用金属线、贴片电阻等形式或不同类型的补偿电阻组合，具体可以根据存储芯片的物理空间、成本以及电阻补偿精度进行适应性设计。

补偿电路开关采用电控开关管实现，如可以采用MOS管，也可以采用如继电器、IGBT等其他开关元件。

本申请中的位元电源输出端，具体可以为线性稳压器的输出端或运算放大器的输出端。

位元电源输出端提供的电压具体可以为对位元阵列的读操作电压或对位元阵列的写操作电压。

线性稳压器具体可以为低压差线性稳压器。

应用本申请所提供的存储芯片的电阻补偿装置，相较于现有技术中采用采样电路采样后再调节补偿电阻的控制方案，无需采样电路且可以达到同步补偿的效果，即在选通位元的同时就对位元的走线电阻进行了补偿，从而不仅节约芯片空间、进而降低了芯片成本，且具有更多的空间设计更精细化的补偿电阻步长，从而实现更快、更高精度的电阻补偿，平衡各位元的电压，消除远端位元电压不足导致读写失败而近端位元电压过高导致寿命降低的矛盾。

实施例二

在上述实施例的基础上，如图2所示，补偿电阻具体采用用于连接补偿电路开关的补偿电阻走线，各补偿电阻走线顺次串联为两条及以上金属线；各金属线之间通过补偿电路开关连接，以使补偿电路开关被选通后对不同的补偿电阻走线进行短接。

需要说明的是，上述包含的各补偿电阻走线顺次串联为两条金属线的方案，并非完整的两条金属线，而是如图2所示的将补偿电阻走线分为用于连接补偿电路开关两端的两组连接线，由补偿电阻走线和补偿电路开关构成梯子形状的补偿电阻阵列结构。

此外，可以由各补偿电阻走线顺次串联为两条以上金属线，则可以由纵向上的补偿电阻走线和横向上的多个补偿电路开关构成棋盘格形状的补偿电阻阵列结构。则在横向上相邻的各补偿电阻走线的阻值之和，应等于与该横向上各补偿电路开关对应的位元的单段选通信号线的阻值。例如如图2所示，补偿电阻阵列结构中两条补偿电阻走线的阻值之和等于位元阵列中的单段选通信号线的阻值。

在此基础上，横向上相邻的补偿电路开关可以不连接于同一连接点上。

此外，补偿电阻阵列结构不限于平面结构，还可以为三维立体结构。当位元阵列为三维结构时，补偿电阻阵列结构可以为图2所示的二维结构，也可以为三维结构，以适应不同的位元阵列结构、不同的电阻补偿精度对应的应用场景。

实施例三

在上述实施例的基础上，如图2中的补偿电阻阵列结构的电路所示，若金属线的数量具体为两条，即由补偿电阻走线和补偿电路开关构成梯子形状的补偿电阻阵列结构，则可以设置补偿电路开关与位元阵列的选通信号线一一对应。即若位元阵列为二维阵列，则补偿电路开关的数量等于位线数量与字线数量之和；若位元阵列为三维阵列，则补偿电路开关的数量为在位线数量与字线数量之和的基础上再加上竖坐标方向的选通信号线的数量。

当然，若存储芯片空间、成本有限而对电阻补偿精度要求不高，则可以设置相邻的位元对应同样的补偿电路开关，补偿电路开关与位元阵列的选通信号线也可以为一对多的关系。

实施例四

在上述实施例的基础上，本申请实施例以补偿电路开关与位元阵列的选通信号线一一对应为例进行进一步说明。此时，补偿电路开关与位元阵列的选通信号线的具体对应关系与对补偿电路开关的同步控制信号的设置相关。

如图2所示，位元阵列具体为二维阵列，选通信号线具体包括横坐标方向的x+1条位线和纵坐标方向的y+1条字线；

自位元电源输出端起，按与位线自位元电源输出端起相反的排布顺序，各位线对应的补偿电路开关依次连接于两条金属线之间；

自位元电源输出端起，按与字线自位元电源输出端起相反的排布顺序，各字线对应的补偿电路开关依次连接于两条金属线之间；

其中，x、y均为正整数，且在同一坐标方向上，任意两个补偿开关之间的两段补偿电阻走线的阻值之和等于对应的两条选通信号线之间的走线电阻。

在图2中，以相同的选通信号表示选通信号线(选通开关)与补偿电路开关的对应关系。具体可以如图2所示的，自位元电源输出端起，按位线序号递减的顺序，各位线对应的补偿电路开关(即与位线选通信号BPx、BPx-1、……BP1、BP0对应的补偿电路开关)依次连接于两条金属线之间；

自位元阵列的电压输入端起，按字线序号递减的顺序，各字线对应的补偿电路开关(即与字线选通信号VWLy、VWLy-1、……VW1、VWL0对应的补偿电路开关)依次连接于两条金属线之间；

其中，位元阵列的预设电压输入端为第1条位线对应的位线选通开关(即BP0对应的选通信号开关)的漏极；字线序号越小，对应的字线越靠近位元阵列的电压输入端。

在实际应用中，也可以按照与图2所示的序号排布方式相反的排布。

基于如图2所述的电阻补偿装置的结构，则按对应关系排序后(如均从序号0开始由小到大排列)，对补偿电阻阵列结构的地址译码方向与对选通信号线的地址译码方向相反。例如，当位元阵列横坐标方向上第a个位元被选通、即位线BPa被选通时，电阻补偿阵列结构中横坐标方向的补偿电阻(Rcompx)中第x-a个补偿电路开关被选通；电阻补偿阵列结构中纵坐标方向的补偿电阻(Rcompy)的控制方式同理。

在上述实施例中提到，图2中补偿电阻阵列结构中被圈出的两条补偿电阻走线的阻值之和等于位元阵列中被圈出的单段选通信号线的阻值，则优选的，可以采用与位元阵列中材质相同的金属导线作为补偿电阻走线，根据电阻公式R＝ρL/S(R为电阻，ρ为电阻率，L为长度，S为横截面积)，设置补偿电阻走线的长度与对应的单段选通信号线的长度一致、补偿电阻走线的横截面积为单段选通信号线的横截面积的2倍等方式，使补偿电阻阵列结构与位元阵列有着相似的结构且实现高精度的电阻补偿。

实施例五

图3为本申请实施例提供的第二种存储芯片的电阻补偿装置的结构示意图。

在上述实施例的基础上，在本申请实施例提供的存储芯片的电阻补偿装置中，如图3所示，各补偿电路开关均与对应的选通信号线的控制端连接。

在上述实施例四的基础上，可以将补偿电路开关直接与对应序号的选通信号线的控制端(即位线上的位线选通开关的漏极、字线上的字线选通开关的栅极)连接，从而补偿电路开关的控制端与对应序号的选通信号线的控制端直接连接到控制器的同一控制引脚，即可达到对补偿电阻阵列结构的地址译码方向与对选通信号线的地址译码方向相反的控制效果，实现所需电阻补偿目的。

实施例六

图4为本申请实施例提供的第三种存储芯片的电阻补偿装置的结构示意图。

在上述实施例的基础上，如图4所示，本申请实施例提供的存储芯片的电阻补偿装置还包括第一译码器、第二译码器、第三译码器和第四译码器；

第一译码器的输入端与第二译码器的输入端连接同样的一组位线控制引脚，第一译码器的输出端连接各位线的位线选通开关，第二译码器的输出端连接与各位线对应的补偿电路开关，第二译码器输出的控制信号译码顺序与第一译码器相反；

第三译码器的输入端与第四译码器的输入端连接同样的一组字线控制引脚，第三译码器的输出端连接各字线的字线选通开关，第四译码器的输出端连接与各字线对应的补偿电路开关，第四译码器输出的控制信号译码顺序与第三译码器相反。

在上述实施例四的基础上，还可以通过设置译码方向相反的译码器的方式来实现对补偿电阻阵列结构的地址译码方向与对选通信号线的地址译码方向相反的控制效果。例如可以如图4所示的，控制器上同样一组位线控制引脚A0、A1、……An同样连接到第一译码器Y1的输入端和第二译码器Y2的输入端，区别在于在第一译码器Y1的输入端引脚对位线控制引脚A0、A1、……An是倒序连接，第二译码器Y2的输入端引脚对位线控制引脚A0、A1、……An是正序连接；而第一译码器Y1的输出端引脚依次对应位元阵列中的位线选通信号BPx、BPx-1、……BP1、BP0，第二译码器Y2的输出端引脚依次对应电阻补偿阵列结构中横坐标方向的电阻偏置补偿(Rcompx)中的补偿电路开关的控制信号BPx、BPx-1、……BP1、BP0。

第三译码器和第四译码器的连接规则参考上述描述即可，在此不再赘述。

上文详述了存储芯片的电阻补偿装置对应的各个实施例，在此基础上，本申请还公开了与存储芯片的电阻补偿方法对应的存储芯片及存储芯片的电阻补偿方法。

实施例七

本申请实施例提供的存储芯片，可以包括上述任意一项实施例提供的存储芯片的电阻补偿装置。

由于存储芯片部分的实施例与存储芯片的电阻补偿装置部分的实施例相互对应，因此存储芯片部分的实施例请参见存储芯片的电阻补偿装置部分的实施例的描述，这里暂不赘述。

实施例八

本申请实施例提供的存储芯片的电阻补偿方法，应用于具有由多个补偿电阻和多个补偿电路开关构成的补偿电阻阵列结构，补偿电阻阵列结构设于存储芯片的位元电源输出端与存储芯片的位元阵列的预设供电端之间，补偿电路开关与位元阵列中的位元对应设置，该电阻补偿方法包括：

在生成对位元的第一控制信号时，生成对与位元对应的补偿电路开关的第二控制信号；

同步下发第一控制信号和第二控制信号，以利用经过第二控制信号控制后的补偿电阻阵列结构的总阻值对被选通的位元进行对应的电阻补偿。

由于存储芯片的电阻补偿方法部分的实施例与存储芯片的电阻补偿装置部分的实施例相互对应，因此存储芯片的电阻补偿方法部分的实施例请参见存储芯片的电阻补偿装置部分的实施例的描述，这里暂不赘述。

以上对本申请所提供的一种存储芯片的电阻补偿装置、方法及存储芯片进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的存储芯片的电阻补偿方法及存储芯片而言，由于其与实施例公开的存储芯片的电阻补偿装置相对应，所以描述的比较简单，相关之处参见存储芯片的电阻补偿装置部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (12)

1.一种存储芯片的电阻补偿装置，其特征在于，具有由多个补偿电阻和多个补偿电路开关构成的补偿电阻阵列结构；

所述补偿电阻阵列结构设于存储芯片的位元电源输出端与所述存储芯片的位元阵列的预设供电端之间；

其中，所述补偿电路开关与所述位元阵列中的位元对应设置；

所述补偿电路开关与对应的所述位元被同步选通、同步关断，以同步改变所述补偿电阻阵列结构的总阻值对被选通的所述位元进行对应的电阻补偿。

2.根据权利要求1所述的电阻补偿装置，其特征在于，所述补偿电路开关与对应的所述位元被同步选通、同步关断，以同步改变所述补偿电阻阵列结构的总阻值对被选通的所述位元进行对应的电阻补偿，具体为：

所述补偿电路开关与对应的所述位元被同步选通、同步关断，以使各所述位元被选中时、自所述位元电源输出端至被选中的所述位元的总走线电阻一致。

3.根据权利要求1所述的电阻补偿装置，其特征在于，各所述补偿电阻走线顺次串联为两条或以上金属线；各所述金属线之间通过所述补偿电路开关连接。

4.根据权利要求3所述的电阻补偿装置，其特征在于，所述金属线的数量具体为两条。

5.根据权利要求4所述的电阻补偿装置，其特征在于，所述补偿电路开关与所述位元阵列的选通信号线一一对应。

6.根据权利要求5所述的电阻补偿装置，其特征在于，所述位元阵列具体为二维阵列，所述选通信号线具体包括横坐标方向的x+1条位线和纵坐标方向的y+1条字线；

自所述位元电源输出端起，按与所述位线自所述位元电源输出端起相反的排布顺序，各所述位线对应的所述补偿电路开关依次连接于两条所述金属线之间；

自所述位元电源输出端起，按与所述字线自所述位元电源输出端起相反的排布顺序，各所述字线对应的所述补偿电路开关依次连接于两条所述金属线之间；

其中，x、y均为正整数，且在同一坐标方向上，任意两个所述补偿开关之间的两段所述补偿电阻走线的阻值之和等于对应的两条所述选通信号线之间的走线电阻。

7.根据权利要求6所述的电阻补偿装置，其特征在于，各所述补偿电路开关均与对应的所述选通信号线的控制端连接。

8.根据权利要求6所述的电阻补偿装置，其特征在于，还包括第一译码器、第二译码器、第三译码器和第四译码器；

所述第一译码器的输入端与第二译码器的输入端连接同样的一组位线控制引脚，所述第一译码器的输出端连接各所述位线的位线选通开关，所述第二译码器的输出端连接与各所述位线对应的所述补偿电路开关，所述第二译码器输出的控制信号译码顺序与所述第一译码器相反；

所述第三译码器的输入端与第四译码器的输入端连接同样的一组字线控制引脚，所述第三译码器的输出端连接各所述字线的字线选通开关，所述第四译码器的输出端连接与各所述字线对应的所述补偿电路开关，所述第四译码器输出的控制信号译码顺序与所述第三译码器相反。

9.根据权利要求1所述的电阻补偿装置，其特征在于，所述补偿电路开关具体为MOS管。

10.根据权利要求1所述的电阻补偿装置，其特征在于，所述位元电源输出端具体为线性稳压器的输出端或运算放大器的输出端；

所述位元电源输出端提供的电压具体为对所述位元阵列的读操作电压或对所述位元阵列的写操作电压。

11.一种存储芯片，其特征在于，包括权利要求1至10任意一项所述的存储芯片的电阻补偿装置。

12.一种存储芯片的电阻补偿方法，其特征在于，应用于具有由多个补偿电阻和多个补偿电路开关构成的补偿电阻阵列结构，所述补偿电阻阵列结构设于存储芯片的位元电源输出端与所述存储芯片的位元阵列的预设供电端之间，所述补偿电路开关与所述位元阵列中的位元对应设置，所述电阻补偿方法包括：

在生成对所述位元的第一控制信号时，生成对与所述位元对应的所述补偿电路开关的第二控制信号；

同步下发所述第一控制信号和所述第二控制信号，以利用经过所述第二控制信号控制后的所述补偿电阻阵列结构的总阻值对被选通的所述位元进行对应的电阻补偿。

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